JP2586468B2 - デジタル色副搬送波デ−タ発生回路 - Google Patents
デジタル色副搬送波デ−タ発生回路Info
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Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段（第１図） Ｆ 作用 Ｇ 実施例 G1 第１の実施例（第１図） G2 第２の実施例（第２図） G3 第３の実施例（第３図） Ｈ 発明の効果 Ａ 産業上の利用分野 本発明はデジタル色副搬送波データ発生回路に関す
る。
る。
Ｂ 発明の概要 本発明は、１周期分の色副搬送波がＰ分割され、その
各瞬時振幅データが記憶されたメモリと、周波数がFcの
クロック信号によって駆動されてアドレス信号を発生
し、アドレス信号がメモリに供給されるアドレス信号発
生回路とを有し、メモリから周波数がFscのデジタル色
副搬送波データが繰り返し出力されるようにされたデジ
タル色副搬送波デタ発生回路において、アドレス信号発
生回路から発生するアドレス信号のアドレス値を、 アドレス値＝（Ｐ×Fsc/Fc）・ｍ＋Ｋ （但し、ｍはクロック信号に応じて１ずつ増加する数、
（ ）内の数はＰを法とする数、Ｋは０又は正整数の定
数である。） で表すと共に、色副搬送波の位相制御回路を設け、色副
搬送波の位相制御回路の制御出力データに応じて、定数
Ｋを可変するようにしたことにより、デジタル色副搬送
波データの位相を容易に可変することができるようにし
たものである。
各瞬時振幅データが記憶されたメモリと、周波数がFcの
クロック信号によって駆動されてアドレス信号を発生
し、アドレス信号がメモリに供給されるアドレス信号発
生回路とを有し、メモリから周波数がFscのデジタル色
副搬送波データが繰り返し出力されるようにされたデジ
タル色副搬送波デタ発生回路において、アドレス信号発
生回路から発生するアドレス信号のアドレス値を、 アドレス値＝（Ｐ×Fsc/Fc）・ｍ＋Ｋ （但し、ｍはクロック信号に応じて１ずつ増加する数、
（ ）内の数はＰを法とする数、Ｋは０又は正整数の定
数である。） で表すと共に、色副搬送波の位相制御回路を設け、色副
搬送波の位相制御回路の制御出力データに応じて、定数
Ｋを可変するようにしたことにより、デジタル色副搬送
波データの位相を容易に可変することができるようにし
たものである。
Ｃ 従来の技術 以下に、従来のデジタル波形データを発生する方法に
ついて説明する。先ず、その一つとして、所望の波形の
アナログ信号の１周期分をデジタル化して、メモリに書
き込んでおき、これをクロック信号を用いて繰り返し読
み出す方法がある。以下に、その一例を具体的に説明す
る。
ついて説明する。先ず、その一つとして、所望の波形の
アナログ信号の１周期分をデジタル化して、メモリに書
き込んでおき、これをクロック信号を用いて繰り返し読
み出す方法がある。以下に、その一例を具体的に説明す
る。
例えば、周波数がFsの正弦波の１周期分を、周波数が
Fcのクロック信号を用いてデジタル化して、メモリに書
き込み、これを周波数がFcのクロック信号を用いて読み
出す場合について説明する。これら周波数Fs、Fcの間に
Fc＝4Fsの関係があれば、第４図Ａに示す如く、正弦波
の１周期分を４分割し、その４つの瞬時振幅データD1〜
D4（例えば、８ビットの２進数）をメモリの４つのアド
レスに順次書き込む。この場合、書込みアドレスカウン
タには、例えば周波数がFcのクロック信号が供給され
る。そして、読み出しアドレスカウンタに周波数がFcの
クロック信号を供給し、上述の正弦波の４つの瞬時振幅
データD1〜D4を順次繰り返し読み出せば、これより連続
したデジタル正弦波データが得られることに成る。
Fcのクロック信号を用いてデジタル化して、メモリに書
き込み、これを周波数がFcのクロック信号を用いて読み
出す場合について説明する。これら周波数Fs、Fcの間に
Fc＝4Fsの関係があれば、第４図Ａに示す如く、正弦波
の１周期分を４分割し、その４つの瞬時振幅データD1〜
D4（例えば、８ビットの２進数）をメモリの４つのアド
レスに順次書き込む。この場合、書込みアドレスカウン
タには、例えば周波数がFcのクロック信号が供給され
る。そして、読み出しアドレスカウンタに周波数がFcの
クロック信号を供給し、上述の正弦波の４つの瞬時振幅
データD1〜D4を順次繰り返し読み出せば、これより連続
したデジタル正弦波データが得られることに成る。
又、周波数Fs、Fcの間に、Fc＝3.5Fs（即ち、2Fc＝7F
s）の関係があれば、第４図Ｂに示す如く、正弦波の２
周期分を７分割し、その７つの点の瞬時振幅データD1〜
D7（例えば、８ビットの２進数）をメモリの７つのアド
レスに順次書き込むことに成る。この場合は、第４図Ａ
の場合に比し、メモリ容量が多少増大する。
s）の関係があれば、第４図Ｂに示す如く、正弦波の２
周期分を７分割し、その７つの点の瞬時振幅データD1〜
D7（例えば、８ビットの２進数）をメモリの７つのアド
レスに順次書き込むことに成る。この場合は、第４図Ａ
の場合に比し、メモリ容量が多少増大する。
更に、周波数Fs、Fcの間に、Fs:Fc＝3001:10000の関
係があれば、メモリには10000周期分のデジタル正弦波
データを記憶しなければならないことに成り、１サンプ
ルデータが８ビットの場合は、そのメモリとしては80k
ビットもの容量のものが必要と成る。
係があれば、メモリには10000周期分のデジタル正弦波
データを記憶しなければならないことに成り、１サンプ
ルデータが８ビットの場合は、そのメモリとしては80k
ビットもの容量のものが必要と成る。
従って、周波数Fs、Fcの比が簡単な整数比であるほ
ど、メモリの容量は小さくて済むが、複雑な整数比に成
るほど、メモリの容量が大きく成ることが分かる。
ど、メモリの容量は小さくて済むが、複雑な整数比に成
るほど、メモリの容量が大きく成ることが分かる。
そこで、得ようとするデジタル波形データの周波数Fs
及びクロック信号の周波数Fcの比が複雑な整数比であっ
ても、その割には容量の大きなメモリを使用しなくて済
むデジタル波形データ発生回路が、米国特許第4,349,83
3号明細書、特開昭58−88905号等に開示されている。
及びクロック信号の周波数Fcの比が複雑な整数比であっ
ても、その割には容量の大きなメモリを使用しなくて済
むデジタル波形データ発生回路が、米国特許第4,349,83
3号明細書、特開昭58−88905号等に開示されている。
以下に、この種デジタル波形データ発生回路につい
て、第５図及び第６図を参照して説明する。第５図はそ
のデジタル波形データ発生回路を全体として示し、第６
図はそのアドレス信号発生回路の具体的構成を示す。
て、第５図及び第６図を参照して説明する。第５図はそ
のデジタル波形データ発生回路を全体として示し、第６
図はそのアドレス信号発生回路の具体的構成を示す。
第５図において、（３）はメモリで、１周期分の正弦
波がＰ分割され、その各点のＰ個の瞬時振幅データがそ
のメモリ（３）に記憶されているものとする。（１）は
クロック信号発生源、（２）はこのクロック信号に基づ
いてアドレス信号を発生し、そのアドレス信号をメモリ
（３）に供給するアドレス信号発生回路（位相算出回
路）である。そして、このメモリ（３）から読み出すべ
きデジタル正弦波データの周波数をFs、クロック信号の
周波数をFcとする。
波がＰ分割され、その各点のＰ個の瞬時振幅データがそ
のメモリ（３）に記憶されているものとする。（１）は
クロック信号発生源、（２）はこのクロック信号に基づ
いてアドレス信号を発生し、そのアドレス信号をメモリ
（３）に供給するアドレス信号発生回路（位相算出回
路）である。そして、このメモリ（３）から読み出すべ
きデジタル正弦波データの周波数をFs、クロック信号の
周波数をFcとする。
今、このメモリ（３）から読み出されるデジタル正弦
波データの任意の時間ｔにおける位相をφとすると、こ
れは次式のように表される。
波データの任意の時間ｔにおける位相をφとすると、こ
れは次式のように表される。
φ＝φ０＋２πFs・ｔ ……（１） ここで、φ０は初期位相を表す。
次ぎに、ｍをメモリ（３）に対する読み出しアドレス
カウンタ（図示せず）の計数値とすると、このカウンタ
によってｍ個のクロック信号が計数される時間ｔは、次
式のように表される。
カウンタ（図示せず）の計数値とすると、このカウンタ
によってｍ個のクロック信号が計数される時間ｔは、次
式のように表される。
ｔ＝ｍ・（1/Fc） ……（２） この（２）式を（１）式に代入すると、（１）式は次
式のように表される。
式のように表される。
φ＝φ０＋２π（Fs/Fc）・ｍ ……（３） そこで、周波数Fs、Fmの比を、共通因子を持たない整
数の比Fs:Fm＝N:Mで表すと、（３）式は次式のように表
される。
数の比Fs:Fm＝N:Mで表すと、（３）式は次式のように表
される。
φ＝φ０＋２π（N/M）・ｍ ……（４） 初期位相φ０は、計数値ｍの初期値としてm0を含める
ことにより除外できるので、m0＝０とすると、（４）式
は次式のように表される。
ことにより除外できるので、m0＝０とすると、（４）式
は次式のように表される。
φ＝２π（N/M）・ｍ ……（５） そして、上述したように、正弦波の１周期分がＰ分割
され、そのＰ個の各瞬時振幅データがメモリ（３）に記
憶されているので、これを考慮すると、（５）式は次式
のように表される。
され、そのＰ個の各瞬時振幅データがメモリ（３）に記
憶されているので、これを考慮すると、（５）式は次式
のように表される。
φ＝（２π/P）・（Ｐ・N/M）・ｍ ……（６） この（６）式は、位相φが、１波長をＰ分割した位相
である２π/Pを単位として、（Ｐ・Ｍ・m/M）の数値に
応じて増加していくことを示している。即ち、この（Ｐ
・N/M）・ｍがメモリ（３）のアドレス値を示すことに
成る。
である２π/Pを単位として、（Ｐ・Ｍ・m/M）の数値に
応じて増加していくことを示している。即ち、この（Ｐ
・N/M）・ｍがメモリ（３）のアドレス値を示すことに
成る。
次に、この（６）式に具体的数値を代入して、アドレ
ス信号発生回路（２）の具体的構成を考える。周波数F
s、Fcの比N:Mが、N:M＝3001:10000で、ＰがＰ＝2048の
場合、（６）式は次式のように表される。
ス信号発生回路（２）の具体的構成を考える。周波数F
s、Fcの比N:Mが、N:M＝3001:10000で、ＰがＰ＝2048の
場合、（６）式は次式のように表される。
φ＝（２π/2048）×（2048×3001/10000）×ｍ ……
（７） ＝（２π/2048）×（614＋378/625）×ｍ この（７）式で、ｍは０、１、２、３、・・・と１ず
つ増加する数である。従って、（614＋378/625）×ｍ
は、（614＋378/625）ずつ増加する数であり、しかも20
48を法とする数、即ち2048を越えたら、０から始まる数
である。
（７） ＝（２π/2048）×（614＋378/625）×ｍ この（７）式で、ｍは０、１、２、３、・・・と１ず
つ増加する数である。従って、（614＋378/625）×ｍ
は、（614＋378/625）ずつ増加する数であり、しかも20
48を法とする数、即ち2048を越えたら、０から始まる数
である。
第６図に、第５図のアドレス信号発生回路（位相算出
回路構成）の具体構成を示す。第６図の（10）は、614
×ｍの演算を行う演算回路、即ちアキュムレータであ
る。又、第６図の（20）は、（378/625）×ｍの演算を
行い、その値が１を越えたら、その１をその演算結果か
ら差し引くと共に、その１をキャリー信号としてアキュ
ムレータ（10）に供給する演算回路、即ち桁上げアキュ
ムレータである。
回路構成）の具体構成を示す。第６図の（10）は、614
×ｍの演算を行う演算回路、即ちアキュムレータであ
る。又、第６図の（20）は、（378/625）×ｍの演算を
行い、その値が１を越えたら、その１をその演算結果か
ら差し引くと共に、その１をキャリー信号としてアキュ
ムレータ（10）に供給する演算回路、即ち桁上げアキュ
ムレータである。
先ず、アキュムレータ（10）について説明すると、こ
れは11ビットの加算器（11）と、11ビットのラッチ回路
（12）から構成される。加算器（11）では、614に対応
する２進数と、ラッチ回路（12）のラッチ内容（ある10
進数に対応する２進数）と、桁上げアキュムレータ（2
0）からのキャリー信号の１とが加算された後、ラッチ
回路（12）に供給される。又、このラッチ回路（12）
は、これに上述の周波数がFcのクロック信号が供給さ
れ、このクロック信号の到来毎に加算器（11）の加算出
力をラッチする。そして、このアキュムレータ（10）、
即ちラッチ回路（12）の出力がアドレス信号として、第
５図のメモリ（３）に供給される。このアキュムレータ
（10）では、クロック信号の到来毎に、ラッチ回路（1
2）のラッチ内容は、614ずつ増加し、桁上げアキュムレ
ータ（20）から桁上げ信号１が供給されたときは、615
増加する。
れは11ビットの加算器（11）と、11ビットのラッチ回路
（12）から構成される。加算器（11）では、614に対応
する２進数と、ラッチ回路（12）のラッチ内容（ある10
進数に対応する２進数）と、桁上げアキュムレータ（2
0）からのキャリー信号の１とが加算された後、ラッチ
回路（12）に供給される。又、このラッチ回路（12）
は、これに上述の周波数がFcのクロック信号が供給さ
れ、このクロック信号の到来毎に加算器（11）の加算出
力をラッチする。そして、このアキュムレータ（10）、
即ちラッチ回路（12）の出力がアドレス信号として、第
５図のメモリ（３）に供給される。このアキュムレータ
（10）では、クロック信号の到来毎に、ラッチ回路（1
2）のラッチ内容は、614ずつ増加し、桁上げアキュムレ
ータ（20）から桁上げ信号１が供給されたときは、615
増加する。
次に、桁上げアキュムレータ（20）について説明する
に、これは10ビットの加算器（21）、（22）、10ビット
の切換え回路（23）及び10ビットのラッチ回路（24）か
ら構成される。加算器（21）では、378に対応する２進
数と、ラッチ回路（24）のラッチ内容とが加算され、そ
の加算出力が切換え回路（23）及び他方の加算器（22）
に供給される。加算器（22）では、399（＝1024−625）
に対応する２進数と加算器（21）の加算出力とが加算さ
れ、その加算出力が切換え回路（23）に供給されると共
に、そのキャリー信号が切換え回路（23）に切換え制御
信号として供給され且つアキュムレータ（10）の加算器
（11）に供給される。切換え回路（23）の出力はラッチ
回路（24）に供給される。このラッチ回路（24）には上
述の周波数がFcのクロック信号が供給される。ラッチ回
路（24）の出力は加算器（21）に供給される。
に、これは10ビットの加算器（21）、（22）、10ビット
の切換え回路（23）及び10ビットのラッチ回路（24）か
ら構成される。加算器（21）では、378に対応する２進
数と、ラッチ回路（24）のラッチ内容とが加算され、そ
の加算出力が切換え回路（23）及び他方の加算器（22）
に供給される。加算器（22）では、399（＝1024−625）
に対応する２進数と加算器（21）の加算出力とが加算さ
れ、その加算出力が切換え回路（23）に供給されると共
に、そのキャリー信号が切換え回路（23）に切換え制御
信号として供給され且つアキュムレータ（10）の加算器
（11）に供給される。切換え回路（23）の出力はラッチ
回路（24）に供給される。このラッチ回路（24）には上
述の周波数がFcのクロック信号が供給される。ラッチ回
路（24）の出力は加算器（21）に供給される。
この桁上げアキュムレータ（20）では、加算器（22）
からキャリー信号が出力されないときは、ラッチ回路
（24）のラッチ内容と378に対応する２進数とが加算さ
れ、その加算出力が切換え回路（23）によって切換えら
れてラッチ回路（24）に供給される。加算器（22）から
キャリー信号が出力されたとき〔加算器（22）の加算出
力が1024を越えたとき、言い替えれば加算器（21）の加
算結果が625（＝1024−399）を越えたとき〕は、そのキ
ャリー信号がアキュムレータ（10）の加算キャリー（1
1）に供給されると共に、加算器（22）の加算出力、即
ち加算器（21）の加算出力と、399（＝1024−625）（10
24に対する625の補数）に対応する２進数との加算出力
が切換え回路（23）によって切換えられてラッチ回路
（24）に供給される。
からキャリー信号が出力されないときは、ラッチ回路
（24）のラッチ内容と378に対応する２進数とが加算さ
れ、その加算出力が切換え回路（23）によって切換えら
れてラッチ回路（24）に供給される。加算器（22）から
キャリー信号が出力されたとき〔加算器（22）の加算出
力が1024を越えたとき、言い替えれば加算器（21）の加
算結果が625（＝1024−399）を越えたとき〕は、そのキ
ャリー信号がアキュムレータ（10）の加算キャリー（1
1）に供給されると共に、加算器（22）の加算出力、即
ち加算器（21）の加算出力と、399（＝1024−625）（10
24に対する625の補数）に対応する２進数との加算出力
が切換え回路（23）によって切換えられてラッチ回路
（24）に供給される。
かくして、デジタル正弦波データの周波数Fsと、クロ
ック信号の周波数Fcとの共通因子を持たない整数の比N:
Mが、N:M＝3001:10000の場合に、メモリ（３）には、１
周期分の正弦波を時間軸方向に2048分割し、その各８ビ
ットの瞬時振幅データを記憶すれば良いので、そのメモ
リ（３）としては容量が16384ビットと、容量の小さい
もので済むことが分かる。
ック信号の周波数Fcとの共通因子を持たない整数の比N:
Mが、N:M＝3001:10000の場合に、メモリ（３）には、１
周期分の正弦波を時間軸方向に2048分割し、その各８ビ
ットの瞬時振幅データを記憶すれば良いので、そのメモ
リ（３）としては容量が16384ビットと、容量の小さい
もので済むことが分かる。
Ｄ 発明が解決しようとする問題点 本発明は、上述した従来のデジタル波形データ発生回
路の原理を応用して、１周期分の波形がＰ分割され、そ
の各瞬時振幅データが記憶されたメモリと、周波数がFc
のクロック信号によって駆動されてアドレス信号を発生
し、アドレス信号がメモリに供給されるアドレス信号発
生回路とを有し、メモリから周波数がFscのデジタル色
副搬送波データが繰り返し出力されるようにされたデジ
タル色副搬送波データ発生回路において、デジタル色副
搬送波データの位相を容易に可変することのできるもの
を提案しようとするものである。
路の原理を応用して、１周期分の波形がＰ分割され、そ
の各瞬時振幅データが記憶されたメモリと、周波数がFc
のクロック信号によって駆動されてアドレス信号を発生
し、アドレス信号がメモリに供給されるアドレス信号発
生回路とを有し、メモリから周波数がFscのデジタル色
副搬送波データが繰り返し出力されるようにされたデジ
タル色副搬送波データ発生回路において、デジタル色副
搬送波データの位相を容易に可変することのできるもの
を提案しようとするものである。
Ｅ 問題点を解決するための手段 本発明は、１周期分の色副搬送波がＰ分割され、その
各瞬時振幅データが記憶されたメモリと、周波数がFcの
クロック信号によって駆動され、 アドレス値＝（Ｐ×Fsc/Fc）・ｍ＋Ｋ ｛但し、ｍはクロック信号に応じて１ずつ増加する数、
（ ）内の数はＰを法とする数、Ｋは０又は正整数の定
数である。｝ の式によって示されるアドレス信号を発生し、そのアド
レス信号をメモリに供給するアドレス信号発生回路と、
定数Ｋの値を制御する位相制御手段とを有し、その位相
制御手段は、入力手段から供給されるヒュー制御信号及
び色副搬送波位相制御信号を加算する加算手段と、水平
ブランキング期間に色副搬送波位相制御信号を、定数Ｋ
の値を制御するための制御信号として出力し、水平ブラ
ンキング期間以外の期間に加算手段の出力信号を、定数
Ｋの値を制御するための制御信号として出力するスイッ
チ手段とを備え、メモリから周波数がFscのデジタル色
副搬送波データが繰り返し出力されるようにしたデジタ
ル色副搬送波データ発生回路である。
各瞬時振幅データが記憶されたメモリと、周波数がFcの
クロック信号によって駆動され、 アドレス値＝（Ｐ×Fsc/Fc）・ｍ＋Ｋ ｛但し、ｍはクロック信号に応じて１ずつ増加する数、
（ ）内の数はＰを法とする数、Ｋは０又は正整数の定
数である。｝ の式によって示されるアドレス信号を発生し、そのアド
レス信号をメモリに供給するアドレス信号発生回路と、
定数Ｋの値を制御する位相制御手段とを有し、その位相
制御手段は、入力手段から供給されるヒュー制御信号及
び色副搬送波位相制御信号を加算する加算手段と、水平
ブランキング期間に色副搬送波位相制御信号を、定数Ｋ
の値を制御するための制御信号として出力し、水平ブラ
ンキング期間以外の期間に加算手段の出力信号を、定数
Ｋの値を制御するための制御信号として出力するスイッ
チ手段とを備え、メモリから周波数がFscのデジタル色
副搬送波データが繰り返し出力されるようにしたデジタ
ル色副搬送波データ発生回路である。
Ｆ 作用 かかる本発明によれば、アドレス信号発生回路が、１
周期分の色副搬送波がＰ分割され、その各瞬時振幅デー
タが記憶されたメモリと、周波数がFcのクロック信号に
よって駆動され、上述のアドレス値の式によって示され
るアドレス信号を発生し、そのアドレス信号をメモリに
供給する。入力手段から供給されるヒュー制御信号及び
色副搬送波位相制御信号を加算する加算手段と、水平ブ
ランキング期間に色副搬送波位相制御信号を、定数Ｋの
値を制御するための制御信号として出力し、水平ブラン
キング期間以外の期間に加算手段の出力信号を、定数Ｋ
の値を制御するための制御信号として出力するスイッチ
手段とを備える位相制御手段が、上述の式の定数Ｋの値
を制御する。そして、メモリから周波数がFscのデジタ
ル色副搬送波データが繰り返し出力される。
周期分の色副搬送波がＰ分割され、その各瞬時振幅デー
タが記憶されたメモリと、周波数がFcのクロック信号に
よって駆動され、上述のアドレス値の式によって示され
るアドレス信号を発生し、そのアドレス信号をメモリに
供給する。入力手段から供給されるヒュー制御信号及び
色副搬送波位相制御信号を加算する加算手段と、水平ブ
ランキング期間に色副搬送波位相制御信号を、定数Ｋの
値を制御するための制御信号として出力し、水平ブラン
キング期間以外の期間に加算手段の出力信号を、定数Ｋ
の値を制御するための制御信号として出力するスイッチ
手段とを備える位相制御手段が、上述の式の定数Ｋの値
を制御する。そして、メモリから周波数がFscのデジタ
ル色副搬送波データが繰り返し出力される。
Ｇ 実施例 G1第１の実施例 以下に、第１図を参照して、本発明の第１の実施例と
してのPAL方式のデジタル色副搬送波データ発生回路に
ついて説明する。この第１図において、（31）は、デジ
タルＵ軸色副搬送波データの得られるsinROM、（32）
は、デジタルＶ軸色副搬送波データの得られるcosROMで
ある。（33）は、これらROM（31）、（32）に供給する
アドレス信号を発生するアドレス信号発生回路（位相算
出回路）である。又、（34）は、色副搬送波の位相／ヒ
ュー制御回路である。
してのPAL方式のデジタル色副搬送波データ発生回路に
ついて説明する。この第１図において、（31）は、デジ
タルＵ軸色副搬送波データの得られるsinROM、（32）
は、デジタルＶ軸色副搬送波データの得られるcosROMで
ある。（33）は、これらROM（31）、（32）に供給する
アドレス信号を発生するアドレス信号発生回路（位相算
出回路）である。又、（34）は、色副搬送波の位相／ヒ
ュー制御回路である。
先ず、メモリ（31）、（32）について説明する。１周
期分の色副搬送波、即ち正弦波が、1024分割され、その
各1024個の瞬時振幅データ（例えば、８ビット）がメモ
リ（31）に記憶され、同様に、１周期分の余弦波が、10
24分割され、その各1024個の瞬時振幅データ（例えば、
８ビット）がメモリ（32）に記憶されているものとす
る。
期分の色副搬送波、即ち正弦波が、1024分割され、その
各1024個の瞬時振幅データ（例えば、８ビット）がメモ
リ（31）に記憶され、同様に、１周期分の余弦波が、10
24分割され、その各1024個の瞬時振幅データ（例えば、
８ビット）がメモリ（32）に記憶されているものとす
る。
次に、アドレス信号発生回路（33）について説明す
る。PAL方式の色副搬送波の周波数Fscは、次式のように
表される。
る。PAL方式の色副搬送波の周波数Fscは、次式のように
表される。
Fsc＝（1135/4＋1/625）・Fh 但し、Fhは水平周波数を示す。クロック信号の周波数
Fcを、例えば864Fhに選定する。かくすると、sinROM（3
1）に供給するアドレス信号のアドレス値（10進数）は
上述の（３）、（６）式から、次式のように表される。
Fcを、例えば864Fhに選定する。かくすると、sinROM（3
1）に供給するアドレス信号のアドレス値（10進数）は
上述の（３）、（６）式から、次式のように表される。
アドレス値＝（1024×Fsc/Fc）・ｍ＋Ｋ ＝〔1024×（1135/4＋1/625）×Fh/864Fh〕×ｍ＋ｋ ＝〔336＋8/27＋（5/27）×（1/625）＋1/625〕 ×ｍ＋Ｋ ＝336×ｍ＋〔8/27＋（5/27）×（1/625）〕 ×ｍ＋（1/625）×ｍ＋Ｋ このＫは、カラーフレームパルス（８フィールドに付
き１回発生する）の発生時に於けるアドレス値の初期値
で、その値は、色副搬送波の位相／ヒュー制御回路（3
4）制御状態に応じて変化せしめられる。
き１回発生する）の発生時に於けるアドレス値の初期値
で、その値は、色副搬送波の位相／ヒュー制御回路（3
4）制御状態に応じて変化せしめられる。
ここで、336＝α、27＝β、８＝γ、５＝δ、625＝
ε、Ｋ＝δとすると、上述のアドレス値は、一般式とし
て次式のように表される。
ε、Ｋ＝δとすると、上述のアドレス値は、一般式とし
て次式のように表される。
アドレス値＝〔α＋γ／β＋（δ／β）・（1/ε） ＋1/ε）〕・ｍ＋ζ （但し、α〜εは正整数、ζは０又は正整数の定数、
ｍはクロック信号に応じて１ずつ増加する数、〔 〕内
の分数は真分数、〔 〕内の数はＰを法とする数であ
る。） 尚、cosROM（32）から出力されるデジタルＶ軸色副搬
送波データは、ライン数の奇偶に応じて位相反転するた
め、cosROM（32）に供給するアドレス信号のアドレス値
は、上述のsinROM（31）に供給するアドレス値に、ライ
ン毎に512（＝1024/2）を加えたり、加えなかったりす
るようにしている。
ｍはクロック信号に応じて１ずつ増加する数、〔 〕内
の分数は真分数、〔 〕内の数はＰを法とする数であ
る。） 尚、cosROM（32）から出力されるデジタルＶ軸色副搬
送波データは、ライン数の奇偶に応じて位相反転するた
め、cosROM（32）に供給するアドレス信号のアドレス値
は、上述のsinROM（31）に供給するアドレス値に、ライ
ン毎に512（＝1024/2）を加えたり、加えなかったりす
るようにしている。
アドレス信号発生回路（33）において、AC1は、336×
ｍの演算を行うアキュムレータである。このアキュムレ
ータAC1は、10ビットの加算器A3及び10ビットのラッチ
回路L3から構成される。加算器A3では、ラッチ回路L3の
ラッチ内容（10進数に応じた２進数）と、336に対応す
る２進数と、後述するキャリー信号の１とが加算され、
その加算出力がラッチ回路L3に供給されてラッチされ
る。ラッチ回路L3には、周波数が864Fhのクロック信号
が供給されると共に、８フィールドに１回発生するカラ
ーフレームパルスでクリア（CLR）される。
ｍの演算を行うアキュムレータである。このアキュムレ
ータAC1は、10ビットの加算器A3及び10ビットのラッチ
回路L3から構成される。加算器A3では、ラッチ回路L3の
ラッチ内容（10進数に応じた２進数）と、336に対応す
る２進数と、後述するキャリー信号の１とが加算され、
その加算出力がラッチ回路L3に供給されてラッチされ
る。ラッチ回路L3には、周波数が864Fhのクロック信号
が供給されると共に、８フィールドに１回発生するカラ
ーフレームパルスでクリア（CLR）される。
このアキュムレータAC1では、ラッチ回路L3のラッチ
内容が、クロック信号の到来毎に336（＝α）ずつ増加
し、キャリー信号の１が到来したときは、337増加し、1
024に成ると０に戻って再び増加する。
内容が、クロック信号の到来毎に336（＝α）ずつ増加
し、キャリー信号の１が到来したときは、337増加し、1
024に成ると０に戻って再び増加する。
次に、〔8/27＋（5/27）×（1/625〕×ｍの演算を行
って、キャリー信号を得る桁上げアキュムレータAC2に
ついて説明する。SWaは、γ＝８及びｂ＝13＝γ＋δ
（但し、γ＝５）を切り換えるｎ＝５ビットの切換えス
イッチ、SWbは、ｃ＝γ＋（32−27）＝13及びｄ＝ｂ＋
（32−27）＝18を切り換えるｎ＝５ビットの切換えスイ
ッチで、これらスイッチSWa、SWbは、周波数が864Fhの
クロック信号を1/625（＝1/ε）に分周する分周器（625
進カウンタ）（35）の出力によって切換えられる。ここ
で、（32−27）は32に対する27（＝β）の補数である。
尚、この分周器（35）はカラーフレームパルスによって
クリア（CLR）される。そして、通常は、スイッチSWaか
らはγ＝８が出力され、スイッチSWbからはｃ＝13が出
力され、分周器（35）からパルス（カウンタのキャリー
信号）が出力されたときだけ、スイッチSWaからはｂ＝1
3が出力され、スイッチSWbからはｄ＝18が出力されるよ
うに、スイッチSWa、SWbが切換えられる。尚、32は、27
（＝β）に最も近く、且つ27より大きい2nの値である。
って、キャリー信号を得る桁上げアキュムレータAC2に
ついて説明する。SWaは、γ＝８及びｂ＝13＝γ＋δ
（但し、γ＝５）を切り換えるｎ＝５ビットの切換えス
イッチ、SWbは、ｃ＝γ＋（32−27）＝13及びｄ＝ｂ＋
（32−27）＝18を切り換えるｎ＝５ビットの切換えスイ
ッチで、これらスイッチSWa、SWbは、周波数が864Fhの
クロック信号を1/625（＝1/ε）に分周する分周器（625
進カウンタ）（35）の出力によって切換えられる。ここ
で、（32−27）は32に対する27（＝β）の補数である。
尚、この分周器（35）はカラーフレームパルスによって
クリア（CLR）される。そして、通常は、スイッチSWaか
らはγ＝８が出力され、スイッチSWbからはｃ＝13が出
力され、分周器（35）からパルス（カウンタのキャリー
信号）が出力されたときだけ、スイッチSWaからはｂ＝1
3が出力され、スイッチSWbからはｄ＝18が出力されるよ
うに、スイッチSWa、SWbが切換えられる。尚、32は、27
（＝β）に最も近く、且つ27より大きい2nの値である。
A1、A2は夫々ｎ＝５ビットの加算器、SW1はｎ＝５ビ
ットの切換えスイッチ、L1は、ｎ＝５ビットのラッチ回
路、L2は１ビットのラッチ回路である。ラッチ回路L1、
L2には、周波数が864Fhのクロック信号が供給されると
共に、カラーフレームパルスがクリア信号として供給さ
れる。
ットの切換えスイッチ、L1は、ｎ＝５ビットのラッチ回
路、L2は１ビットのラッチ回路である。ラッチ回路L1、
L2には、周波数が864Fhのクロック信号が供給されると
共に、カラーフレームパルスがクリア信号として供給さ
れる。
加算器A1では、ラッチ回路L1のラッチ内容（10進数に
応じた２進数）と、スイッチSWaの出力たるａ＝８又は
ｂ＝13に対応する２進数とが加算され、その加算出力が
スイッチSW1を通じてラッチ回路L1に供給される。又、
加算器A2では、ラッチ回路L1のラッチ内容と、スイッチ
SWbの出力たるｃ＝13又はｄ＝18に対応する２進数とが
加算され、その加算出力がスイッチSW1を通じてラッチ
回路L1に供給される。又、加算器A2からのキャリー信号
（加算出力が32を越えると出力される）によってスイッ
チSW1が切換えられると共に、そのキャリー信号がラッ
チ回路L2に供給される。
応じた２進数）と、スイッチSWaの出力たるａ＝８又は
ｂ＝13に対応する２進数とが加算され、その加算出力が
スイッチSW1を通じてラッチ回路L1に供給される。又、
加算器A2では、ラッチ回路L1のラッチ内容と、スイッチ
SWbの出力たるｃ＝13又はｄ＝18に対応する２進数とが
加算され、その加算出力がスイッチSW1を通じてラッチ
回路L1に供給される。又、加算器A2からのキャリー信号
（加算出力が32を越えると出力される）によってスイッ
チSW1が切換えられると共に、そのキャリー信号がラッ
チ回路L2に供給される。
次に、この桁上げアキュムレータAC2の動作を説明し
よう。先ず、加算器A1にγ＝８が、加算器A2にｃ＝13が
供給される場合について説明する。加算器A2からキャリ
ー信号が得られないときは、スイッチSW1は加算器A1側
に切換えられていて、ラッチ回路L1のラッチ内容は、γ
＝８から始まって、γ＝８ずつ増加する。そして、加算
器A2の加算出力が32を越えると、即ち加算回路A1の加算
出力が27を越えると、加算器A2からキャリー信号１が出
力され、これがラッチ回路L2に供給されてラッチされる
と共に、スイッチSW1は加算器A2側に切換えられて、加
算器A2で、ラッチ回路L1の内容から27が減算される共に
それにγ＝８が加算され、即ちラッチ回路L1の内容と、
（32−27）＋８＝13＝ｃに対応する２進数とが加算さ
れ、その加算出力がラッチ回路L1に供給されてラッチさ
れ、その後スイッチSW1は再び加算器A1側に切換えられ
る。以後、この動作を繰り返す。
よう。先ず、加算器A1にγ＝８が、加算器A2にｃ＝13が
供給される場合について説明する。加算器A2からキャリ
ー信号が得られないときは、スイッチSW1は加算器A1側
に切換えられていて、ラッチ回路L1のラッチ内容は、γ
＝８から始まって、γ＝８ずつ増加する。そして、加算
器A2の加算出力が32を越えると、即ち加算回路A1の加算
出力が27を越えると、加算器A2からキャリー信号１が出
力され、これがラッチ回路L2に供給されてラッチされる
と共に、スイッチSW1は加算器A2側に切換えられて、加
算器A2で、ラッチ回路L1の内容から27が減算される共に
それにγ＝８が加算され、即ちラッチ回路L1の内容と、
（32−27）＋８＝13＝ｃに対応する２進数とが加算さ
れ、その加算出力がラッチ回路L1に供給されてラッチさ
れ、その後スイッチSW1は再び加算器A1側に切換えられ
る。以後、この動作を繰り返す。
次に、分周器（35）から分周出力が得られる毎に、加
算器A1にｂ＝γ＋δ＝８＋５＝13が、加算器A2にｄ＝ｂ
＋（32−27）＝γ＋δ＋（32−27）＝８＋５＋（32−2
7）＝18が供給される場合について説明する。加算器A2
からキャリー信号が得られないときは、スイッチSW
1は、加算器A1側に切換えられて、ラッチ回路L1のラッ
チ内容は、ｂ＝13から始まって、ｂ＝13ずつ増加する。
そして、加算器A2の加算出力が32を越えると、即ち加算
回路A1の加算出力が27を越えると、加算器A2からキャリ
ー信号１が出力され、これがラッチ回路L2に供給されて
ラッチされると共に、スイッチSW1は加算器A2側に切換
えられて、加算器A2で、ラッチ回路L1の内容から27が減
算される共にそれにｂ＝13が加算され、即ちラッチ回路
L1の内容と、（32−27）＋13＝18＝ｄに対応する２進数
とが加算され、その加算出力がラッチ回路L1に供給され
てラッチされ、その後スイッチSW1は再び加算器A1側に
切換えられる。以後、この動作を繰り返す。
算器A1にｂ＝γ＋δ＝８＋５＝13が、加算器A2にｄ＝ｂ
＋（32−27）＝γ＋δ＋（32−27）＝８＋５＋（32−2
7）＝18が供給される場合について説明する。加算器A2
からキャリー信号が得られないときは、スイッチSW
1は、加算器A1側に切換えられて、ラッチ回路L1のラッ
チ内容は、ｂ＝13から始まって、ｂ＝13ずつ増加する。
そして、加算器A2の加算出力が32を越えると、即ち加算
回路A1の加算出力が27を越えると、加算器A2からキャリ
ー信号１が出力され、これがラッチ回路L2に供給されて
ラッチされると共に、スイッチSW1は加算器A2側に切換
えられて、加算器A2で、ラッチ回路L1の内容から27が減
算される共にそれにｂ＝13が加算され、即ちラッチ回路
L1の内容と、（32−27）＋13＝18＝ｄに対応する２進数
とが加算され、その加算出力がラッチ回路L1に供給され
てラッチされ、その後スイッチSW1は再び加算器A1側に
切換えられる。以後、この動作を繰り返す。
又、（1/625）×ｍの演算は、分周器（35）によって
行われる。
行われる。
ラッチ回路L2の出力及び分周器（35）の各１ビットの
出力は、パラレルイン／シリアルアウト回路（36）に供
給されると共に、ORゲート（37）に供給される。ORゲー
ト（37）の出力はロード信号として、パラレルイン／シ
リアルアウト回路（36）に供給される。そして、このパ
ラレルイン／シリアルアウト回路（36）の１ビットの出
力、即ち桁上げアミュムレータAC2のキャリー信号及び
分周キャリー（35）の分周出力（カウンタのキャリー信
号）が、アキュムレータAC1の加算器A3に供給される。
出力は、パラレルイン／シリアルアウト回路（36）に供
給されると共に、ORゲート（37）に供給される。ORゲー
ト（37）の出力はロード信号として、パラレルイン／シ
リアルアウト回路（36）に供給される。そして、このパ
ラレルイン／シリアルアウト回路（36）の１ビットの出
力、即ち桁上げアミュムレータAC2のキャリー信号及び
分周キャリー（35）の分周出力（カウンタのキャリー信
号）が、アキュムレータAC1の加算器A3に供給される。
次に、色副搬送波の位相／ヒュー制御回路（34）につ
いて説明する。これは、10ビットの加算器A6と、10ビッ
トの切換えスイッチSW3と、10ビットのラッチ回路L5と
から構成されている。このラッチ回路L5には、カラーフ
レーミングパルスがラッチパルスとして供給される。加
算器A6に、10ビットの色副搬送波の位相制御信号と、８
ビットのヒュー制御信号とが供給されて加算され、その
加算出力と、色副搬送波の位相制御信号とが切換えスイ
ッチSW3に供給されて切換えられ、その切換え出力がラ
ッチ回路L5に供給されてラッチされる。このスイッチSW
3は通常は加算器A6側に切換えられており、水平ブラン
キング期間だけ、色副搬送波の位相制御信号の入力端子
側に切換えられる。尚、色副搬送波の位相制御信号及び
ヒュー制御信号は、夫々色副搬送波の位相制御用及びヒ
ュー制御用のポテンショメータの出力をA/D変換器に供
給してデジタル化して得たデジタル信号である。そし
て、この色副搬送波の位相／ヒュー制御回路の出力Ｋは
加算器A4に供給されて、ラッチ回路L3の出力と加算さ
れ、その加算出力がラッチ回路L4に供給されてラッチさ
れる。このラッチ回路L4にはクロック信号が供給され
る。
いて説明する。これは、10ビットの加算器A6と、10ビッ
トの切換えスイッチSW3と、10ビットのラッチ回路L5と
から構成されている。このラッチ回路L5には、カラーフ
レーミングパルスがラッチパルスとして供給される。加
算器A6に、10ビットの色副搬送波の位相制御信号と、８
ビットのヒュー制御信号とが供給されて加算され、その
加算出力と、色副搬送波の位相制御信号とが切換えスイ
ッチSW3に供給されて切換えられ、その切換え出力がラ
ッチ回路L5に供給されてラッチされる。このスイッチSW
3は通常は加算器A6側に切換えられており、水平ブラン
キング期間だけ、色副搬送波の位相制御信号の入力端子
側に切換えられる。尚、色副搬送波の位相制御信号及び
ヒュー制御信号は、夫々色副搬送波の位相制御用及びヒ
ュー制御用のポテンショメータの出力をA/D変換器に供
給してデジタル化して得たデジタル信号である。そし
て、この色副搬送波の位相／ヒュー制御回路の出力Ｋは
加算器A4に供給されて、ラッチ回路L3の出力と加算さ
れ、その加算出力がラッチ回路L4に供給されてラッチさ
れる。このラッチ回路L4にはクロック信号が供給され
る。
次に、この色副搬送波の位相／ヒュー制御回路の動作
を説明しよう。水平ブランキング期間以外では、スイッ
チSW3が加算器A6側に切換えられ、このときは色副搬送
波の位相制御信号（色副搬送波の位相制御データ）とヒ
ュー制御信号（ヒュー制御データ）との加算された信号
（データ）が、スイッチSW3を通じてラッチ回路L5に供
給されてラッチされる。
を説明しよう。水平ブランキング期間以外では、スイッ
チSW3が加算器A6側に切換えられ、このときは色副搬送
波の位相制御信号（色副搬送波の位相制御データ）とヒ
ュー制御信号（ヒュー制御データ）との加算された信号
（データ）が、スイッチSW3を通じてラッチ回路L5に供
給されてラッチされる。
又、水平ブランキング期間（水平同期信号区間及びカ
ラーバースト信号区間を含む）では、スイッチSW3が色
副搬送波の位相制御信号の入力端子側に切換えられ、こ
のときは色副搬送波の位相制御信号（色副搬送波の位相
制御データ）のみが、スイッチSW3を通じてラッチ回路L
5に供給されてラッチされる。
ラーバースト信号区間を含む）では、スイッチSW3が色
副搬送波の位相制御信号の入力端子側に切換えられ、こ
のときは色副搬送波の位相制御信号（色副搬送波の位相
制御データ）のみが、スイッチSW3を通じてラッチ回路L
5に供給されてラッチされる。
そして、このラッチ回路L5のラッチ内容に応じて、上
述の定数Ｋの値（デジタル値）が決定される。
述の定数Ｋの値（デジタル値）が決定される。
従って、色副搬送波の位相制御信号に応じて、メモリ
（31）、（32）から得られるＵ軸及びＶ軸のデジタル色
副搬送波データ（デジタルカラーバーストデータも含
む）の位相が制御される。これにより、デジタルVTRを
用いたデジタルカラー映像信号の電子編集時に、異なる
系列のデジタルカラー映像信号の編集時点におけるデジ
タル搬送色信号（デジタルカラーバーストデータも含
む）の位相合わせを容易に行うことができる。
（31）、（32）から得られるＵ軸及びＶ軸のデジタル色
副搬送波データ（デジタルカラーバーストデータも含
む）の位相が制御される。これにより、デジタルVTRを
用いたデジタルカラー映像信号の電子編集時に、異なる
系列のデジタルカラー映像信号の編集時点におけるデジ
タル搬送色信号（デジタルカラーバーストデータも含
む）の位相合わせを容易に行うことができる。
又、水平ブランキング期間以外では、色副搬送波の位
相制御信号（色副搬送波の位相制御データ）とヒュー制
御信号（ヒュー制御データ）とが加算されるので、メモ
リ（31）、（32）から得られるＵ軸及びＶ軸のデジタル
色副搬送波データのデジタルカラーバーストデータに対
する位相が制御され、即ちヒュー制御が行われる。
相制御信号（色副搬送波の位相制御データ）とヒュー制
御信号（ヒュー制御データ）とが加算されるので、メモ
リ（31）、（32）から得られるＵ軸及びＶ軸のデジタル
色副搬送波データのデジタルカラーバーストデータに対
する位相が制御され、即ちヒュー制御が行われる。
かくして、このラッチ回路L4から、上述の アドレス値＝（1024×Fsc/Fc）・ｍ＋Ｋ ＝〔1024×（1135/4＋1/625）×Fh/864Fh〕 ×ｍ＋Ｋ ＝〔336＋8/27＋（5/27） ×（1/625）＋1/625〕×ｍ＋Ｋ ＝336×ｍ〔8/27＋（5/27）×（1/625）〕 ×ｍ＋（1/625）×ｍ＋Ｋ のアドレス信号が得られて、sinROM（31）に供給され
る。又、このアドレス値のアドレス信号が10ビットの加
算器A5に供給されて、572に対応する２進数と加算さ
れ、その加算出力とラッチ回路L4のラッチ出力とが切換
えスイッチSW2に供給されて、ラインの奇偶に応じて切
換えられて、cosROM（32）に供給される。
る。又、このアドレス値のアドレス信号が10ビットの加
算器A5に供給されて、572に対応する２進数と加算さ
れ、その加算出力とラッチ回路L4のラッチ出力とが切換
えスイッチSW2に供給されて、ラインの奇偶に応じて切
換えられて、cosROM（32）に供給される。
かくして、sinROM（31）からは、Ｕ軸のデジタル色副
搬送波データが出力され、cosROM（32）からは、ライン
の奇偶に応じて位相が正逆に反転するＶ軸のデジタル色
副搬送波データが出力される。
搬送波データが出力され、cosROM（32）からは、ライン
の奇偶に応じて位相が正逆に反転するＶ軸のデジタル色
副搬送波データが出力される。
この実施例によれば、１周期分の色副搬送波がＰ分割
され、その各瞬時振幅データが記憶されたメモリ（3
1）、（32）と、クロック信号によって駆動されてアド
レス信号を発生し、そのアドレス信号がメモリ（31）、
（32）に供給されるアドレス信号発生回路（33）とを有
し、メモリ（31）、（32）からデジタル色副搬送波デー
タが繰り返し出力されるようにされたデジタル色副搬送
波データ発生回路において、アドレス信号発生回路（3
3）から発生するアドレス信号のアドレス値が次式で表
され、 アドレス値＝〔α＋γ／β＋（δ／β）・（1/ε） ＋（1/ε）〕・ｍ＋ζ （但し、α〜εは正整数、ζは０又は正整数の定数、
ｍはクロック信号に応じて１ずつ増加する数、〔 〕内
の分数は真分数、〔 〕内の数はＰを法とする数であ
る。） アドレス信号発生回路（33）は、クロック信号の到来
毎にαを積算する第１のアキュムレータAC1と、クロッ
ク信号を計数し、キャリー信号を第１のアキュムレータ
AC1に供給するε進のカウンタ（35）と、そのカウンタ
（35）からのキャリー信号の非到来時は、クロック信号
の到来毎にγを精算し、βを越えたら、クロック信号に
同期してキャリー信号を第１のアキュムレータAC1に供
給すると共に、その積算値にγ＋（２−β）（但し、ｎ
は正整数、2nはβに最も近く且つβより大きな値であ
る。）を加算し、カウンタ（35）からのキャリー信号の
到来時は、クロック信号の到来毎にγ＋δを積算し、β
を越えたら、クロック信号に同期してキャリー信号を第
１のアキュムレータAC1に供給すると共に、その積算値
に（γ＋δ）＋2n−β）（但し、ｎは正整数）を加算す
る第２のアキュムレータAC2とを備えるものであるか
ら、アドレス値が上述の式のように表されるにも拘わら
ず、アドレス信号発生回路（33）の構成が簡単になる。
され、その各瞬時振幅データが記憶されたメモリ（3
1）、（32）と、クロック信号によって駆動されてアド
レス信号を発生し、そのアドレス信号がメモリ（31）、
（32）に供給されるアドレス信号発生回路（33）とを有
し、メモリ（31）、（32）からデジタル色副搬送波デー
タが繰り返し出力されるようにされたデジタル色副搬送
波データ発生回路において、アドレス信号発生回路（3
3）から発生するアドレス信号のアドレス値が次式で表
され、 アドレス値＝〔α＋γ／β＋（δ／β）・（1/ε） ＋（1/ε）〕・ｍ＋ζ （但し、α〜εは正整数、ζは０又は正整数の定数、
ｍはクロック信号に応じて１ずつ増加する数、〔 〕内
の分数は真分数、〔 〕内の数はＰを法とする数であ
る。） アドレス信号発生回路（33）は、クロック信号の到来
毎にαを積算する第１のアキュムレータAC1と、クロッ
ク信号を計数し、キャリー信号を第１のアキュムレータ
AC1に供給するε進のカウンタ（35）と、そのカウンタ
（35）からのキャリー信号の非到来時は、クロック信号
の到来毎にγを精算し、βを越えたら、クロック信号に
同期してキャリー信号を第１のアキュムレータAC1に供
給すると共に、その積算値にγ＋（２−β）（但し、ｎ
は正整数、2nはβに最も近く且つβより大きな値であ
る。）を加算し、カウンタ（35）からのキャリー信号の
到来時は、クロック信号の到来毎にγ＋δを積算し、β
を越えたら、クロック信号に同期してキャリー信号を第
１のアキュムレータAC1に供給すると共に、その積算値
に（γ＋δ）＋2n−β）（但し、ｎは正整数）を加算す
る第２のアキュムレータAC2とを備えるものであるか
ら、アドレス値が上述の式のように表されるにも拘わら
ず、アドレス信号発生回路（33）の構成が簡単になる。
又、この実施例によれば、色副搬送波の位相／ヒュー
制御回路を設けたので、デジタル色副搬送波データの位
相を容易に可変することができると共に、そのヒュー制
御を容易に行うことができる。
制御回路を設けたので、デジタル色副搬送波データの位
相を容易に可変することができると共に、そのヒュー制
御を容易に行うことができる。
G2第２の実施例 次に、第１図のPAL方式のデジタル色副搬送波データ
発生回路の回路構成の大部分を利用することにより実現
した、第２の実施例としての、NTSC方式のデジタル色副
搬送波データ発生回路について、第２図を参照して説明
する。尚、第２図において、第１図と対応する部分に
は、同一符号を付して、重複説明を省略する。この第２
図のNTSC方式のデジタル色副搬送波データ発生回路は、
第１図のPAL方式のデジタル色副搬送波データ発生回路
における、スイッチSWa、SWb、分周回路（35）、パラレ
ルイン／シリアルアウト回路（36）、ORゲート（37）、
加算器A5、切換えスイッチSW2を省略すると共に、各回
路のビット数、入力データ値を変更したものである。
発生回路の回路構成の大部分を利用することにより実現
した、第２の実施例としての、NTSC方式のデジタル色副
搬送波データ発生回路について、第２図を参照して説明
する。尚、第２図において、第１図と対応する部分に
は、同一符号を付して、重複説明を省略する。この第２
図のNTSC方式のデジタル色副搬送波データ発生回路は、
第１図のPAL方式のデジタル色副搬送波データ発生回路
における、スイッチSWa、SWb、分周回路（35）、パラレ
ルイン／シリアルアウト回路（36）、ORゲート（37）、
加算器A5、切換えスイッチSW2を省略すると共に、各回
路のビット数、入力データ値を変更したものである。
先ず、メモリ（31）、（32）について説明する。１周
期分の正弦波が1024分割され、その各1024個の瞬時振幅
データ（例えば、８ビット）がメモリ（31）に記憶さ
れ、同様に、１周期分の余弦波が1024分割され、その各
1024個の瞬時振幅データ（例えば、８ビット）がメモリ
（32）に記憶されているものとする。
期分の正弦波が1024分割され、その各1024個の瞬時振幅
データ（例えば、８ビット）がメモリ（31）に記憶さ
れ、同様に、１周期分の余弦波が1024分割され、その各
1024個の瞬時振幅データ（例えば、８ビット）がメモリ
（32）に記憶されているものとする。
次ぎに、アドレス信号発生回路（33）について説明す
る。NTSC方式の色副搬送波の周波数Fscは、次式のよう
に表される。但し、Fhは水平周波数を示す。
る。NTSC方式の色副搬送波の周波数Fscは、次式のよう
に表される。但し、Fhは水平周波数を示す。
Fsc＝（910/4）・Fh クロック信号の周波数Fcを、例えば858Fhに選定す
る。かくすると、sinROM（31）に供給するアドレス信号
のアドレス値（10進数）は上述の（３）、（６）式か
ら、次式のように表される。
る。かくすると、sinROM（31）に供給するアドレス信号
のアドレス値（10進数）は上述の（３）、（６）式か
ら、次式のように表される。
アドレス値＝（1024×Fsc/Fc）・ｍ＋Ｋ ＝〔1024×（910/4）×Fh/858Fh〕×ｍ＋Ｋ ＝（271＋221/429）×ｍ＋Ｋ ＝271×ｍ（221/429）×ｍ＋Ｋ このＫは、カラーフレームパルス（４フィールドに付
き１回発生する）の発生時に於けるアドレス値の初期値
で、その値は、色副搬送波の位相／ヒュー制御回路（3
4）制御状態に応じて変化せしめられる。
き１回発生する）の発生時に於けるアドレス値の初期値
で、その値は、色副搬送波の位相／ヒュー制御回路（3
4）制御状態に応じて変化せしめられる。
アドレス信号発生回路（33）において、AC1は、271×
ｍの演算を行うアキュムレータで、第１図と同様な構成
である。尚、クロック信号の周波数は858Fhである。
又、ラッチ回路L3は、４フィールドに１回発生するカラ
ーフレームパルスでクリアされる。このアキュムレータ
AC1では、ラッチ回路L3のラッチ内容が、クロック信号
の到来毎に271ずつ増加し、キャリー信号の１が到来し
たときは、272ずつ増加する。
ｍの演算を行うアキュムレータで、第１図と同様な構成
である。尚、クロック信号の周波数は858Fhである。
又、ラッチ回路L3は、４フィールドに１回発生するカラ
ーフレームパルスでクリアされる。このアキュムレータ
AC1では、ラッチ回路L3のラッチ内容が、クロック信号
の到来毎に271ずつ増加し、キャリー信号の１が到来し
たときは、272ずつ増加する。
次に、（221/429）×ｍの演算を行って桁上げ信号を
得る桁上げアキュムレータAC2について説明する。A1、A
2は夫々ｎ＝９ビットの加算器、SW1はｎ＝９ビットの切
換えスイッチ、L1は、ｎ＝９ビットのラッチ回路、L2は
１ビットのラッチ回路である。ラッチ回路L1、L2には、
周波数が858Fhのクロック信号が供給されると共に、カ
ラーフレームパルスがクリア信号として供給される。
得る桁上げアキュムレータAC2について説明する。A1、A
2は夫々ｎ＝９ビットの加算器、SW1はｎ＝９ビットの切
換えスイッチ、L1は、ｎ＝９ビットのラッチ回路、L2は
１ビットのラッチ回路である。ラッチ回路L1、L2には、
周波数が858Fhのクロック信号が供給されると共に、カ
ラーフレームパルスがクリア信号として供給される。
加算器A1では、ラッチ回路L1のラッチ内容（10進数に
応じた２進数）と、221に対応する２進数とが加算さ
れ、その加算出力がスイッチSW1を通じてラッチ回路L1
に供給される。又、加算器A2では、ラッチ回路L1のラッ
チ内容と、304＝221＋（512−429）に対応する２進数と
が加算され、その加算出力がスイッチSW1を通じてラッ
チ回路L1に供給される。又、加算器A2からのキャリー信
号（加算出力が512を越えると出力される）によってス
イッチSW1が切換えられると共に、そのキャリー信号が
ラッチ回路L2に供給される。
応じた２進数）と、221に対応する２進数とが加算さ
れ、その加算出力がスイッチSW1を通じてラッチ回路L1
に供給される。又、加算器A2では、ラッチ回路L1のラッ
チ内容と、304＝221＋（512−429）に対応する２進数と
が加算され、その加算出力がスイッチSW1を通じてラッ
チ回路L1に供給される。又、加算器A2からのキャリー信
号（加算出力が512を越えると出力される）によってス
イッチSW1が切換えられると共に、そのキャリー信号が
ラッチ回路L2に供給される。
次に、この桁上げアキュムレータAC2の動作を説明し
よう。加算器A2からキャリー信号が得られないときは、
スイッチSW1は加算器A1側に切換えられて、ラッチ回路L
1のラッチ内容は、221から始まって、221ずつ増加す
る。そして、加算器A2の加算出力が512を越えると、即
ち加算回路A1の加算出力が429を越えると、加算器A2か
らキャリー信号１が出力され、これがラッチ回路L2に供
給されてラッチされると共に、スイッチSW1は加算器A2
側に切換えられて、加算器A2で、ラッチ回路L1の内容か
ら429が減算される共にそれに221が加算され、即ちラッ
チ回路L1の内容と、221＋（512−429）＝304に対応する
２進数とが加算され、その加算出力がラッチ回路L1に供
給されてラッチされ、その後スイッチSW1は再び加算器A
1側に切換えられる。以後、この動作を繰り返す。
よう。加算器A2からキャリー信号が得られないときは、
スイッチSW1は加算器A1側に切換えられて、ラッチ回路L
1のラッチ内容は、221から始まって、221ずつ増加す
る。そして、加算器A2の加算出力が512を越えると、即
ち加算回路A1の加算出力が429を越えると、加算器A2か
らキャリー信号１が出力され、これがラッチ回路L2に供
給されてラッチされると共に、スイッチSW1は加算器A2
側に切換えられて、加算器A2で、ラッチ回路L1の内容か
ら429が減算される共にそれに221が加算され、即ちラッ
チ回路L1の内容と、221＋（512−429）＝304に対応する
２進数とが加算され、その加算出力がラッチ回路L1に供
給されてラッチされ、その後スイッチSW1は再び加算器A
1側に切換えられる。以後、この動作を繰り返す。
そして、このラッチ回路L4から、上述の アドレス値＝（1024×Fsc/Fc）・ｍ＋Ｋ ＝（1024×910/4×Fh/858Fh）×ｍ＋Ｋ ＝（271＋221/429）×ｍ＋Ｋ 271×ｍ（221/429）×ｍ＋Ｋ のアドレス信号が得られて、夫々sinROM（31）及びcosR
OM（32）に供給されることに成る。
OM（32）に供給されることに成る。
かくして、sinROM（31）からは、Ｕ軸のデジタル色副
搬送波データが出力され、cosROM（32）からは、Ｖ軸の
デジタル色副搬送波データが出力される。
搬送波データが出力され、cosROM（32）からは、Ｖ軸の
デジタル色副搬送波データが出力される。
G3第３の実施例 次に、第１図のPAL方式のデジタル色副搬送波データ
発生回路の回路構成の大部分を利用することにより実現
したPAL−Ｍ方式のデジタル色副搬送波データ発生回路
について、第３図を参照して説明する。尚、第３図にお
いて、第１図と対応する部分には同一符合を付して重複
説明を省略する。この第３図のNTSC方式のデジタル色副
搬送波データ発生回路は、第１図のPAL方式のデジタル
色副搬送波データ発生回路における、スイッチSWa、SW
b、分周回路（35）、パラレルイン／シリアルアウト回
路（36）、ORゲート（37）を省略すると共に、各回路の
ビット数、入力データ値を変更したものである。
発生回路の回路構成の大部分を利用することにより実現
したPAL−Ｍ方式のデジタル色副搬送波データ発生回路
について、第３図を参照して説明する。尚、第３図にお
いて、第１図と対応する部分には同一符合を付して重複
説明を省略する。この第３図のNTSC方式のデジタル色副
搬送波データ発生回路は、第１図のPAL方式のデジタル
色副搬送波データ発生回路における、スイッチSWa、SW
b、分周回路（35）、パラレルイン／シリアルアウト回
路（36）、ORゲート（37）を省略すると共に、各回路の
ビット数、入力データ値を変更したものである。
先ず、メモリ（31）、（32）について説明する。１周
期分の正弦波が1024分割され、その各1024個の瞬時振幅
データ（例えば、８ビット）がメモリ（31）に記憶さ
れ、同様に、１周期分の余弦波が、1024分割され、その
各1024個の瞬時振幅データ（例えば、８ビット）がメモ
リ（32）に記憶されているものとする。
期分の正弦波が1024分割され、その各1024個の瞬時振幅
データ（例えば、８ビット）がメモリ（31）に記憶さ
れ、同様に、１周期分の余弦波が、1024分割され、その
各1024個の瞬時振幅データ（例えば、８ビット）がメモ
リ（32）に記憶されているものとする。
次に、アドレス信号発生回路（33）について説明す
る。PAL−Ｍ方式の色副搬送波の周波数Fscは、次式のよ
うに表される。但し、Fhは水平周波数を示す。
る。PAL−Ｍ方式の色副搬送波の周波数Fscは、次式のよ
うに表される。但し、Fhは水平周波数を示す。
Fsc＝（909/4）・Fh クロック信号の周波数Fcを、例えば858Fhに選定す
る。かくすると、sinROM（31）に供給するアドレス信号
のアドレス値（10進数）は上述の（３）、（６）式か
ら、次式のように表される。
る。かくすると、sinROM（31）に供給するアドレス信号
のアドレス値（10進数）は上述の（３）、（６）式か
ら、次式のように表される。
アドレス値＝（1024×Fsc/Fc）・ｍ＋Ｋ ＝〔1024×（909/4）×Fh/858Fh〕×ｍ＋Ｋ ＝（271＋31/143）×ｍ＋Ｋ ＝271×ｍ（31/143）×ｍ＋Ｋ このＫは、カラーフレームパルス（８フィールドに付
き１回発生する）の発生時に於けるアドレス値の初期値
で、その値は、色副搬送波の位相／ヒュー制御回路（3
4）制御状態に応じて変化せしめられる。
き１回発生する）の発生時に於けるアドレス値の初期値
で、その値は、色副搬送波の位相／ヒュー制御回路（3
4）制御状態に応じて変化せしめられる。
アドレス信号発生回路（33）において、AC1は、271×
ｍの演算を行うアキュムレータで、第１図と同様な構成
である。尚、クロック信号の周波数は858Fhである。
又、ラッチ回路L3には、８フィールドに１回のカラーフ
レームパルスが供給されてクリアされる。このアキュム
レータAC1では、ラッチ回路L3のラッチ内容が、クロッ
ク信号の到来毎に271ずつ増加し、キャリー信号の１が
到来したときは、272ずつ増加する。
ｍの演算を行うアキュムレータで、第１図と同様な構成
である。尚、クロック信号の周波数は858Fhである。
又、ラッチ回路L3には、８フィールドに１回のカラーフ
レームパルスが供給されてクリアされる。このアキュム
レータAC1では、ラッチ回路L3のラッチ内容が、クロッ
ク信号の到来毎に271ずつ増加し、キャリー信号の１が
到来したときは、272ずつ増加する。
次に、（31/143）×ｍの演算を行って桁上げ信号を得
る桁上げアキュムレータAC2について説明する。A1、A2
は夫々ｎ＝８ビットの加算器、SW1はｎ＝８ビットの切
換えスイッチ、L1は、ｎ＝８ビットのラッチ回路、L2は
１ビットのラッチ回路である。ラッチ回路L1、L2には、
周波数が858Fhのクロック信号が供給されると共に、カ
ラーフレームパルスがクリア信号として供給される。
る桁上げアキュムレータAC2について説明する。A1、A2
は夫々ｎ＝８ビットの加算器、SW1はｎ＝８ビットの切
換えスイッチ、L1は、ｎ＝８ビットのラッチ回路、L2は
１ビットのラッチ回路である。ラッチ回路L1、L2には、
周波数が858Fhのクロック信号が供給されると共に、カ
ラーフレームパルスがクリア信号として供給される。
加算器A1では、ラッチ回路L1のラッチ内容（10進数に
応じた２進数）と、31に対応する２進数とが加算され、
その加算出力がスイッチSW1を通じてラッチ回路L1に供
給される。又、加算器A2では、ラッチ回路L1のラッチ内
容と、144＝31＋（256−143）に対応する２進数とが加
算され、その加算出力がスイッチSW1を通じてラッチ回
路L1に供給される。又、加算器A2からのキャリー信号
（加算出力が256を越えると出力される）によってスイ
ッチSW1が切換えられると共に、そのキャリー信号がラ
ッチ回路L2に供給される。
応じた２進数）と、31に対応する２進数とが加算され、
その加算出力がスイッチSW1を通じてラッチ回路L1に供
給される。又、加算器A2では、ラッチ回路L1のラッチ内
容と、144＝31＋（256−143）に対応する２進数とが加
算され、その加算出力がスイッチSW1を通じてラッチ回
路L1に供給される。又、加算器A2からのキャリー信号
（加算出力が256を越えると出力される）によってスイ
ッチSW1が切換えられると共に、そのキャリー信号がラ
ッチ回路L2に供給される。
次に、この桁上げアキュムレータAC2の動作を説明し
よう。加算器A2からキャリー信号が得られないときは、
スイッチSW1は加算器A1側に切換えられて、ラッチ回路L
1のラッチ内容は、31から始まって、31ずつ増加する。
そして、加算器A2の加算出力が256を越えると、即ち加
算回路A1の加算出力が143を越えると、加算器A2からキ
ャリー信号１が出力され、これがラッチ回路L2に供給さ
れてラッチされると共に、スイッチSW1は加算器A2側に
切換えられて、加算器A2で、ラッチ回路L1の内容から14
3が減算される共にそれに31が加算され、即ちラッチ回
路L1の内容と、31＋（256−143）＝144に対応する２進
数とが加算され、その加算出力がラッチ回路L1に供給さ
れてラッチされ、その後スイッチSW1は再び加算器A1側
に切換えられる。以後、この動作を繰り返す。
よう。加算器A2からキャリー信号が得られないときは、
スイッチSW1は加算器A1側に切換えられて、ラッチ回路L
1のラッチ内容は、31から始まって、31ずつ増加する。
そして、加算器A2の加算出力が256を越えると、即ち加
算回路A1の加算出力が143を越えると、加算器A2からキ
ャリー信号１が出力され、これがラッチ回路L2に供給さ
れてラッチされると共に、スイッチSW1は加算器A2側に
切換えられて、加算器A2で、ラッチ回路L1の内容から14
3が減算される共にそれに31が加算され、即ちラッチ回
路L1の内容と、31＋（256−143）＝144に対応する２進
数とが加算され、その加算出力がラッチ回路L1に供給さ
れてラッチされ、その後スイッチSW1は再び加算器A1側
に切換えられる。以後、この動作を繰り返す。
そして、ラッチ回路L4から、上述の アドレス値＝（1024×Fsc/Fc）・ｍ＋Ｋ ＝（1024×909/4×Fh/858Fh〕×ｍ＋Ｋ ＝（271＋31/143）×ｍ＋Ｋ ＝271×ｍ（31/143）×ｍ＋Ｋ のアドレス信号が得られて、sinROM（31）及びcosROM
（32）に供給される。
（32）に供給される。
かくして、sinROM（31）からは、Ｕ軸のデジタル色副
搬送波データが出力され、cosROM（32）からは、ライン
の奇偶に応じて位相の正逆に反転するＶ軸のデジタル色
副搬送波データが出力される。
搬送波データが出力され、cosROM（32）からは、ライン
の奇偶に応じて位相の正逆に反転するＶ軸のデジタル色
副搬送波データが出力される。
Ｈ 発明の効果 上述せる本発明によれば、１周期分の色副搬送波がＰ
分割され、その各瞬時振幅データが記憶されたメモリ
と、周波数がFcのクロック信号によって駆動され、 アドレス値＝（Ｐ×Fsc/Fc）・ｍ＋Ｋ ｛但し、ｍはクロック信号に応じて１ずつ増加する数、
（ ）内の数はＰを法とする数、Ｋは０又は正整数の定
数である。｝ の式によって示されるアドレス信号を発生し、そのアド
レス信号をメモリに供給するアドレス信号発生回路と、
定数Ｋの値を制御する位相制御手段とを有し、その位相
制御手段は、入力手段から供給されるヒュー制御信号及
び色副搬送波位相制御信号を加算する加算手段と、水平
ブランキング期間に色副搬送波位相制御信号を、定数Ｋ
の値を制御するための制御信号として出力し、水平ブラ
ンキング期間以外の期間に加算手段の出力信号を、定数
Ｋの値を制御するための制御信号として出力するスイッ
チ手段とを備え、メモリから周波数がFscのデジタル色
副搬送波データが繰り返し出力されるようにしたので、
デジタル色副搬送波データの位相を容易に可変すること
のできるデジタル色副搬送波データ発生回路を得ること
ができる。
分割され、その各瞬時振幅データが記憶されたメモリ
と、周波数がFcのクロック信号によって駆動され、 アドレス値＝（Ｐ×Fsc/Fc）・ｍ＋Ｋ ｛但し、ｍはクロック信号に応じて１ずつ増加する数、
（ ）内の数はＰを法とする数、Ｋは０又は正整数の定
数である。｝ の式によって示されるアドレス信号を発生し、そのアド
レス信号をメモリに供給するアドレス信号発生回路と、
定数Ｋの値を制御する位相制御手段とを有し、その位相
制御手段は、入力手段から供給されるヒュー制御信号及
び色副搬送波位相制御信号を加算する加算手段と、水平
ブランキング期間に色副搬送波位相制御信号を、定数Ｋ
の値を制御するための制御信号として出力し、水平ブラ
ンキング期間以外の期間に加算手段の出力信号を、定数
Ｋの値を制御するための制御信号として出力するスイッ
チ手段とを備え、メモリから周波数がFscのデジタル色
副搬送波データが繰り返し出力されるようにしたので、
デジタル色副搬送波データの位相を容易に可変すること
のできるデジタル色副搬送波データ発生回路を得ること
ができる。
又、本発明によれば、水平ブランキング期間には、色
副搬送波位相制御信号に基づいてメモリへ供給されるア
ドレス値を変えることによって、デジタル色副搬送波デ
ータの位相を制御するようにしているので、例えば、２
つの互いに異なるデジタルカラー映像信号を電子編集に
よって接続したときに両者のカラーバーストの位相を容
易に一致させることができる。又、水平ブランキング期
間以外の期間では、入力手段から供給されるヒュー制御
信号及び色副搬送波位相制御信号の加算出力に基づいて
メモリへ供給されるアドレス値を変えるようになされて
いるので、例えば、ヒューを、所望の色相に容易に制御
することができる。
副搬送波位相制御信号に基づいてメモリへ供給されるア
ドレス値を変えることによって、デジタル色副搬送波デ
ータの位相を制御するようにしているので、例えば、２
つの互いに異なるデジタルカラー映像信号を電子編集に
よって接続したときに両者のカラーバーストの位相を容
易に一致させることができる。又、水平ブランキング期
間以外の期間では、入力手段から供給されるヒュー制御
信号及び色副搬送波位相制御信号の加算出力に基づいて
メモリへ供給されるアドレス値を変えるようになされて
いるので、例えば、ヒューを、所望の色相に容易に制御
することができる。
第１図は本発明の第１の一実施例であるPAL方式のデジ
タル色副搬送波データ発生回路を示すブロック線図、第
２図は第１図のPAL方式のデジタル色副搬送波データ発
生回路の一部の回路構成を利用した、第２の実施例とし
てのNTSC方式のデジタル色副搬送波データ発生回路を示
すブロック線図、第３図は第１図のPAL方式のデジタル
色副搬送波データ発生回路の一部の回路構成を利用し
た、第３の実施例としてのPAL−Ｍ方式のデジタル色副
搬送波データ発生回路を示すブロック線図、第４図は従
来のデジタル波形データ発生の説明図、第５図は従来の
デジタル波形データ発生回路を示すブロック線図、第６
図は第５図のアドレス信号発生回路の具体構成を示すブ
ロック線図である。 （31）、（32）はメモリ（ROM）、（33）はアドレス信
号発生回路、AC1は第１のアキュムレータ、AC2は第２の
アキュムレータ、（34）は色副搬送波の位相／ヒュー制
御回路、（35）はカウンタ（分周器）、A1〜A6は加算
器、L1〜L5はラッチ回路、SWa、SWb、SW1〜SW3は切換え
スイッチである。
タル色副搬送波データ発生回路を示すブロック線図、第
２図は第１図のPAL方式のデジタル色副搬送波データ発
生回路の一部の回路構成を利用した、第２の実施例とし
てのNTSC方式のデジタル色副搬送波データ発生回路を示
すブロック線図、第３図は第１図のPAL方式のデジタル
色副搬送波データ発生回路の一部の回路構成を利用し
た、第３の実施例としてのPAL−Ｍ方式のデジタル色副
搬送波データ発生回路を示すブロック線図、第４図は従
来のデジタル波形データ発生の説明図、第５図は従来の
デジタル波形データ発生回路を示すブロック線図、第６
図は第５図のアドレス信号発生回路の具体構成を示すブ
ロック線図である。 （31）、（32）はメモリ（ROM）、（33）はアドレス信
号発生回路、AC1は第１のアキュムレータ、AC2は第２の
アキュムレータ、（34）は色副搬送波の位相／ヒュー制
御回路、（35）はカウンタ（分周器）、A1〜A6は加算
器、L1〜L5はラッチ回路、SWa、SWb、SW1〜SW3は切換え
スイッチである。
Claims (1)
- 【請求項１】１周期分の色副搬送波がＰ分割され、その
各瞬時振幅データが記憶されたメモリと、 周波数がFcのクロック信号によって駆動され、 アドレス値＝（Ｐ×Fsc/Fc）・ｍ＋Ｋ ｛但し、ｍは上記クロック信号に応じて１ずつ増加する
数、（ ）内の数はＰを法とする数、Ｋは０又は正整数
の定数である。｝ の式によって示されるアドレス信号を発生し、該アドレ
ス信号を上記メモリに供給するアドレス信号発生回路
と、 上記定数Ｋの値を制御する位相制御手段とを有し、 該位相制御手段は、 入力手段から供給されるヒュー制御信号及び色副搬送波
位相制御信号を加算する加算手段と、 水平ブランキング期間に上記色副搬送波位相制御信号
を、上記定数Ｋの値を制御するための制御信号として出
力し、上記水平ブランキング期間以外の期間に上記加算
手段の出力信号を、上記定数Ｋの値を制御するための制
御信号として出力するスイッチ手段と を備え、 上記メモリから周波数がFscのデジタル色副搬送波デー
タが繰り返し出力されるようにしたことを特徴とするデ
ジタル色副搬送波データ発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016693A JP2586468B2 (ja) | 1987-01-27 | 1987-01-27 | デジタル色副搬送波デ−タ発生回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016693A JP2586468B2 (ja) | 1987-01-27 | 1987-01-27 | デジタル色副搬送波デ−タ発生回路 |
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| Publication Number | Publication Date |
|---|---|
| JPS63185189A JPS63185189A (ja) | 1988-07-30 |
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001346221A (ja) * | 2000-06-01 | 2001-12-14 | Rohm Co Ltd | ビデオエンコーダ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3033352B2 (ja) * | 1992-08-10 | 2000-04-17 | 日本電気株式会社 | Ｐａｌエンコーダ |
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| JPS5888905A (ja) * | 1981-11-24 | 1983-05-27 | Sony Corp | デジタル掃引信号発生器 |
| DE3511440A1 (de) * | 1985-03-29 | 1986-10-09 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Fernsehempfaenger mit einer schaltungsanordnung zur demodulation eines ntsc-codierten farbsignals |
-
1987
- 1987-01-27 JP JP62016693A patent/JP2586468B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001346221A (ja) * | 2000-06-01 | 2001-12-14 | Rohm Co Ltd | ビデオエンコーダ |
Also Published As
| Publication number | Publication date |
|---|---|
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