JP2772412B2 - 画素マトリックスフィルタおよび画素マトリックスを処理する方法 - Google Patents
画素マトリックスフィルタおよび画素マトリックスを処理する方法Info
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Description
【0001】
【発明の分野】この発明は、MPEG標準に従って画像
ブロックのいわゆる1/2 画素フィルタ処理を実行するた
めのフィルタに関する。
ブロックのいわゆる1/2 画素フィルタ処理を実行するた
めのフィルタに関する。
【0002】
【関連技術の説明】1/2 画素フィルタ処理は、マトリッ
クスの特定の画素を、隣接する右の画素と、隣接する下
の画素と、この特定の画素との総和と置換えるために、
画像ブロックまたは画素マトリックスの画素を処理する
ことで構成される。この態様ですべての画素を処理する
ことにより得られる、フィルタ処理されたマトリックス
は、1つの1/2 画素分下と右にシフトされたマトリック
スに相当するため、「1/2 画素フィルタ処理」と呼ばれ
る。さらに、フィルタは、フィルタ処理を全く行なわな
いように、または画素を右のみもしくは下のみにシフト
するようにも制御できる。
クスの特定の画素を、隣接する右の画素と、隣接する下
の画素と、この特定の画素との総和と置換えるために、
画像ブロックまたは画素マトリックスの画素を処理する
ことで構成される。この態様ですべての画素を処理する
ことにより得られる、フィルタ処理されたマトリックス
は、1つの1/2 画素分下と右にシフトされたマトリック
スに相当するため、「1/2 画素フィルタ処理」と呼ばれ
る。さらに、フィルタは、フィルタ処理を全く行なわな
いように、または画素を右のみもしくは下のみにシフト
するようにも制御できる。
【0003】図1は、1/2 画素フィルタ10が用いられ
るMPEGデコーダの一部分を示す。フィルタ10の出
力と、逆離散コサイン変換回路(DCT-1)12の出力
とは加算器14により合計され、復元画像ブロックMB
rの画素を与える。DCT回路12はデコードされる画
像ブロックMBcから画素を受取り、フィルタ10は先
に復元された画像から取出された、いわゆる予測ブロッ
クMBpの画素を受取る。
るMPEGデコーダの一部分を示す。フィルタ10の出
力と、逆離散コサイン変換回路(DCT-1)12の出力
とは加算器14により合計され、復元画像ブロックMB
rの画素を与える。DCT回路12はデコードされる画
像ブロックMBcから画素を受取り、フィルタ10は先
に復元された画像から取出された、いわゆる予測ブロッ
クMBpの画素を受取る。
【0004】先に復元された画像のこの予測ブロックの
位置は、動き評価ベクトルとともに発見される。このベ
クトルの水平および垂直成分は、非整数値を取り得る。
処理されるブロックの左上部は、成分の整数部分により
決定され、1/2 画素フィルタは、ベクトルの水平または
垂直成分が整数か非整数かどうかに従って、ブロックを
右または下に、1つの1/2 画素分シフトしたりしなかっ
たりする。
位置は、動き評価ベクトルとともに発見される。このベ
クトルの水平および垂直成分は、非整数値を取り得る。
処理されるブロックの左上部は、成分の整数部分により
決定され、1/2 画素フィルタは、ベクトルの水平または
垂直成分が整数か非整数かどうかに従って、ブロックを
右または下に、1つの1/2 画素分シフトしたりしなかっ
たりする。
【0005】処理された画像ブロックは実際、別々の輝
度画素Y、ならびに色画素UおよびVを含むマクロブロ
ックである。
度画素Y、ならびに色画素UおよびVを含むマクロブロ
ックである。
【0006】図2は、マクロブロックMBの例示のフォ
ーマットを図示し、4:2:0で表わされる。マクロブ
ロックMBは、8×8画素の4つのサブマトリックスY
0−Y3で構成される16×16画素の輝度画素Y、な
らびに8×8画素の2つのサブマトリックスUおよびV
で構成される16×8画素の色画素を含む。別の可能な
フォーマットは、4:2:2で表わされ、色マトリック
スは16×8画素の2つのサブマトリックスUおよびV
を含む。
ーマットを図示し、4:2:0で表わされる。マクロブ
ロックMBは、8×8画素の4つのサブマトリックスY
0−Y3で構成される16×16画素の輝度画素Y、な
らびに8×8画素の2つのサブマトリックスUおよびV
で構成される16×8画素の色画素を含む。別の可能な
フォーマットは、4:2:2で表わされ、色マトリック
スは16×8画素の2つのサブマトリックスUおよびV
を含む。
【0007】
【発明の概要】この発明の目的は、特に簡易でかつ高速
の1/2 画素フィルタを提供することである。
の1/2 画素フィルタを提供することである。
【0008】この目的は、画素マトリックスフィルタを
用いた、この発明の1つの例示の実施例において達成さ
れ、この画素マトリックスフィルタは、マトリックスの
n個の連続列から画素を受取るためのn個の入力バス
と、それぞれが画素をn個の入力バスから受取るn個の
遅延回路とを含み、各遅延回路は列の遅延を導入し、2
n個の画素は同時にn個の遅延回路の出力およびn個の
入力バスに連続して伝送され、画素マトリックスフィル
タはさらに、i番目の加算器(i=1、2、…n)は第
1の入力で2n個の画素のi番目を受取り、第2の入力
で2n個の画素の(i+1)番目を受取るように少なく
とも接続されたn個の加算器を含む。
用いた、この発明の1つの例示の実施例において達成さ
れ、この画素マトリックスフィルタは、マトリックスの
n個の連続列から画素を受取るためのn個の入力バス
と、それぞれが画素をn個の入力バスから受取るn個の
遅延回路とを含み、各遅延回路は列の遅延を導入し、2
n個の画素は同時にn個の遅延回路の出力およびn個の
入力バスに連続して伝送され、画素マトリックスフィル
タはさらに、i番目の加算器(i=1、2、…n)は第
1の入力で2n個の画素のi番目を受取り、第2の入力
で2n個の画素の(i+1)番目を受取るように少なく
とも接続されたn個の加算器を含む。
【0009】この発明の実施例に従えば、n個の加算器
はスイッチに接続され、スイッチは、i番目の加算器
が、画像でのマトリックスの位置を決定するモジュロn
のベクトルの水平成分に従って、第1の入力で2n個の
画素のi番目から(i+n−1)番目のうちの1つを受
取り、第2の入力で2n個の画素の(i+1)番目から
(i+n)番目のうちの1つを受取るように設けられ
る。
はスイッチに接続され、スイッチは、i番目の加算器
が、画像でのマトリックスの位置を決定するモジュロn
のベクトルの水平成分に従って、第1の入力で2n個の
画素のi番目から(i+n−1)番目のうちの1つを受
取り、第2の入力で2n個の画素の(i+1)番目から
(i+n)番目のうちの1つを受取るように設けられ
る。
【0010】この発明の他の実施例に従えば、nの加算
器の各々の出力は、それぞれのさらなる加算器に、直接
および少なくとも1つの画素遅延回路を通して接続され
る。
器の各々の出力は、それぞれのさらなる加算器に、直接
および少なくとも1つの画素遅延回路を通して接続され
る。
【0011】この発明のさらに他の実施例に従えば、少
なくとも1つの画素の遅延は、もし処理されたマトリッ
クスが輝度画素のマトリックスであれば1画素遅延であ
り、もし処理されたマトリックスが色画素のマトリック
スであれば2画素遅延である。
なくとも1つの画素の遅延は、もし処理されたマトリッ
クスが輝度画素のマトリックスであれば1画素遅延であ
り、もし処理されたマトリックスが色画素のマトリック
スであれば2画素遅延である。
【0012】この発明はまた、M画素の幅を有するバス
を通してアクセス可能な画像メモリ内からベクトルに従
って取出される画素マトリックスを処理するための方法
に関する。1つの例示的な実施例では、この方法は、部
分的にマトリックスを含むM画素幅の画像帯域のすべて
を連続的に、バスを通してデュアルポートメモリに書込
むステップと、部分的にマトリックスを含むn画素幅の
すべての画像帯域をn画素幅のバスを通してデュアルポ
ートメモリから読出すステップと、これらの帯域を1ラ
インずつ、各々のラインを並列処理するフィルタに与え
るステップとを含む。
を通してアクセス可能な画像メモリ内からベクトルに従
って取出される画素マトリックスを処理するための方法
に関する。1つの例示的な実施例では、この方法は、部
分的にマトリックスを含むM画素幅の画像帯域のすべて
を連続的に、バスを通してデュアルポートメモリに書込
むステップと、部分的にマトリックスを含むn画素幅の
すべての画像帯域をn画素幅のバスを通してデュアルポ
ートメモリから読出すステップと、これらの帯域を1ラ
インずつ、各々のラインを並列処理するフィルタに与え
るステップとを含む。
【0013】この発明の前述およびその他の目的、特
徴、局面および利点は、この発明の後述する詳細な説明
を添付の図面と関連して参照することにより明らかにな
るであろう。
徴、局面および利点は、この発明の後述する詳細な説明
を添付の図面と関連して参照することにより明らかにな
るであろう。
【0014】
【詳細な説明】この発明に従うフィルタは、数画素幅を
有する帯域ごとに画素マトリックスを処理するように設
計されるものである。帯域の幅は、フィルタバスの幅に
対応するように選択される。このバスの幅は選択可能で
あり、1つの応用例ではDCT回路12(図1)の出力
バスの幅に等しくてもよい。
有する帯域ごとに画素マトリックスを処理するように設
計されるものである。帯域の幅は、フィルタバスの幅に
対応するように選択される。このバスの幅は選択可能で
あり、1つの応用例ではDCT回路12(図1)の出力
バスの幅に等しくてもよい。
【0015】図3の例示の実施例において、フィルタバ
スは16ビットバスであり、これは2画素の帯域幅に相
当する。(第1列が0であると仮定して)画像の偶数列
に位置する画素が、フィルタの入力バスB0に連続的に
与えられ、奇数列に位置する画素は、入力バスB1に連
続的に与えられる。バスB0とB1とは、幅が1画素、
すなわち、1バイトである。各バスB0およびB1は、
それぞれ遅延回路20および21に接続され、処理され
るマトリックスの列に対応する遅延を導入する。
スは16ビットバスであり、これは2画素の帯域幅に相
当する。(第1列が0であると仮定して)画像の偶数列
に位置する画素が、フィルタの入力バスB0に連続的に
与えられ、奇数列に位置する画素は、入力バスB1に連
続的に与えられる。バスB0とB1とは、幅が1画素、
すなわち、1バイトである。各バスB0およびB1は、
それぞれ遅延回路20および21に接続され、処理され
るマトリックスの列に対応する遅延を導入する。
【0016】遅延回路20および21の出力、ならびに
バスB0およびB1は2つの加算器23および24にス
イッチ26を通して接続される。第1の位置(実線)で
は、スイッチ26は、加算器23の2つの入力をそれぞ
れ遅延回路20および21の出力に接続し、加算器24
の第1の入力を遅延回路21の出力に接続し、第2の入
力をバスB0に接続する。
バスB0およびB1は2つの加算器23および24にス
イッチ26を通して接続される。第1の位置(実線)で
は、スイッチ26は、加算器23の2つの入力をそれぞ
れ遅延回路20および21の出力に接続し、加算器24
の第1の入力を遅延回路21の出力に接続し、第2の入
力をバスB0に接続する。
【0017】第2の位置(点線)では、スイッチ26
は、加算器24の2つの入力をバスB0およびB1にそ
れぞれ接続し、加算器23の第1の入力を遅延回路21
の出力に接続し、第2の入力をバスB0に接続する。
は、加算器24の2つの入力をバスB0およびB1にそ
れぞれ接続し、加算器23の第1の入力を遅延回路21
の出力に接続し、第2の入力をバスB0に接続する。
【0018】制御回路28は、処理されるマクロブロッ
クの位置を決定するベクトルVの成分を受取る。成分の
各々は、整数または非整数である。ベクトルの水平成分
Vhが整数であれば、制御回路28は加算器23および
24を禁止し、そのため、バスB0およびB1に届く画
素はそれぞれ、そのまま加算器32および33に伝送さ
れる。ベクトルの垂直成分が整数であれば、制御回路2
8は加算器32および33を禁止する。
クの位置を決定するベクトルVの成分を受取る。成分の
各々は、整数または非整数である。ベクトルの水平成分
Vhが整数であれば、制御回路28は加算器23および
24を禁止し、そのため、バスB0およびB1に届く画
素はそれぞれ、そのまま加算器32および33に伝送さ
れる。ベクトルの垂直成分が整数であれば、制御回路2
8は加算器32および33を禁止する。
【0019】スイッチ26の第1の位置は、水平成分V
hの整数部分が偶数のとき、制御回路28により選択さ
れる。スイッチ26の第2の位置は、水平成分Vhの整
数部分が奇数のとき選択される。
hの整数部分が偶数のとき、制御回路28により選択さ
れる。スイッチ26の第2の位置は、水平成分Vhの整
数部分が奇数のとき選択される。
【0020】要素20−26は、1/2 画素フィルタ30
の水平フィルタを構成する。水平フィルタは、マトリッ
クスのラインの画素を1対ずつ加算し、画素の総和の各
々を垂直フィルタに与えることが意図されているが、こ
れについては以下に述べる。
の水平フィルタを構成する。水平フィルタは、マトリッ
クスのラインの画素を1対ずつ加算し、画素の総和の各
々を垂直フィルタに与えることが意図されているが、こ
れについては以下に述べる。
【0021】各加算器23および24の出力は、それぞ
れ加算器32および33に、第1の入力へ直接、および
第2の入力へそれぞれ1画素遅延回路35および36を
通して与えられる。要素32−36は、処理されたマト
リックスの各列の画素を1対ずつ加算することが意図さ
れた垂直フィルタ38を構成する。
れ加算器32および33に、第1の入力へ直接、および
第2の入力へそれぞれ1画素遅延回路35および36を
通して与えられる。要素32−36は、処理されたマト
リックスの各列の画素を1対ずつ加算することが意図さ
れた垂直フィルタ38を構成する。
【0022】加算器32および33の出力は、処理され
たマトリックスのフィルタ処理された帯域を与えるが、
この実施例では2画素の帯域幅である。
たマトリックスのフィルタ処理された帯域を与えるが、
この実施例では2画素の帯域幅である。
【0023】図2の例のようなマクロブロックにおいて
は、輝度および色画素は別々に処理される。第1に、通
常は16×16画素マトリックスである、(サブマトリ
ックスY0−Y3で構成される)輝度マトリックスYが
処理される。1/2 画素フィルタ処理の後に16×16画
素をまた有するマトリックスを得るために、1列を処理
されたマトリックスの右へ、1ラインを下へ加算せねば
ならない。こうして、17×17画素のマトリックスを
有するフィルタが与えられる。同じ動作が、色サブマト
リックスUおよびVの各々について実行され、したがっ
て9×9画素のサブマトリックスとなり、18×9画素
の色マトリックスを構成する。さらに、色マトリックス
は別の場合には、U画素ラインおよびV画素ラインを含
む。したがって、適切に垂直方向に色マトリックスをフ
ィルタ処理するために、遅延回路35および36の遅延
は、常に同じ型(UまたはV)の2つの画素を加算する
ために、2つの画素から選択される。
は、輝度および色画素は別々に処理される。第1に、通
常は16×16画素マトリックスである、(サブマトリ
ックスY0−Y3で構成される)輝度マトリックスYが
処理される。1/2 画素フィルタ処理の後に16×16画
素をまた有するマトリックスを得るために、1列を処理
されたマトリックスの右へ、1ラインを下へ加算せねば
ならない。こうして、17×17画素のマトリックスを
有するフィルタが与えられる。同じ動作が、色サブマト
リックスUおよびVの各々について実行され、したがっ
て9×9画素のサブマトリックスとなり、18×9画素
の色マトリックスを構成する。さらに、色マトリックス
は別の場合には、U画素ラインおよびV画素ラインを含
む。したがって、適切に垂直方向に色マトリックスをフ
ィルタ処理するために、遅延回路35および36の遅延
は、常に同じ型(UまたはV)の2つの画素を加算する
ために、2つの画素から選択される。
【0024】図3に示されるように、制御回路28は、
信号Y/UVを与え、処理されたマトリックスが輝度マ
トリックスのとき回路35および36内の1つの画素の
遅延を選択し、処理されたマトリックスが色マトリック
スのとき2つの画素の遅延を選択することを可能にす
る。同様に、信号Y/UVは、処理されたマトリックス
が輝度マトリックスのとき回路20および21内の、1
7の画素の遅延を、処理されたマトリックスが色マトリ
ックスのとき18の画素の遅延を選択する。
信号Y/UVを与え、処理されたマトリックスが輝度マ
トリックスのとき回路35および36内の1つの画素の
遅延を選択し、処理されたマトリックスが色マトリック
スのとき2つの画素の遅延を選択することを可能にす
る。同様に、信号Y/UVは、処理されたマトリックス
が輝度マトリックスのとき回路20および21内の、1
7の画素の遅延を、処理されたマトリックスが色マトリ
ックスのとき18の画素の遅延を選択する。
【0025】遅延回路20、21、および35、36
は、フリップフロップを用いて容易に実現できる。有利
には、回路20および21は先入れ先出し(FIFO)
メモリであり、画素がバスB0およびB1に届くにつれ
て満たされ、信号Y/UVの状態に従って、一旦内容が
17または18画素に達すると空にされ始める。
は、フリップフロップを用いて容易に実現できる。有利
には、回路20および21は先入れ先出し(FIFO)
メモリであり、画素がバスB0およびB1に届くにつれ
て満たされ、信号Y/UVの状態に従って、一旦内容が
17または18画素に達すると空にされ始める。
【0026】図4は、動き評価ベクトルの水平成分Vh
が偶数、たとえば0(フィルタ処理されるマトリックス
は列0で始まることを意味する)であるときの、図3の
水平フィルタの動作を図示する。スイッチ26の位置
は、図3の実線で示されているとおりである。バスB0
またはB1へのマトリックスの列の到着は垂直方向の太
線で示される。回路20または21により遅延される同
じ列は、破線で下方に示される。連続するフィルタ処理
ステップは、円で囲んだ数字により示される。
が偶数、たとえば0(フィルタ処理されるマトリックス
は列0で始まることを意味する)であるときの、図3の
水平フィルタの動作を図示する。スイッチ26の位置
は、図3の実線で示されているとおりである。バスB0
またはB1へのマトリックスの列の到着は垂直方向の太
線で示される。回路20または21により遅延される同
じ列は、破線で下方に示される。連続するフィルタ処理
ステップは、円で囲んだ数字により示される。
【0027】ステップ1では、列0はバスB0に与えら
れ、列1はバスB1に与えられる。加算器23は、0値
を与える遅延回路20および21の出力を受取るが、い
ずれにせよ、意味はない。加算器24は列0を受取り、
遅延回路21からの意味のない出力を受取る。ステップ
1は、遅延された列0および1を得ることを意図したダ
ミーステップであり、フィルタにより与えられる値は無
視される。
れ、列1はバスB1に与えられる。加算器23は、0値
を与える遅延回路20および21の出力を受取るが、い
ずれにせよ、意味はない。加算器24は列0を受取り、
遅延回路21からの意味のない出力を受取る。ステップ
1は、遅延された列0および1を得ることを意図したダ
ミーステップであり、フィルタにより与えられる値は無
視される。
【0028】ステップ2では、マトリックスの列2およ
び3はバスB0およびB1に与えられる。同時に、遅延
された列0および1は遅延回路20および21により与
えられる。加算器23は遅延回路20および21により
与えられた列0および1の画素を合計し、加算器24
は、遅延された列1の画素およびバスB0により与えら
れた列2の画素を合計する。
び3はバスB0およびB1に与えられる。同時に、遅延
された列0および1は遅延回路20および21により与
えられる。加算器23は遅延回路20および21により
与えられた列0および1の画素を合計し、加算器24
は、遅延された列1の画素およびバスB0により与えら
れた列2の画素を合計する。
【0029】ステップ3では、列4および5はバスB0
およびB1に与えられる。同時に、遅延された列2およ
び3は遅延回路20および21により与えられる。加算
器23は、遅延された列2および3の画素を合計し、加
算器24は、遅延された列3の画素および列4の画素を
合計する。
およびB1に与えられる。同時に、遅延された列2およ
び3は遅延回路20および21により与えられる。加算
器23は、遅延された列2および3の画素を合計し、加
算器24は、遅延された列3の画素および列4の画素を
合計する。
【0030】列は絶え間なく、対ごとに、処理されるマ
トリックスのすべての列が与えられるまで与えられる。
3つ組の列(1つはすぐ隣の列で2つは遅延された列)
の各々は、こうして水平フィルタ30により処理され、
垂直フィルタ38により同時に処理される2つの列を与
える。垂直フィルタ38は、各列において、1つの画素
を、この画素および同じ型の先の画素(輝度、Uまたは
V色)の総和により置換える。
トリックスのすべての列が与えられるまで与えられる。
3つ組の列(1つはすぐ隣の列で2つは遅延された列)
の各々は、こうして水平フィルタ30により処理され、
垂直フィルタ38により同時に処理される2つの列を与
える。垂直フィルタ38は、各列において、1つの画素
を、この画素および同じ型の先の画素(輝度、Uまたは
V色)の総和により置換える。
【0031】図5は、動き評価ベクトルの水平成分Vh
が奇数、たとえば、1に等しい(処理するマトリックス
が列1で始まることを意味する)ときの、図3のフィル
タの動作を図示する。スイッチ26は図3の点線で示さ
れる位置にある。
が奇数、たとえば、1に等しい(処理するマトリックス
が列1で始まることを意味する)ときの、図3のフィル
タの動作を図示する。スイッチ26は図3の点線で示さ
れる位置にある。
【0032】ステップ1では、マトリックスの一部では
ない列0、および列1がバスB0およびB1に与えられ
る。加算器23は、意味なしに、遅延回路21により出
力された画素および列0の画素を合計する。加算器24
は、列0および1の画素を合計する。ステップ1は、遅
延された列1を得ることを意図したダミーステップであ
る。
ない列0、および列1がバスB0およびB1に与えられ
る。加算器23は、意味なしに、遅延回路21により出
力された画素および列0の画素を合計する。加算器24
は、列0および1の画素を合計する。ステップ1は、遅
延された列1を得ることを意図したダミーステップであ
る。
【0033】ステップ2では、列2および3はバスB0
およびB1に与えられる。同時に、遅延回路20および
21は列0および1を与える。加算器23は、遅延回路
21により与えられた列1の画素、およびバスB0によ
り与えられた列2の画素を合計する。加算器24は、バ
スB0およびB1により与えられた列2および3の画素
を合計する。
およびB1に与えられる。同時に、遅延回路20および
21は列0および1を与える。加算器23は、遅延回路
21により与えられた列1の画素、およびバスB0によ
り与えられた列2の画素を合計する。加算器24は、バ
スB0およびB1により与えられた列2および3の画素
を合計する。
【0034】ステップ3では、列4および5はバスB0
およびB1に与えられる。加算器23は、遅延された列
3の画素と列4の画素とを合計する。加算器24は、列
4および5の画素を合計し、以降この動作が同様に続
く。
およびB1に与えられる。加算器23は、遅延された列
3の画素と列4の画素とを合計する。加算器24は、列
4および5の画素を合計し、以降この動作が同様に続
く。
【0035】図6は、この発明に従う水平フィルタの代
替実施例を表わすが、この例はこの型のフィルタは3画
素以上の帯域ごとにマトリックスを処理するために用い
られ得ることを示すものである。図6の例は、3画素幅
の帯域の処理に対応する。
替実施例を表わすが、この例はこの型のフィルタは3画
素以上の帯域ごとにマトリックスを処理するために用い
られ得ることを示すものである。図6の例は、3画素幅
の帯域の処理に対応する。
【0036】図3の水平フィルタと比較して、図6の水
平フィルタは、バスB0およびB1に列が届くのと同時
に処理される第3の列から画素を受取るための、さらな
る入力バスB2を含む。バスB2は、第3の1列の遅延
回路50の入力に接続される。第3の加算器52は、加
算器23および24と関連づけられる。スイッチ26
は、制御回路28により選択される3つの位置をとるこ
とができる。
平フィルタは、バスB0およびB1に列が届くのと同時
に処理される第3の列から画素を受取るための、さらな
る入力バスB2を含む。バスB2は、第3の1列の遅延
回路50の入力に接続される。第3の加算器52は、加
算器23および24と関連づけられる。スイッチ26
は、制御回路28により選択される3つの位置をとるこ
とができる。
【0037】スイッチ26の第1の位置(実線)は、動
き評価ベクトルの水平成分Vhがモジュロ3の0に等し
いとき選択される。この位置においては、加算器23
は、遅延回路20および21の出力を受取り、加算器2
4は遅延回路21および50の出力を受取り、加算器5
2は遅延回路50の出力とバスB0の画素とを受取る。
き評価ベクトルの水平成分Vhがモジュロ3の0に等し
いとき選択される。この位置においては、加算器23
は、遅延回路20および21の出力を受取り、加算器2
4は遅延回路21および50の出力を受取り、加算器5
2は遅延回路50の出力とバスB0の画素とを受取る。
【0038】第2の位置(点線)は、成分Vhがモジュ
ロ3の1に等しいとき選択される。加算器23は、遅延
回路21および50の出力を受取り、加算器24は、遅
延回路50の出力とバスB0の画素とを受取り、加算器
52は、バスB0およびB1の画素を受取る。
ロ3の1に等しいとき選択される。加算器23は、遅延
回路21および50の出力を受取り、加算器24は、遅
延回路50の出力とバスB0の画素とを受取り、加算器
52は、バスB0およびB1の画素を受取る。
【0039】第3の位置(点線および破線)は、成分V
hがモジュロ3の2に等しいとき選択される。加算器2
3は、遅延回路50の出力およびバスB0の画素を受取
り、加算器24は、バスB0およびB1の画素を受取
り、加算器52は、バスB1およびB2の画素を受取
る。
hがモジュロ3の2に等しいとき選択される。加算器2
3は、遅延回路50の出力およびバスB0の画素を受取
り、加算器24は、バスB0およびB1の画素を受取
り、加算器52は、バスB1およびB2の画素を受取
る。
【0040】垂直方向のフィルタ処理を実行するため
に、加算器52のあとには、加算器23および24のよ
うに、1つまたは2つの画素遅延回路に関連する1つの
加算器(図示せず)が続く。
に、加算器52のあとには、加算器23および24のよ
うに、1つまたは2つの画素遅延回路に関連する1つの
加算器(図示せず)が続く。
【0041】当業者は、もし要求されれば、n画素の帯
域幅ごとにマトリックスを処理するために、この発明に
従うフィルタを実現できるであろう。
域幅ごとにマトリックスを処理するために、この発明に
従うフィルタを実現できるであろう。
【0042】この発明に従うフィルタにおいては、マト
リックスの第1の列は、帯域の第1の列に一致する。
リックスの第1の列は、帯域の第1の列に一致する。
【0043】図7は、画像メモリ60のバスをフィルタ
バスに適応させるための回路に関連する、この発明に従
うフィルタ10を表わす。フィルタバスの幅は、上述の
ように、フィルタにより並列処理される列の数次第であ
る。図3の例においては、フィルタ10は2つの列を並
列処理したが、これは16ビットの入力バスに対応す
る。
バスに適応させるための回路に関連する、この発明に従
うフィルタ10を表わす。フィルタバスの幅は、上述の
ように、フィルタにより並列処理される列の数次第であ
る。図3の例においては、フィルタ10は2つの列を並
列処理したが、これは16ビットの入力バスに対応す
る。
【0044】対照的に、画像メモリ60は、有利には6
4ビット幅である、異なる幅を有するバスを通して通信
する。これら64ビットは8画素幅に相当し、したがっ
て色マトリックスUVの幅および各輝度サブマトリック
スY0−Y3の幅に対応する。マトリックスUVおよび
Y0−Y3はこうして、1ラインずつ画像メモリに記憶
されることができ、各ラインは64ビットワードに相当
する。
4ビット幅である、異なる幅を有するバスを通して通信
する。これら64ビットは8画素幅に相当し、したがっ
て色マトリックスUVの幅および各輝度サブマトリック
スY0−Y3の幅に対応する。マトリックスUVおよび
Y0−Y3はこうして、1ラインずつ画像メモリに記憶
されることができ、各ラインは64ビットワードに相当
する。
【0045】しかしながら、上述のように、フィルタ1
0に与えられるマトリックスは、17×17画素または
18×9画素からなる。さらに、これらのマトリックス
は画像メモリ60に記憶された色および輝度画素と必ず
しも整列しない、すなわち、処理するマトリックスの8
ビットの第1の画素は、画像メモリ60内に記憶された
64ビットのワードの8個の第1ビットと必ずしも対応
しない。
0に与えられるマトリックスは、17×17画素または
18×9画素からなる。さらに、これらのマトリックス
は画像メモリ60に記憶された色および輝度画素と必ず
しも整列しない、すなわち、処理するマトリックスの8
ビットの第1の画素は、画像メモリ60内に記憶された
64ビットのワードの8個の第1ビットと必ずしも対応
しない。
【0046】当面の問題は、フィルタ10に、画像メモ
リに記憶されたいくつかのマクロブロックの部分を含み
得る、予測マクロブロックを提供することである。この
問題は、メモリバス60とフィルタ10の入力バスとの
間に配置されるデュアルポートメモリ62を含む、この
発明に従う再構成回路を用いることにより、解決され
る。
リに記憶されたいくつかのマクロブロックの部分を含み
得る、予測マクロブロックを提供することである。この
問題は、メモリバス60とフィルタ10の入力バスとの
間に配置されるデュアルポートメモリ62を含む、この
発明に従う再構成回路を用いることにより、解決され
る。
【0047】デュアルポートメモリ62は、画像メモリ
60のバスからのこのメモリへの書込を可能にする書込
アドレスWAを受取り、フィルタ10にその内容を与え
ることを可能にする読出アドレスRAを受取る。アドレ
スWAおよびRAは、後述の例示の方法に従いメモリ6
2を制御することを意図する制御回路28により与えら
れる。
60のバスからのこのメモリへの書込を可能にする書込
アドレスWAを受取り、フィルタ10にその内容を与え
ることを可能にする読出アドレスRAを受取る。アドレ
スWAおよびRAは、後述の例示の方法に従いメモリ6
2を制御することを意図する制御回路28により与えら
れる。
【0048】図8は、輝度マトリックスYを含む画像メ
モリ60の領域70、および色マトリックスUVを含む
領域72を表わす。記憶された輝度および色マトリック
スは、実線の格子で示される。記憶された輝度サブマト
リックスY0−Y3は、点線で表わされる。64ビット
のバスにより、2つの連続する実線または点線の間で制
限される8画素のライン各々へのアクセスが可能にな
る。
モリ60の領域70、および色マトリックスUVを含む
領域72を表わす。記憶された輝度および色マトリック
スは、実線の格子で示される。記憶された輝度サブマト
リックスY0−Y3は、点線で表わされる。64ビット
のバスにより、2つの連続する実線または点線の間で制
限される8画素のライン各々へのアクセスが可能にな
る。
【0049】フィルタ10に与えるための予測マクロブ
ロックに属する、17×17画素の輝度マトリックスY
pおよび18×9画素の色マトリックスUVpが、太線
により表わされる。動き評価ベクトルの水平および垂直
成分の両方は、たとえば、図示のように4に等しい。こ
のことは、マトリックスYpの第1の列は、領域70に
記憶された第1の輝度マトリックスの列4に対応し、マ
トリックスYpの第1のラインは、この第1に記憶され
たマトリックスの第4のラインに対応することを意味す
る。色マトリックスUVの位置を決定するために用いら
れる成分は、動き評価ベクトルの成分の半分の整数部分
である。
ロックに属する、17×17画素の輝度マトリックスY
pおよび18×9画素の色マトリックスUVpが、太線
により表わされる。動き評価ベクトルの水平および垂直
成分の両方は、たとえば、図示のように4に等しい。こ
のことは、マトリックスYpの第1の列は、領域70に
記憶された第1の輝度マトリックスの列4に対応し、マ
トリックスYpの第1のラインは、この第1に記憶され
たマトリックスの第4のラインに対応することを意味す
る。色マトリックスUVの位置を決定するために用いら
れる成分は、動き評価ベクトルの成分の半分の整数部分
である。
【0050】マトリックスYpは線影を付けた領域で表
わされ、幅8画素で高さ17画素である、3つの帯域
A、B、およびCに重畳する。これら3つの帯域では、
それらのラインの各々は64ビットのバスを通して完全
にアクセス可能である。同様に、色マトリックスUVp
は、幅8画素で、高さ18画素の2つの帯域DおよびE
に重畳する。
わされ、幅8画素で高さ17画素である、3つの帯域
A、B、およびCに重畳する。これら3つの帯域では、
それらのラインの各々は64ビットのバスを通して完全
にアクセス可能である。同様に、色マトリックスUVp
は、幅8画素で、高さ18画素の2つの帯域DおよびE
に重畳する。
【0051】帯域AからEは、デュアルポートメモリ6
2に、連続アドレスで、1ラインずつ連続的に書込まれ
る。
2に、連続アドレスで、1ラインずつ連続的に書込まれ
る。
【0052】図9は、この動作のあとのメモリ62の内
容を表わす。この図では、各セルは2列の画素を示し、
セルの各行は、帯域AからEの1つに対応する、すなわ
ち、行は64ビット(または8画素)幅である。このよ
うにしてメモリ62を帯域ごとに満たすことにより、メ
モリは処理するマクロブロック全体を含むが、また図9
にセルの白い領域で表わされた不要なデータも含む。実
際、行Aの最初の4列も、行Cの最後の3列も、処理す
る輝度マトリックスに属さない。同様に、行Dの最初の
2列も、行Bの最後の5列も、処理する色マトリックス
に属さない。したがって、輝度および色マトリックスを
フィルタ10に与えるために、デュアルポートメモリ6
2は、行Aの第3のセルから行Cの第3のセル、および
それから行Dの第2のセルから行Eの第2のセルまでか
ら、読出される。メモリ62の読出アクセスが始まる点
は、動き評価ベクトルVにより制御回路28に与えら
れ、より正確には、ベクトルの水平成分により与えられ
る。
容を表わす。この図では、各セルは2列の画素を示し、
セルの各行は、帯域AからEの1つに対応する、すなわ
ち、行は64ビット(または8画素)幅である。このよ
うにしてメモリ62を帯域ごとに満たすことにより、メ
モリは処理するマクロブロック全体を含むが、また図9
にセルの白い領域で表わされた不要なデータも含む。実
際、行Aの最初の4列も、行Cの最後の3列も、処理す
る輝度マトリックスに属さない。同様に、行Dの最初の
2列も、行Bの最後の5列も、処理する色マトリックス
に属さない。したがって、輝度および色マトリックスを
フィルタ10に与えるために、デュアルポートメモリ6
2は、行Aの第3のセルから行Cの第3のセル、および
それから行Dの第2のセルから行Eの第2のセルまでか
ら、読出される。メモリ62の読出アクセスが始まる点
は、動き評価ベクトルVにより制御回路28に与えら
れ、より正確には、ベクトルの水平成分により与えられ
る。
【0053】セルの各々は、画素の2つの列に対応し、
したがって画素の1対ずつフィルタ10の16ビットの
入力バスに与えられることができる。フィルタ10は、
図4との関連で上述したように、各セルの対になった列
を処理する。
したがって画素の1対ずつフィルタ10の16ビットの
入力バスに与えられることができる。フィルタ10は、
図4との関連で上述したように、各セルの対になった列
を処理する。
【0054】ベクトルの水平成分が奇数であれば、処理
するマトリックスの第1の列は、セルの第2の列に位置
し、このセルの第1の列は空である。各セルの1対の列
は、図5との関連で上述された方法に従って処理され、
最初に占められたセルの第1の空の列を取消す。
するマトリックスの第1の列は、セルの第2の列に位置
し、このセルの第1の列は空である。各セルの1対の列
は、図5との関連で上述された方法に従って処理され、
最初に占められたセルの第1の空の列を取消す。
【0055】図10は、64ビットの入力バスおよび1
6ビットの出力バスを含む例示のデュアルポートメモリ
62を表わす。メモリ62は、4つの16ビットのFI
FO、F0−F3を含み、その各々は、図9のセルの列
に対応し、64ビットのバスからの16の対応するビッ
トを備える。各FIFO、F0−F3の出力は、デュア
ルアクセスメモリの出力として、マルチプレクサ80を
通して選択できる。FIFO、F0−F3は、同時にラ
インWにより書込が選択される。FIFO、F0−F3
は、それぞれのラインR0−R3とともに、以下のよう
に読出される。
6ビットの出力バスを含む例示のデュアルポートメモリ
62を表わす。メモリ62は、4つの16ビットのFI
FO、F0−F3を含み、その各々は、図9のセルの列
に対応し、64ビットのバスからの16の対応するビッ
トを備える。各FIFO、F0−F3の出力は、デュア
ルアクセスメモリの出力として、マルチプレクサ80を
通して選択できる。FIFO、F0−F3は、同時にラ
インWにより書込が選択される。FIFO、F0−F3
は、それぞれのラインR0−R3とともに、以下のよう
に読出される。
【0056】図9の例では、FIFO、F2に記憶され
た輝度列の第1の対を読出すために、FIFO、F0−
F2は、同時に読出が選択され、マルチプレクサ80
は、FIFO、F2の出力を選択する。列の次の対は、
FIFO、F3、F0、F1、およびF2を順次的に読
出選択することによって読出され、マルチプレクサ80
はこれらのFIFOの出力を順次的に選択する。FIF
O、F2に記憶された最後の輝度列は、FIFO、F2
およびF3を同時に読出選択することにより、読出さ
れ、マルチプレクサ80は、FIFO、F2の出力を選
択する。同じ方法が、第1および最後の列がFIFO、
F1に記憶された色列を読出すために用いられる。
た輝度列の第1の対を読出すために、FIFO、F0−
F2は、同時に読出が選択され、マルチプレクサ80
は、FIFO、F2の出力を選択する。列の次の対は、
FIFO、F3、F0、F1、およびF2を順次的に読
出選択することによって読出され、マルチプレクサ80
はこれらのFIFOの出力を順次的に選択する。FIF
O、F2に記憶された最後の輝度列は、FIFO、F2
およびF3を同時に読出選択することにより、読出さ
れ、マルチプレクサ80は、FIFO、F2の出力を選
択する。同じ方法が、第1および最後の列がFIFO、
F1に記憶された色列を読出すために用いられる。
【0057】列の第1および最後の対を読出すために、
使用されないデータを記憶するFIFOが選択され、こ
れらのデータにより占められた空間を解放する。
使用されないデータを記憶するFIFOが選択され、こ
れらのデータにより占められた空間を解放する。
【0058】より一般的には、NのFIFOにマトリッ
クスの第1の列を読出すために、第1のFのFIFOは
同時に選択されるが、マトリックスの第1の列を含むF
番目のFIFOの出力のみが処理される。マトリックス
の最後の列を読出すために、最後の1つのFIFOが同
時に選択されるが、最後の列を含む(N−1+1)番目
のFIFOの出力のみが処理される。
クスの第1の列を読出すために、第1のFのFIFOは
同時に選択されるが、マトリックスの第1の列を含むF
番目のFIFOの出力のみが処理される。マトリックス
の最後の列を読出すために、最後の1つのFIFOが同
時に選択されるが、最後の列を含む(N−1+1)番目
のFIFOの出力のみが処理される。
【0059】メモリ62内の、マトリックスの第1の列
は、列の数(8)を法とした、メモリ62の入力バスに
並列に伝送される、水平成分Vhにランクが等しい列で
ある。
は、列の数(8)を法とした、メモリ62の入力バスに
並列に伝送される、水平成分Vhにランクが等しい列で
ある。
【0060】この発明は、マトリックスの列と関連づけ
て説明されてきた。もちろん、列は垂直または水平列の
いずれかであり得る。
て説明されてきた。もちろん、列は垂直または水平列の
いずれかであり得る。
【0061】この発明の少なくとも1つの例示の実施例
が述べられてきたが、当業者は、さまざまな代替形、修
正および改良に簡単に気づくであろう。そのような代替
形、修正、および改良は、この発明の精神および範囲内
であることが意図される。したがって、前述は例示のた
めのみであり、制限を意図するものではない。この発明
は、前掲の特許請求の範囲およびその等価物の規定にの
み制限される。
が述べられてきたが、当業者は、さまざまな代替形、修
正および改良に簡単に気づくであろう。そのような代替
形、修正、および改良は、この発明の精神および範囲内
であることが意図される。したがって、前述は例示のた
めのみであり、制限を意図するものではない。この発明
は、前掲の特許請求の範囲およびその等価物の規定にの
み制限される。
【図1】上述のように、部分的にMPEGデコーダを表
わす図である。
わす図である。
【図2】上述のように、4:2:0のフォーマットの画
像マクロブロックを表わす図である。
像マクロブロックを表わす図である。
【図3】この発明に従う1/2 画素フィルタの実施例を表
わす図である。
わす図である。
【図4】図3のフィルタの動作を表わす図である。
【図5】図3のフィルタの動作を表わす図である。
【図6】この発明に従い、1/2 画素フィルタの代替の実
施例を部分的に表わす図である。
施例を部分的に表わす図である。
【図7】画像メモリとフィルタとの間のバスの幅を適応
させるための回路の次段の、この発明に従うフィルタを
表わす図である。
させるための回路の次段の、この発明に従うフィルタを
表わす図である。
【図8】画像メモリバスの幅をフィルタバスの幅に適応
させるための、この発明に従う方法を表わす図である。
させるための、この発明に従う方法を表わす図である。
【図9】画像メモリバスの幅をフィルタバスの幅に適応
させるための、この発明に従う方法を表わす図である。
させるための、この発明に従う方法を表わす図である。
【図10】図7の回路で用いられるデュアルポートメモ
リの実施例を表わす図である。
リの実施例を表わす図である。
10 フィルタ 20 遅延回路 23 加算器 26 スイッチ 60 画像メモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H04N 5/14,7/24 - 7/32
Claims (5)
- 【請求項1】 画素マトリックスフィルタであって、 マトリックスのn個の連続する列からなる画素を受取る
ためのn個の入力バス(B0、B1…)と、 それぞれがn個の入力バスから画素を受取るn個の遅延
回路(20、21)とを含み、前記遅延回路の各々は1
つの列の遅延を導入し、2n個の画素が同時にn個の遅
延回路の出力およびn個の入力バスに連続的に伝送さ
れ、画素マトリックスフィルタはさらに、 i番目の加算器(i=1、2、…n)が第1の入力で2
n個の画素のi番目を受取り、第2の入力で2n個の画
素の(i+1)番目を受取るように少なくとも接続され
た、n個の加算器(23、24)を含む、画素マトリッ
クスフィルタ。 - 【請求項2】 n個の加算器(23、24)がスイッチ
(26)に接続され、i番目の加算器が、 画像におけるマトリックスの位置を決定するベクトル
が、モジュロnの0からn−1に等しいそれぞれの水平
成分(Vh)を有するかどうかに従って、 第1の入力で2n個の画素のi番目から(i+n−1)
番目のうち1つと、 第2の入力で2n個の画素の(i+1)番目から(i+
n)番目のうち1つとを受取るように、スイッチは与え
られる、請求項1に記載のフィルタ。 - 【請求項3】 n個の加算器(23、24)の各々の出
力は、それぞれさらなる加算器(32、33)に、直接
および少なくとも1つの画素遅延回路(35、36)を
通して接続される、請求項1に記載のフィルタ。 - 【請求項4】 少なくとも1つの画素の遅延は、もし処
理されたマトリックスが輝度画素のマトリックス(Y)
であれば1画素遅延であり、もし処理されたマトリック
スが色画素のマトリックス(U、V)であれば2画素遅
延である、請求項3に記載のフィルタ。 - 【請求項5】 M画素幅を有するバスを介してアクセス
可能である画像メモリ(60)へ位置ベクトル(V)に
従って取出される画素マトリクスを処理するための方法
であって、 部分的に前記画素マトリクスを含むM画素幅の画像帯域
(A−E)のすべてを連続的に前記バスを介してデュア
ルポートメモリ(62)に書込むステップと、 部分的に前記画素マトリクスを含むn画素幅の画像帯域
のすべてをn画素幅バス(B0,B1)を介して前記デ
ュアルポートメモリから読出すステップと、 前記n画素幅画像帯域を、各々がn画素を含む1ライン
ずつフィルタ(10)へ与えるステップとを含み、前記
フィルタは、1ラインのn個の連続する列の画素を受け
るn個の入カバス(B0,B1,…)と、前記n個の入
力バスから画素をそれぞれ受け、それぞれ1列の遅延を
導入するn個の遅延回路(20,21)とを含み、これ
により2n個の画素が同時に前記n個の遅延回路の出力
におよび前記n個の入力バスに連続的に伝達され、かつ
さらに少なくともi(i=1,2,…n)の加算器が、
第1の入力に2n画素のうちの第i番目の画素を受けか
つ第2の入力に前記2n画素の(i+1)番目の画素を
受けるように接続されるn個の加算器(23,24)を
含む、画素マトリクスを処理するための方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9403706A FR2717979B1 (fr) | 1994-03-24 | 1994-03-24 | Filtre de matrices de pixels. |
FR943706 | 1994-03-24 | ||
FR9403706 | 1994-03-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07327230A JPH07327230A (ja) | 1995-12-12 |
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