JPH0818791A - 画像処理装置及びその方法 - Google Patents
画像処理装置及びその方法Info
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- JPH0818791A JPH0818791A JP6165226A JP16522694A JPH0818791A JP H0818791 A JPH0818791 A JP H0818791A JP 6165226 A JP6165226 A JP 6165226A JP 16522694 A JP16522694 A JP 16522694A JP H0818791 A JPH0818791 A JP H0818791A
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Image Input (AREA)
- Storing Facsimile Image Data (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 単一のメモリを使用して、ラスター順次に入
力される画像データをブロック順次の画像データに変換
し、装置のコストを下げる。 【構成】 ラインバッファ部２でラスターブロック変換
を実現するため、１つの処理サイクルで読み出しと書き
込みを行なう。つまり、同じアドレスに対して、あるク
ロックで読み出しを行ない、その半クロック後に書き込
み動作を行なう。アドレス生成部１は、この処理におけ
るアドレス生成に関与し、ここで生成されたアドレスに
従い、単一のラインバッファでパイプライン的にラスタ
ーブロック変換をする。
力される画像データをブロック順次の画像データに変換
し、装置のコストを下げる。 【構成】 ラインバッファ部２でラスターブロック変換
を実現するため、１つの処理サイクルで読み出しと書き
込みを行なう。つまり、同じアドレスに対して、あるク
ロックで読み出しを行ない、その半クロック後に書き込
み動作を行なう。アドレス生成部１は、この処理におけ
るアドレス生成に関与し、ここで生成されたアドレスに
従い、単一のラインバッファでパイプライン的にラスタ
ーブロック変換をする。
Description
【０００１】
【産業上の利用分野】本発明は、ラスター順次に入力さ
れる画像データをブロック順次の画像データに変換する
画像処理装置及びその方法に関するものである。
れる画像データをブロック順次の画像データに変換する
画像処理装置及びその方法に関するものである。
【０００２】
【従来の技術】従来より、多値画像の圧縮技術として、
自然画像を主な対象とした国際標準のＪＰＥＧ（Joint
Photographic Expert Group)方式がある。この圧縮方式
は、ラスター順次で入力されたＲＧＢ画素成分をＹＵＶ
画素成分（Ｙは輝度を、また、Ｕ，Ｖは、色度を示す）
に変換し、場合によっては、サブサンプリングにより解
像度を落すものである。
自然画像を主な対象とした国際標準のＪＰＥＧ（Joint
Photographic Expert Group)方式がある。この圧縮方式
は、ラスター順次で入力されたＲＧＢ画素成分をＹＵＶ
画素成分（Ｙは輝度を、また、Ｕ，Ｖは、色度を示す）
に変換し、場合によっては、サブサンプリングにより解
像度を落すものである。
【０００３】このＹＵＶ画像データは、８×８ブロック
単位で離散余弦変換（ＤＣＴ変換）されて空間周波数成
分となる。空間周波数に変換されたものをＤＣＴ係数と
呼ぶ。そして、ＤＣＴ係数は、輝度成分（Ｙ）と色度成
分（Ｕ、Ｖ）の２種類の８×８量子化テーブルにより、
各々８×８単位で量子化される。なお、ここでの量子化
係数は、可変長符号化方式であるハフマン符号化方式に
よる。
単位で離散余弦変換（ＤＣＴ変換）されて空間周波数成
分となる。空間周波数に変換されたものをＤＣＴ係数と
呼ぶ。そして、ＤＣＴ係数は、輝度成分（Ｙ）と色度成
分（Ｕ、Ｖ）の２種類の８×８量子化テーブルにより、
各々８×８単位で量子化される。なお、ここでの量子化
係数は、可変長符号化方式であるハフマン符号化方式に
よる。
【０００４】上述のように、ＤＣＴ変換では８×８ブロ
ック単位で処理を行なうため、ＤＣＴ変換処理の前段階
で、ラスター順次で入力された画素をブロック順次に変
換しなければならない。この処理をハードウェアで実現
するためには、少なくとも８ライン分のメモリを用意
し、１度書き込まれた画素データに対して読み出し順序
を変えることによりこの変換を実現している。また、こ
の変換処理をパイプライン的に行なうためには、２つの
８ラインメモリを用意し、書き込みと読み出しを同時に
行なうことにより実現するのが一般的である。
ック単位で処理を行なうため、ＤＣＴ変換処理の前段階
で、ラスター順次で入力された画素をブロック順次に変
換しなければならない。この処理をハードウェアで実現
するためには、少なくとも８ライン分のメモリを用意
し、１度書き込まれた画素データに対して読み出し順序
を変えることによりこの変換を実現している。また、こ
の変換処理をパイプライン的に行なうためには、２つの
８ラインメモリを用意し、書き込みと読み出しを同時に
行なうことにより実現するのが一般的である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の変換処理では、ハードウェアでパイプライン的にラ
スターブロックの変換を実現するためには、上述のよう
に８ライン分のメモリを２個用意しなければならず、こ
の方式をとることが装置のコスト上昇につながるという
問題がある。
来の変換処理では、ハードウェアでパイプライン的にラ
スターブロックの変換を実現するためには、上述のよう
に８ライン分のメモリを２個用意しなければならず、こ
の方式をとることが装置のコスト上昇につながるという
問題がある。
【０００６】具体的には、画像データの圧縮・伸長をハ
ードウェアでパイプライン的に行なうためには、ラスタ
ーブロック変換するためのラインバッファへの書込みと
読み出しを同時に実行しなければならず、ラインバッフ
ァを２つ用意する必要がある。つまり、１つ目のライン
バッファに書き込んでいるときには、２つ目のラインバ
ッファから読み出しを行ない、８ライン分のラスターブ
ロック変換が終了したならば、今度は、逆に１つ目のラ
インバッファから読み出して、２つ目のラインバッファ
に書き込むという動作を繰り返さなければならない。
ードウェアでパイプライン的に行なうためには、ラスタ
ーブロック変換するためのラインバッファへの書込みと
読み出しを同時に実行しなければならず、ラインバッフ
ァを２つ用意する必要がある。つまり、１つ目のライン
バッファに書き込んでいるときには、２つ目のラインバ
ッファから読み出しを行ない、８ライン分のラスターブ
ロック変換が終了したならば、今度は、逆に１つ目のラ
インバッファから読み出して、２つ目のラインバッファ
に書き込むという動作を繰り返さなければならない。
【０００７】本発明は、上述の課題に鑑みてなされたも
ので、その目的とするところは、単一のメモリを使用し
て、ラスター順次に入力される画像データをブロック順
次の画像データに変換し、装置のコストを下げることで
ある。
ので、その目的とするところは、単一のメモリを使用し
て、ラスター順次に入力される画像データをブロック順
次の画像データに変換し、装置のコストを下げることで
ある。
【０００８】
【課題を解決するための手段及び作用】上記の目的を達
成するため、請求項２に記載の発明は、ラスター順次ま
たはブロック順次で入力される画像データをｎライン単
位（ｎは整数）で格納するための単一のメモリ手段と、
前記メモリ手段に格納された画像データについて、各々
が１ライン×ｍ画素（ｍは整数）より構成されるｎ×ｋ
個（ｋは整数）の画素グループに分割する手段と、前記
ｎ×ｋ個の画素グループについての画像データの書き込
み順次及び読み出し順次を示すアドレスを決定する手段
と、前記アドレスに従って、前記画素グループに対して
画像データの書き込み及び読み出しを実行することで、
ラスター順次の画像データをｎ×ｋブロック順次の画像
データとの間の変換を行なう変換手段とを備える。
成するため、請求項２に記載の発明は、ラスター順次ま
たはブロック順次で入力される画像データをｎライン単
位（ｎは整数）で格納するための単一のメモリ手段と、
前記メモリ手段に格納された画像データについて、各々
が１ライン×ｍ画素（ｍは整数）より構成されるｎ×ｋ
個（ｋは整数）の画素グループに分割する手段と、前記
ｎ×ｋ個の画素グループについての画像データの書き込
み順次及び読み出し順次を示すアドレスを決定する手段
と、前記アドレスに従って、前記画素グループに対して
画像データの書き込み及び読み出しを実行することで、
ラスター順次の画像データをｎ×ｋブロック順次の画像
データとの間の変換を行なう変換手段とを備える。
【０００９】上記の構成において、単一のメモリを使用
して、ラスター順次に入力される画像データをブロック
順次の画像データに、あるいは、ブロック順次の画像デ
ータをラスター順次の画像データに変換するよう機能す
る。また、単一のメモリを使用することで、装置のコス
トダウンが可能となる。また、請求項５に記載の発明で
は、整数ｎ，ｍ，ｋは可変値である。こうすることで、
任意サイズのブロック順次の変換が可能となる。
して、ラスター順次に入力される画像データをブロック
順次の画像データに、あるいは、ブロック順次の画像デ
ータをラスター順次の画像データに変換するよう機能す
る。また、単一のメモリを使用することで、装置のコス
トダウンが可能となる。また、請求項５に記載の発明で
は、整数ｎ，ｍ，ｋは可変値である。こうすることで、
任意サイズのブロック順次の変換が可能となる。
【００１０】
【実施例】以下、添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。 ［第１実施例］図１は、本発明の実施例に係る画像処理
装置（以下、装置という）におけるラスターブロック変
換部の構成を示すブロック図である。ここでは、図１を
参照して、このラスターブロック変換部でのアドレス生
成方法を説明する。
適な実施例を詳細に説明する。 ［第１実施例］図１は、本発明の実施例に係る画像処理
装置（以下、装置という）におけるラスターブロック変
換部の構成を示すブロック図である。ここでは、図１を
参照して、このラスターブロック変換部でのアドレス生
成方法を説明する。
【００１１】図１において、符号１は、本装置に係るラ
スターブロック変換用のアドレス生成部であり、２は、
ラスターブロック変換するためのラインバッファ部、３
は、ＲＧＢ成分の画素をＹＵＶ成分に変換するための色
変換部である。また、４は、８×８画素単位で離散余弦
変換するためのＤＣＴ部、５は、ＤＣＴ部４でＤＣＴ変
換されたＤＣＴ係数を量子化する量子化部、そして、６
は、量子化係数を符号化するための符号化部である。
スターブロック変換用のアドレス生成部であり、２は、
ラスターブロック変換するためのラインバッファ部、３
は、ＲＧＢ成分の画素をＹＵＶ成分に変換するための色
変換部である。また、４は、８×８画素単位で離散余弦
変換するためのＤＣＴ部、５は、ＤＣＴ部４でＤＣＴ変
換されたＤＣＴ係数を量子化する量子化部、そして、６
は、量子化係数を符号化するための符号化部である。
【００１２】図１に示すラスターブロック変換部におい
て、入力される画像データは、図２に示すように、画像
２０における左上の箇所を起点にして、左方向から右方
向に、さらに、上方向から下方向にラスター順次で入力
されてくる。このようにラスター順次で入力された画像
データは、ＤＣＴ部４で８×８単位でＤＣＴ変換される
ため、図３に示すように、左上の第１ブロックにおい
て、左上の箇所を起点にして左から右、上から下に変換
が行なわれ、続いて、第２ブロック、第３ブロック、第
４ブロック…のブロック順次に変換される。ここでは、
ラスターブロック変換は、ラスター順次で入力された画
像データを、一旦、８ラインのラインバッファ部２に格
納し、その読み出し順次を、図３に示す最初の８ライン
のように読み出すことにより達成する。
て、入力される画像データは、図２に示すように、画像
２０における左上の箇所を起点にして、左方向から右方
向に、さらに、上方向から下方向にラスター順次で入力
されてくる。このようにラスター順次で入力された画像
データは、ＤＣＴ部４で８×８単位でＤＣＴ変換される
ため、図３に示すように、左上の第１ブロックにおい
て、左上の箇所を起点にして左から右、上から下に変換
が行なわれ、続いて、第２ブロック、第３ブロック、第
４ブロック…のブロック順次に変換される。ここでは、
ラスターブロック変換は、ラスター順次で入力された画
像データを、一旦、８ラインのラインバッファ部２に格
納し、その読み出し順次を、図３に示す最初の８ライン
のように読み出すことにより達成する。
【００１３】ラインバッファ部２を介してブロック順次
に変換された画像データは、順次、色変換部３に送ら
れ、そこで、ＲＧＢ→ＹＵＶ変換が施される。さらに、
ＤＣＴ部４にて離散余弦変換、量子化部５にて量子化、
符号化部６にて符号化がそれぞれ行なわれ、その結果、
圧縮データが生成される。また、図４は、本実施例に係
る装置における圧縮データ伸長を説明するための図であ
る。同図において、符号１１は、図１に示す符号化部６
の逆の動作を行なう復号化部であり、同様に、量子化部
５に対して逆量子化部１２、ＤＣＴ部４に対して逆ＤＣ
Ｔ部１３、色変換部３に対して逆色変換部１４が構成要
素として存在する。そして、図１に示す装置にて得られ
た圧縮データは、圧縮の場合と全く逆の経路、すなわ
ち、図４に示す復号化部１１にて復号化され、逆量子化
部１２にて逆量子化され、逆ＤＣＴ部１３にて逆離散余
弦変換され、さらに、逆色変換部１４にて逆色変換され
る。このように生画像データに変換された画素は、ライ
ンバッファ部１５を介して、ブロック順次からラスター
順次に変換される。
に変換された画像データは、順次、色変換部３に送ら
れ、そこで、ＲＧＢ→ＹＵＶ変換が施される。さらに、
ＤＣＴ部４にて離散余弦変換、量子化部５にて量子化、
符号化部６にて符号化がそれぞれ行なわれ、その結果、
圧縮データが生成される。また、図４は、本実施例に係
る装置における圧縮データ伸長を説明するための図であ
る。同図において、符号１１は、図１に示す符号化部６
の逆の動作を行なう復号化部であり、同様に、量子化部
５に対して逆量子化部１２、ＤＣＴ部４に対して逆ＤＣ
Ｔ部１３、色変換部３に対して逆色変換部１４が構成要
素として存在する。そして、図１に示す装置にて得られ
た圧縮データは、圧縮の場合と全く逆の経路、すなわ
ち、図４に示す復号化部１１にて復号化され、逆量子化
部１２にて逆量子化され、逆ＤＣＴ部１３にて逆離散余
弦変換され、さらに、逆色変換部１４にて逆色変換され
る。このように生画像データに変換された画素は、ライ
ンバッファ部１５を介して、ブロック順次からラスター
順次に変換される。
【００１４】本実施例に係る装置では、１つラインバッ
ファでラスターブロック変換を実現するため、１つの処
理サイクルで読み出しと書き込みを行なう。つまり、同
じアドレスに対して、あるクロックで読み出しを行な
い、その半クロック後に書き込み動作を行なう。本実施
例に係る装置は、このときの処理におけるアドレス生成
に関与し、後述する処理ルーチンに従ってアドレス生成
することにより、１つのラインバッファでパイプライン
的にラスターブロック変換する。
ファでラスターブロック変換を実現するため、１つの処
理サイクルで読み出しと書き込みを行なう。つまり、同
じアドレスに対して、あるクロックで読み出しを行な
い、その半クロック後に書き込み動作を行なう。本実施
例に係る装置は、このときの処理におけるアドレス生成
に関与し、後述する処理ルーチンに従ってアドレス生成
することにより、１つのラインバッファでパイプライン
的にラスターブロック変換する。
【００１５】以下、本実施例に係る装置におけるラスタ
ーアドレス変換について説明する。図５は、本実施例に
係る装置におけるラスターアドレス変換手順を示すフロ
ーチャートである。同図に示すラスターアドレス変換
は、ラインバッファの画素幅が２４であり、この場合、
ラインバッファは８×２４のサイズが有れば十分であ
る。そして、８×２４のラインバッファを、１×８の画
素グループ（ＰＩＸＥＬＧＲＯＵＰ、以下、単に‘Ｐ
Ｇ’と呼ぶ）で２４グループに分割し、図６に示すよう
に、それらに０から２３までの番号を振ってある。
ーアドレス変換について説明する。図５は、本実施例に
係る装置におけるラスターアドレス変換手順を示すフロ
ーチャートである。同図に示すラスターアドレス変換
は、ラインバッファの画素幅が２４であり、この場合、
ラインバッファは８×２４のサイズが有れば十分であ
る。そして、８×２４のラインバッファを、１×８の画
素グループ（ＰＩＸＥＬＧＲＯＵＰ、以下、単に‘Ｐ
Ｇ’と呼ぶ）で２４グループに分割し、図６に示すよう
に、それらに０から２３までの番号を振ってある。
【００１６】また、図７は、本実施例におけるラスター
ブロック変換の際のＰＧの発生順次を示す図であり、同
図において、最初の列は、書き込みされるＰＧの順次を
示し、２列目以降は、１つのサイクルにおいて、読み出
し及び半クロック遅れて書き込みが行なわれるＰＧの順
次を示している。そこで、本実施例における具体的なラ
スターアドレス変換について説明する。
ブロック変換の際のＰＧの発生順次を示す図であり、同
図において、最初の列は、書き込みされるＰＧの順次を
示し、２列目以降は、１つのサイクルにおいて、読み出
し及び半クロック遅れて書き込みが行なわれるＰＧの順
次を示している。そこで、本実施例における具体的なラ
スターアドレス変換について説明する。
【００１７】図５において、上述のようにラインバッフ
ァの画素幅が２４で、サブサンプリングを行なわない場
合は、ステップＳ１にて、１ラインのブロック数（Ｎ
Ｂ）として３を割り当て、また、ＰＧを２４とする。次
のステップＳ２では、最初の処理ルーチンなので、 インクリメント（ＩＮＣＲＥＭＥＮＴ）＝１，所定値
（ＶＡＬＵＥ）＝０，グループ数（Ｉ）＝１ となる。ステップＳ３では、Ｉは、ＰＧ（＝２４）以下
なので、判定結果はＹＥＳであるから処理をステップＳ
４に進め、ＶＡＬＵＥについてインクリメントする。す
なわち、 ＰＧアドレス＝０，ＶＡＬＵＥ＝１ となる。ここで、ＰＧアドレス＝０であるから、図７に
示すラスターブロック変換の画素グループの順次は、そ
の第１行第１列が０となる。
ァの画素幅が２４で、サブサンプリングを行なわない場
合は、ステップＳ１にて、１ラインのブロック数（Ｎ
Ｂ）として３を割り当て、また、ＰＧを２４とする。次
のステップＳ２では、最初の処理ルーチンなので、 インクリメント（ＩＮＣＲＥＭＥＮＴ）＝１，所定値
（ＶＡＬＵＥ）＝０，グループ数（Ｉ）＝１ となる。ステップＳ３では、Ｉは、ＰＧ（＝２４）以下
なので、判定結果はＹＥＳであるから処理をステップＳ
４に進め、ＶＡＬＵＥについてインクリメントする。す
なわち、 ＰＧアドレス＝０，ＶＡＬＵＥ＝１ となる。ここで、ＰＧアドレス＝０であるから、図７に
示すラスターブロック変換の画素グループの順次は、そ
の第１行第１列が０となる。
【００１８】ステップＳ５では、ＶＡＬＵＥ（＝１）
は、ＰＧ（＝２４）以上ではないので、そこでの判定結
果はＮＯとなり、処理をステップＳ６に進める。そし
て、ステップＳ６では、ＩとＮＢとが等しいかどうかの
判定を行ない、ここでは、Ｉ（＝１）はＮＢ（＝３）に
等しくないので、処理をステップＳ９に進める。すなわ
ち、Ｉが１インクリメントされ、Ｉ＝２となる。
は、ＰＧ（＝２４）以上ではないので、そこでの判定結
果はＮＯとなり、処理をステップＳ６に進める。そし
て、ステップＳ６では、ＩとＮＢとが等しいかどうかの
判定を行ない、ここでは、Ｉ（＝１）はＮＢ（＝３）に
等しくないので、処理をステップＳ９に進める。すなわ
ち、Ｉが１インクリメントされ、Ｉ＝２となる。
【００１９】次に、上記の処理の結果、処理は再度、ス
テップＳ３に戻り、この場合もＩ（＝２）は、ＰＧ（＝
２４）以下なので、ステップＳ３での判定はＹＥＳにな
り、続くステップＳ４では、 ＰＧアドレス＝１，ＶＡＬＵＥ＝２ となる。ここで、ＰＧアドレス＝１であるから、図７の
第１行第２列は１となる。
テップＳ３に戻り、この場合もＩ（＝２）は、ＰＧ（＝
２４）以下なので、ステップＳ３での判定はＹＥＳにな
り、続くステップＳ４では、 ＰＧアドレス＝１，ＶＡＬＵＥ＝２ となる。ここで、ＰＧアドレス＝１であるから、図７の
第１行第２列は１となる。
【００２０】続くステップＳ５では、ＶＡＬＵＥ（＝
２）は、ＰＧ（＝２４）以上ではないので、判定はＮＯ
であり、処理をステップ６に進める。このステップＳ６
では、Ｉ（＝２）は、ＮＢ（＝３）と等しくないので、
判定はＮＯとなる。そして、処理をステップＳ９に進め
てて、Ｉ＝３とする。Ｉ（＝３）の場合、ステップ３で
の判定は、その値がＰＧ（＝２４）以下なのでＹＥＳと
なり、続くステップＳ４では、 ＰＧアドレス＝２，ＶＡＬＵＥ＝３ となる。ここで、ＰＧアドレス＝２であるので、図７に
おいて第１行第３列は２となる。また、ステップＳ５に
おいて、ＶＡＬＵＥ（＝３）は、ＰＧ（＝２４）以上で
はないので、そこでの判定はＮＯとなり、処理はステッ
プ６に進む。ステップＳ６では、Ｉ（＝３）は、ＮＢ
（＝３）と等しいので、判定はＹＥＳとなる。その結
果、ステップＳ８では、 次インクリメント（ＮＥＸＴ＿ＩＮＣＲＥＭＥＮＴ）＝
３ となる。そして、続くステップＳ９では、Ｉのインクリ
メントの結果、Ｉ＝４となる。
２）は、ＰＧ（＝２４）以上ではないので、判定はＮＯ
であり、処理をステップ６に進める。このステップＳ６
では、Ｉ（＝２）は、ＮＢ（＝３）と等しくないので、
判定はＮＯとなる。そして、処理をステップＳ９に進め
てて、Ｉ＝３とする。Ｉ（＝３）の場合、ステップ３で
の判定は、その値がＰＧ（＝２４）以下なのでＹＥＳと
なり、続くステップＳ４では、 ＰＧアドレス＝２，ＶＡＬＵＥ＝３ となる。ここで、ＰＧアドレス＝２であるので、図７に
おいて第１行第３列は２となる。また、ステップＳ５に
おいて、ＶＡＬＵＥ（＝３）は、ＰＧ（＝２４）以上で
はないので、そこでの判定はＮＯとなり、処理はステッ
プ６に進む。ステップＳ６では、Ｉ（＝３）は、ＮＢ
（＝３）と等しいので、判定はＹＥＳとなる。その結
果、ステップＳ８では、 次インクリメント（ＮＥＸＴ＿ＩＮＣＲＥＭＥＮＴ）＝
３ となる。そして、続くステップＳ９では、Ｉのインクリ
メントの結果、Ｉ＝４となる。
【００２１】以下、同様な処理を、ステップＳ３からス
テップＳ９のループを繰り返すことで実行し、その結
果、図７の第１行の第４列目以降は、３，４，５，６，
７，８，９，１０，１１，…２３となる。上記第１行目
についての処理終了後、Ｉの値は２５となるので、図５
のステップＳ３において、Ｉ（＝２５）は、ＰＧ（＝２
４）以下とはならない。従って、ステップＳ３での判定
はＮＯとなり、処理をステップＳ２に戻す。その結果、 インクリメント＝３，ＶＡＬＵＥ＝０，Ｉ＝１ となる。続くステップＳ３での判定は、Ｉ（＝１）がＰ
Ｇ（＝２４）以下なのでＹＥＳとなり、ステップＳ４で
は、 ＰＧアドレス＝０，ＶＡＬＵＥ＝３ となる。ここで、ＰＧアドレス＝０であるので、図７の
第２行第１列は０となる。
テップＳ９のループを繰り返すことで実行し、その結
果、図７の第１行の第４列目以降は、３，４，５，６，
７，８，９，１０，１１，…２３となる。上記第１行目
についての処理終了後、Ｉの値は２５となるので、図５
のステップＳ３において、Ｉ（＝２５）は、ＰＧ（＝２
４）以下とはならない。従って、ステップＳ３での判定
はＮＯとなり、処理をステップＳ２に戻す。その結果、 インクリメント＝３，ＶＡＬＵＥ＝０，Ｉ＝１ となる。続くステップＳ３での判定は、Ｉ（＝１）がＰ
Ｇ（＝２４）以下なのでＹＥＳとなり、ステップＳ４で
は、 ＰＧアドレス＝０，ＶＡＬＵＥ＝３ となる。ここで、ＰＧアドレス＝０であるので、図７の
第２行第１列は０となる。
【００２２】ステップＳ５では、ＶＡＬＵＥ（＝３）は
ＰＧ（＝２４）以上ではないので、判定がＮＯとなり、
続くステップＳ６で、Ｉ（＝１）はＮＢ（＝３）と等し
くないので、処理をステップＳ９に進めるので、Ｉ＝２
となる。次に、再び処理をステップＳ３に進めると、Ｉ
（＝２）はＰＧ（＝２４）以下なので、ステップＳ４に
て、 ＰＧアドレス＝３，ＶＡＬＵＥ＝６ となる。ここで、ＰＧアドレス＝３なので、図７の第２
行第２列は３となる。そして、ステップＳ５にて、ＶＡ
ＬＵＥ（＝６）はＰＧ（＝２４）以上ではないというこ
とで、ＮＯの判定をする。その後、ステップＳ６にて、
Ｉ（＝２）はＮＢ（＝３）に等しくないので、ステップ
Ｓ９にて、Ｉ＝３とする。
ＰＧ（＝２４）以上ではないので、判定がＮＯとなり、
続くステップＳ６で、Ｉ（＝１）はＮＢ（＝３）と等し
くないので、処理をステップＳ９に進めるので、Ｉ＝２
となる。次に、再び処理をステップＳ３に進めると、Ｉ
（＝２）はＰＧ（＝２４）以下なので、ステップＳ４に
て、 ＰＧアドレス＝３，ＶＡＬＵＥ＝６ となる。ここで、ＰＧアドレス＝３なので、図７の第２
行第２列は３となる。そして、ステップＳ５にて、ＶＡ
ＬＵＥ（＝６）はＰＧ（＝２４）以上ではないというこ
とで、ＮＯの判定をする。その後、ステップＳ６にて、
Ｉ（＝２）はＮＢ（＝３）に等しくないので、ステップ
Ｓ９にて、Ｉ＝３とする。
【００２３】Ｉ＝３とした後、処理は再びステップ３に
戻るので、このＩの値がＰＧ（＝２４）以下ということ
で、そこでの判定はＹＥＳになる。そして、続くステッ
プＳ４では、 ＰＧアドレス＝６，ＶＡＬＵＥ＝９ となる。ここでのＰＧアドレス＝６は、図７の第２行第
３列が６となることを意味する。また、ステップ５で
は、ＶＡＬＵＥ（＝９）はＰＧ（＝２４）以上ではない
ので、ＮＯの判定が行なわれ、次のステップＳ６にて、
Ｉ（＝３）はＮＢ（＝３）と等しいので、判定がＹＥＳ
になる。その結果、ステップ８にて、 次インクリメント（ＮＥＸＴ＿ＩＮＣＲＥＭＥＮＴ）＝
９ となる。そして、ステップＳ９にて、Ｉ＝４となる。
戻るので、このＩの値がＰＧ（＝２４）以下ということ
で、そこでの判定はＹＥＳになる。そして、続くステッ
プＳ４では、 ＰＧアドレス＝６，ＶＡＬＵＥ＝９ となる。ここでのＰＧアドレス＝６は、図７の第２行第
３列が６となることを意味する。また、ステップ５で
は、ＶＡＬＵＥ（＝９）はＰＧ（＝２４）以上ではない
ので、ＮＯの判定が行なわれ、次のステップＳ６にて、
Ｉ（＝３）はＮＢ（＝３）と等しいので、判定がＹＥＳ
になる。その結果、ステップ８にて、 次インクリメント（ＮＥＸＴ＿ＩＮＣＲＥＭＥＮＴ）＝
９ となる。そして、ステップＳ９にて、Ｉ＝４となる。
【００２４】以下、上記のようなステップＳ３からステ
ップＳ９までの処理ループを繰り返すことで、図７に示
すように、第２行の第４列目以降は、９，１２，１５，
１８…となる。また、Ｉのインクリメントの結果、ステ
ップＳ２にてＩ（＝８）となった場合、このＩは、ＰＧ
（＝２４）以下であるので、ステップＳ３ではＹＥＳと
判定される。そして、ステップ４にて、 ＰＧアドレス＝２１，ＶＡＬＵＥ＝２４ となる。ここで、ＰＧアドレス＝２１であるので、図７
の第２行第８列は２１となる。
ップＳ９までの処理ループを繰り返すことで、図７に示
すように、第２行の第４列目以降は、９，１２，１５，
１８…となる。また、Ｉのインクリメントの結果、ステ
ップＳ２にてＩ（＝８）となった場合、このＩは、ＰＧ
（＝２４）以下であるので、ステップＳ３ではＹＥＳと
判定される。そして、ステップ４にて、 ＰＧアドレス＝２１，ＶＡＬＵＥ＝２４ となる。ここで、ＰＧアドレス＝２１であるので、図７
の第２行第８列は２１となる。
【００２５】ステップＳ５にて、ＶＡＬＵＥ（＝２４）
はＰＧ（＝２４）以上なので、ＹＥＳと判断されてステ
ップＳ７に進み、そこで、ＶＡＬＵＥ＝１となり、続く
ステップＳ６でＩ（＝８）は、ＮＢ（＝３）と等しくな
いので、そこでの判断はＮＯとなる。その結果、ステッ
プＳ９にて、Ｉ＝９となる。次に、ステップＳ３にて、
Ｉ（＝９）はＰＧ（＝２４）以下なので、ＹＥＳと判断
され、ステップＳ４にて、 ＰＧアドレス＝１，ＶＡＬＵＥ＝４ となる。ここで、ＰＧアドレス＝１であるから、図７の
第２行第９列は１となる。
はＰＧ（＝２４）以上なので、ＹＥＳと判断されてステ
ップＳ７に進み、そこで、ＶＡＬＵＥ＝１となり、続く
ステップＳ６でＩ（＝８）は、ＮＢ（＝３）と等しくな
いので、そこでの判断はＮＯとなる。その結果、ステッ
プＳ９にて、Ｉ＝９となる。次に、ステップＳ３にて、
Ｉ（＝９）はＰＧ（＝２４）以下なので、ＹＥＳと判断
され、ステップＳ４にて、 ＰＧアドレス＝１，ＶＡＬＵＥ＝４ となる。ここで、ＰＧアドレス＝１であるから、図７の
第２行第９列は１となる。
【００２６】ステップＳ５では、ＶＡＬＵＥ（＝４）は
ＰＧ（＝２４）以上ではないので、ＮＯと判断され、続
くステップＳ６にて、Ｉ（＝９）はＮＢ（＝３）と等し
くないということで、ステップＳ９にて、Ｉ＝１０とな
る。以下、同様にステップＳ３からステップＳ９までの
処理ループを繰り返すことで、図７の第２行第１０列目
以降は、４，７，１０，…，２３となる。
ＰＧ（＝２４）以上ではないので、ＮＯと判断され、続
くステップＳ６にて、Ｉ（＝９）はＮＢ（＝３）と等し
くないということで、ステップＳ９にて、Ｉ＝１０とな
る。以下、同様にステップＳ３からステップＳ９までの
処理ループを繰り返すことで、図７の第２行第１０列目
以降は、４，７，１０，…，２３となる。
【００２７】このように、上記の処理動作を画像の最終
画素まで繰り返すことで、ラスターブロック変換が実現
される。ただし、最後の８ラインのラスターブロック変
換時は、ラインバッファに対して１サイクル内で読み出
しのみが行なわれ、書き込みは行なわれない。以上説明
したように、本実施例によれば、単一のラインバッファ
において同一のアドレスにて対して、あるクロックにて
読み出しを行ない、その半クロック後に書き込み動作を
行なうことでラスターブロック変換のためのアドレス生
成を実行することで、ラインメモリの数を節減して、ラ
スター順次に入力された画像データをパイプライン的に
ブロック順次に変換できる。
画素まで繰り返すことで、ラスターブロック変換が実現
される。ただし、最後の８ラインのラスターブロック変
換時は、ラインバッファに対して１サイクル内で読み出
しのみが行なわれ、書き込みは行なわれない。以上説明
したように、本実施例によれば、単一のラインバッファ
において同一のアドレスにて対して、あるクロックにて
読み出しを行ない、その半クロック後に書き込み動作を
行なうことでラスターブロック変換のためのアドレス生
成を実行することで、ラインメモリの数を節減して、ラ
スター順次に入力された画像データをパイプライン的に
ブロック順次に変換できる。
【００２８】また、ラインバッファに格納された画素デ
ータのアクセス順次を変更して、同一ライン分の画像デ
ータに対するメモリ容量を半減することで、装置のコス
トを下げることができる。なお、上記実施例では、図１
に示すように、ラインバッファ部２は、色変換部３の前
段階に配置されているが、本発明はこれに限定されず、
ラインバッファ部２を色変換部３とＤＣＴ部４との間に
配置しても良い。また、上記実施例では、入力される画
像の幅を２４としているが、これに限定されるものでは
ない。
ータのアクセス順次を変更して、同一ライン分の画像デ
ータに対するメモリ容量を半減することで、装置のコス
トを下げることができる。なお、上記実施例では、図１
に示すように、ラインバッファ部２は、色変換部３の前
段階に配置されているが、本発明はこれに限定されず、
ラインバッファ部２を色変換部３とＤＣＴ部４との間に
配置しても良い。また、上記実施例では、入力される画
像の幅を２４としているが、これに限定されるものでは
ない。
【００２９】さらに、上記実施例では、ラスターブロッ
ク変換されるブロックサイズを８×８としているが、図
５のステップＳ１において、ＰＧ＝ＮＢ* ８の‘８’を
任意の値（ｎ）に変えることにより、単位ブロックの高
さを変えることができ、また、画素グループについて、
１×８としていたものを１×ｍ（ｍは任意の数）にする
ことにより、ｎ×ｍブロックという任意のブロック順次
に変換することができる。 ［第２実施例］次に、本発明の第２の実施例における圧
縮データの伸長の際に行なわれるラスターブロック逆変
換について、図８，９，１０を参照して説明する。
ク変換されるブロックサイズを８×８としているが、図
５のステップＳ１において、ＰＧ＝ＮＢ* ８の‘８’を
任意の値（ｎ）に変えることにより、単位ブロックの高
さを変えることができ、また、画素グループについて、
１×８としていたものを１×ｍ（ｍは任意の数）にする
ことにより、ｎ×ｍブロックという任意のブロック順次
に変換することができる。 ［第２実施例］次に、本発明の第２の実施例における圧
縮データの伸長の際に行なわれるラスターブロック逆変
換について、図８，９，１０を参照して説明する。
【００３０】図８は、本ラスターブロック逆変換を示す
フローチャートであり、図９は、ラインバッファのＰＩ
ＸＥＬ ＧＲＯＵＰ（ＰＧ）の番号を示す。このライン
バッファは、圧縮の際のラスターブロック変換用と同じ
ものであり、１×８画素のＰＧで、２４のグループにて
構成されているが、ＰＧの番号の付け方が若干異なって
いる。
フローチャートであり、図９は、ラインバッファのＰＩ
ＸＥＬ ＧＲＯＵＰ（ＰＧ）の番号を示す。このライン
バッファは、圧縮の際のラスターブロック変換用と同じ
ものであり、１×８画素のＰＧで、２４のグループにて
構成されているが、ＰＧの番号の付け方が若干異なって
いる。
【００３１】また、図１０は、ラスターブロック逆変換
するためのＰＧの順次を示すものであり、同図におい
て、第１列は、最初に書き込みされるＰＧの順次を示
し、２列目以降は、１つのサイクルにおいて、読み出し
及び半クロック遅れて書き込みが行なわれるＰＧの順次
を示している。ただし、ＰＧ内では、常に左から右の順
次で行なわれる。
するためのＰＧの順次を示すものであり、同図におい
て、第１列は、最初に書き込みされるＰＧの順次を示
し、２列目以降は、１つのサイクルにおいて、読み出し
及び半クロック遅れて書き込みが行なわれるＰＧの順次
を示している。ただし、ＰＧ内では、常に左から右の順
次で行なわれる。
【００３２】図８において、ステップＳ１０において、
１ラインのブロック数（ＮＢ）が３であるから、ＰＧ＝
３×８＝２４、次インクリメント＝１となる。次のステ
ップＳ１１では、インクリメント（ＩＮＣＲＥＭＥＮ
Ｔ）＝１，所定値（ＶＡＬＵＥ）＝０，グループ数
（Ｉ）＝１と設定される。そして、ステップＳ１２で
は、Ｉ（＝１）は、ＰＧ（＝２４）以下なので、判定結
果はＹＥＳとなり、処理をステップＳ１３に進める。そ
こで、ＶＡＬＵＥについてインクリメントする。すなわ
ち、 ＰＧアドレス＝０，ＶＡＬＵＥ＝１ となる。ここで、ＰＧアドレス＝０であるから、図１０
に示すラスターブロック逆変換の画素グループの順次
は、その第１行第１列が０となる。
１ラインのブロック数（ＮＢ）が３であるから、ＰＧ＝
３×８＝２４、次インクリメント＝１となる。次のステ
ップＳ１１では、インクリメント（ＩＮＣＲＥＭＥＮ
Ｔ）＝１，所定値（ＶＡＬＵＥ）＝０，グループ数
（Ｉ）＝１と設定される。そして、ステップＳ１２で
は、Ｉ（＝１）は、ＰＧ（＝２４）以下なので、判定結
果はＹＥＳとなり、処理をステップＳ１３に進める。そ
こで、ＶＡＬＵＥについてインクリメントする。すなわ
ち、 ＰＧアドレス＝０，ＶＡＬＵＥ＝１ となる。ここで、ＰＧアドレス＝０であるから、図１０
に示すラスターブロック逆変換の画素グループの順次
は、その第１行第１列が０となる。
【００３３】ステップＳ１４では、ＶＡＬＵＥ（＝１）
は、ＰＧ（＝２４）以上ではないので、そこでの判定結
果はＮＯとなり、処理をステップＳ１６に進める。そし
て、ステップＳ１６では、Ｉ（＝１）と８と等しくない
ので、判定がＮＯとなり、処理をステップＳ１８に進め
る。すなわち、Ｉが１インクリメントされ、Ｉ＝２とな
る。
は、ＰＧ（＝２４）以上ではないので、そこでの判定結
果はＮＯとなり、処理をステップＳ１６に進める。そし
て、ステップＳ１６では、Ｉ（＝１）と８と等しくない
ので、判定がＮＯとなり、処理をステップＳ１８に進め
る。すなわち、Ｉが１インクリメントされ、Ｉ＝２とな
る。
【００３４】次に、上記の処理の結果、処理は再度、ス
テップＳ１２に戻り、この場合もＩ（＝２）は、ＰＧ
（＝２４）以下なので、ステップＳ１２での判定はＹＥ
Ｓになり、続くステップＳ１３では、 ＰＧアドレス＝１，ＶＡＬＵＥ＝２ となる。ここで、ＰＧアドレス＝１であるから、図１０
の第１行第２列は１となる。
テップＳ１２に戻り、この場合もＩ（＝２）は、ＰＧ
（＝２４）以下なので、ステップＳ１２での判定はＹＥ
Ｓになり、続くステップＳ１３では、 ＰＧアドレス＝１，ＶＡＬＵＥ＝２ となる。ここで、ＰＧアドレス＝１であるから、図１０
の第１行第２列は１となる。
【００３５】続くステップＳ１４では、ＶＡＬＵＥ（＝
２）は、ＰＧ（＝２４）以上ではないので、判定はＮＯ
であり、処理をステップ１６に進める。このステップＳ
１６では、Ｉ（＝２）は、８と等しくないので、判定は
ＮＯとなる。そして、処理をステップＳ１８に進めて、
Ｉ＝３とする。以下、同様な処理を、ステップＳ１２か
らステップＳ１８のループを繰り返し実行し、ステップ
Ｓ１６で、Ｉ＝８ならば、そこでの判定をＹＥＳとして
処理をステップＳ１７に進め、そこでは、次インクリメ
ント＝８となる。従って、図１０の第１行の第３列目以
降は、２，３，４，５，６，７，８，９，１０，１１，
…，２３となる。
２）は、ＰＧ（＝２４）以上ではないので、判定はＮＯ
であり、処理をステップ１６に進める。このステップＳ
１６では、Ｉ（＝２）は、８と等しくないので、判定は
ＮＯとなる。そして、処理をステップＳ１８に進めて、
Ｉ＝３とする。以下、同様な処理を、ステップＳ１２か
らステップＳ１８のループを繰り返し実行し、ステップ
Ｓ１６で、Ｉ＝８ならば、そこでの判定をＹＥＳとして
処理をステップＳ１７に進め、そこでは、次インクリメ
ント＝８となる。従って、図１０の第１行の第３列目以
降は、２，３，４，５，６，７，８，９，１０，１１，
…，２３となる。
【００３６】これらの処理により、最初の８ラインのデ
ータのラインバッファへの書込みが行なわれる。以降
は、１つのサイクルで、読出しと書込みが行なわれるラ
インバッファのアドレスの生成方法を説明する。ＰＧア
ドレス＝２３の後、ステップＳ１４，Ｓ１６，Ｓ１８を
経て、ステップＳ１２にて、Ｉ（＝２５）は、ＰＧ（＝
２４）以下とはならない。従って、ステップＳ１２での
判定はＮＯとなり、処理をステップＳ１１に戻す。その
結果、ステップＳ１１では、 インクリメント＝８，ＶＡＬＵＥ＝０，Ｉ＝１ となる。続くステップＳ１２での判定は、Ｉ（＝１）が
ＰＧ（＝２４）以下なのでＹＥＳとなり、ステップＳ１
３では、 ＰＧアドレス＝０，ＶＡＬＵＥ＝８ となる。ここで、ＰＧアドレス＝０であるので、図１０
の第２行第１列は０となる。
ータのラインバッファへの書込みが行なわれる。以降
は、１つのサイクルで、読出しと書込みが行なわれるラ
インバッファのアドレスの生成方法を説明する。ＰＧア
ドレス＝２３の後、ステップＳ１４，Ｓ１６，Ｓ１８を
経て、ステップＳ１２にて、Ｉ（＝２５）は、ＰＧ（＝
２４）以下とはならない。従って、ステップＳ１２での
判定はＮＯとなり、処理をステップＳ１１に戻す。その
結果、ステップＳ１１では、 インクリメント＝８，ＶＡＬＵＥ＝０，Ｉ＝１ となる。続くステップＳ１２での判定は、Ｉ（＝１）が
ＰＧ（＝２４）以下なのでＹＥＳとなり、ステップＳ１
３では、 ＰＧアドレス＝０，ＶＡＬＵＥ＝８ となる。ここで、ＰＧアドレス＝０であるので、図１０
の第２行第１列は０となる。
【００３７】ステップＳ１４では、ＶＡＬＵＥ（＝８）
はＰＧ（＝２４）以上ではないので、判定がＮＯとな
り、続くステップＳ１６で、Ｉ（＝１）は８と等しくな
いので、処理をステップＳ１８に進める結果、Ｉ＝２と
なる。次に、再び処理をステップＳ１２に進めると、Ｉ
（＝２）はＰＧ（＝２４）以下なので、続くステップＳ
１３にて、 ＰＧアドレス＝８，ＶＡＬＵＥ＝１６ となる。ここで、ＰＧアドレス＝８であるから、図１０
の第２行第２列は８となる。
はＰＧ（＝２４）以上ではないので、判定がＮＯとな
り、続くステップＳ１６で、Ｉ（＝１）は８と等しくな
いので、処理をステップＳ１８に進める結果、Ｉ＝２と
なる。次に、再び処理をステップＳ１２に進めると、Ｉ
（＝２）はＰＧ（＝２４）以下なので、続くステップＳ
１３にて、 ＰＧアドレス＝８，ＶＡＬＵＥ＝１６ となる。ここで、ＰＧアドレス＝８であるから、図１０
の第２行第２列は８となる。
【００３８】次のステップＳ１４にて、ＶＡＬＵＥ（＝
１６）はＰＧ（＝２４）以上ではないということで、Ｎ
Ｏの判定をする。その後、ステップＳ１６にて、Ｉ（＝
２）は８に等しくないので、ステップＳ１８にて、Ｉ＝
３とする。その後、処理は再びステップ１２に戻り、こ
のＩの値（＝３）がＰＧ（＝２４）以下ということで、
そこでの判定はＹＥＳになる。そして、続くステップＳ
１３では、 ＰＧアドレス＝１６，ＶＡＬＵＥ＝２４ となる。ここでのＰＧアドレス＝１６は、図１０の第２
行第３列が１６となることを意味する。ステップ１４で
は、ＶＡＬＵＥ（＝２４）はＰＧ（＝２４）以上なの
で、ＹＥＳの判定が行なわれ、ステップＳ１５で、 ＶＡＬＵＥ＝２４−２４＋１＝１ となる。
１６）はＰＧ（＝２４）以上ではないということで、Ｎ
Ｏの判定をする。その後、ステップＳ１６にて、Ｉ（＝
２）は８に等しくないので、ステップＳ１８にて、Ｉ＝
３とする。その後、処理は再びステップ１２に戻り、こ
のＩの値（＝３）がＰＧ（＝２４）以下ということで、
そこでの判定はＹＥＳになる。そして、続くステップＳ
１３では、 ＰＧアドレス＝１６，ＶＡＬＵＥ＝２４ となる。ここでのＰＧアドレス＝１６は、図１０の第２
行第３列が１６となることを意味する。ステップ１４で
は、ＶＡＬＵＥ（＝２４）はＰＧ（＝２４）以上なの
で、ＹＥＳの判定が行なわれ、ステップＳ１５で、 ＶＡＬＵＥ＝２４−２４＋１＝１ となる。
【００３９】次に、ステップＳ１６にて、Ｉ（＝３）は
８と等しくないので、判定がＮＯになる。その結果、ス
テップ１８にてＩ＝４となる。再びステップＳ１２に戻
り、Ｉ（＝４）はＰＧ（＝２４）以下なので、判定はＹ
ＥＳとなり、処理をステップＳ１３に進める。そして、
ＰＧアドレス＝１，ＶＡＬＵＥ＝９となる。ここでは、
ＰＧアドレス＝１であるから、図１０の第２行４列は１
となる。
８と等しくないので、判定がＮＯになる。その結果、ス
テップ１８にてＩ＝４となる。再びステップＳ１２に戻
り、Ｉ（＝４）はＰＧ（＝２４）以下なので、判定はＹ
ＥＳとなり、処理をステップＳ１３に進める。そして、
ＰＧアドレス＝１，ＶＡＬＵＥ＝９となる。ここでは、
ＰＧアドレス＝１であるから、図１０の第２行４列は１
となる。
【００４０】次に、ステップＳ１４にて、ＶＡＬＵＥ
（＝９）はＰＧ（＝２４）以上ではないので、ＮＯと判
断されてステップＳ１６に進み、そこで、Ｉ（＝４）は
８と等しくないので、判定はＮＯとなる。そして、ステ
ップＳ１８でＩ＝５となり、処理をステップＳ１２へ戻
す。以下、同様にステップＳ１２からステップＳ１８ま
での処理ループを繰り返すことで、図１０の第２行第５
列目以降は、９，１７，２，１０，１８，３，…，２３
となる。
（＝９）はＰＧ（＝２４）以上ではないので、ＮＯと判
断されてステップＳ１６に進み、そこで、Ｉ（＝４）は
８と等しくないので、判定はＮＯとなる。そして、ステ
ップＳ１８でＩ＝５となり、処理をステップＳ１２へ戻
す。以下、同様にステップＳ１２からステップＳ１８ま
での処理ループを繰り返すことで、図１０の第２行第５
列目以降は、９，１７，２，１０，１８，３，…，２３
となる。
【００４１】このように、上記の処理動作を画像の最終
画素まで繰り返すことで、ラスターブロック逆変換が実
現される。ただし、最後の８ラインのラスターブロック
逆変換時は、ラインバッファに対して１サイクル内で読
み出しのみが行なわれ、書き込みは行なわれない。な
お、本発明は、複数の機器から構成されるシステムに適
用しても１つの機器から成る装置に適用しても良い。ま
た、本発明は、システムあるいは装置にプログラムを供
給することによって達成される場合にも適用できること
は言うまでもない。
画素まで繰り返すことで、ラスターブロック逆変換が実
現される。ただし、最後の８ラインのラスターブロック
逆変換時は、ラインバッファに対して１サイクル内で読
み出しのみが行なわれ、書き込みは行なわれない。な
お、本発明は、複数の機器から構成されるシステムに適
用しても１つの機器から成る装置に適用しても良い。ま
た、本発明は、システムあるいは装置にプログラムを供
給することによって達成される場合にも適用できること
は言うまでもない。
【００４２】
【発明の効果】以上説明したように、請求項２に記載の
発明によれば、ｎ×ｋ個の画素グループについて決定さ
れた画像データの書き込み順次及び読み出し順次を示す
アドレスに従って画像データの書き込み及び読み出しを
実行することで、単一のメモリを使用して、ラスター順
次に入力される画像データをブロック順次の画像データ
に変換したり、あるいは、ブロック順次の画像データを
ラスター順次の画像データに変換できる。また、単一の
メモリを使用することで、装置のコストダウンができ
る。
発明によれば、ｎ×ｋ個の画素グループについて決定さ
れた画像データの書き込み順次及び読み出し順次を示す
アドレスに従って画像データの書き込み及び読み出しを
実行することで、単一のメモリを使用して、ラスター順
次に入力される画像データをブロック順次の画像データ
に変換したり、あるいは、ブロック順次の画像データを
ラスター順次の画像データに変換できる。また、単一の
メモリを使用することで、装置のコストダウンができ
る。
【００４３】さらに、請求項５に記載の発明によれば、
画素グループを示す整数ｎ，ｍ，ｋを可変値とすること
で、任意サイズのブロック順次の変換が可能となる。
画素グループを示す整数ｎ，ｍ，ｋを可変値とすること
で、任意サイズのブロック順次の変換が可能となる。
【図１】本発明の第１の実施例に係る画像処理装置にお
けるラスターブロック変換部の構成を示すブロック図で
ある。
けるラスターブロック変換部の構成を示すブロック図で
ある。
【図２】ラスター順次の画像データを示す図である。
【図３】ブロック順次の画像データを示す図である。
【図４】実施例におけるデータ伸長に係る変換部の構成
を示す図である。
を示す図である。
【図５】実施例に係るラスターブロック変換手順を示す
フローチャートである。
フローチャートである。
【図６】実施例に係るラスターブロック変換ラインバッ
ファのピクセルグループ番号を示す図である。
ファのピクセルグループ番号を示す図である。
【図７】実施例に係るラスターブロック変換のピクセル
グループの順次を示す図である。
グループの順次を示す図である。
【図８】第２実施例に係るラスターブロック逆変換手順
を示すフローチャートである。
を示すフローチャートである。
【図９】第２実施例に係るラインバッファのＰＧ番号を
示す図である。
示す図である。
【図１０】第２実施例に係るラスターブロック逆変換の
ピクセルグループの順次を示す図である。
ピクセルグループの順次を示す図である。
１ アドレス生成部 ２，１５ ラインバッファ部 ３ 色変換部 ４ ＤＣＴ部 ５ 量子化部 ６ 符号化部 １１ 復号化部 １２ 逆量子化部 １３ 逆ＤＣＴ部 １４ 逆色変換部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/30 // Ｈ０３Ｍ 7/30 Ａ 9382−5Ｋ 7/40 9382−5Ｋ Ｈ０４Ｎ 7/133 Ｚ (72)発明者 デイビット リード オーストラリア国 ニューサウスウェール ズ州 2074，ツラムラ，デンマン ストリ ート 11
Claims (7)
- 【請求項１】 ラスター順次の画像データとｎライン×
ｊ画素のブロック順次の画像データとの間の変換を行な
う画像処理方法であって、 ｎラインバッファ１組の書き込みと読み出しを制御する
ことにより、前記変換を行なうことを特徴とする画像処
理方法。 - 【請求項２】 ラスター順次またはブロック順次で入力
される画像データをｎライン単位（ｎは整数）で格納す
るための単一のメモリ手段と、 前記メモリ手段に格納された画像データについて、各々
が１ライン×ｍ画素（ｍは整数）より構成されるｎ×ｋ
個（ｋは整数）の画素グループに分割する手段と、 前記ｎ×ｋ個の画素グループについての画像データの書
き込み順次及び読み出し順次を示すアドレスを決定する
手段と、 前記アドレスに従って、前記画素グループに対して画像
データの書き込み及び読み出しを実行することで、ラス
ター順次の画像データをｎ×ｋブロック順次の画像デー
タとの間の変換を行なう変換手段とを備えることを特徴
とする画像処理装置。 - 【請求項３】 前記変換手段は、同一アドレスに対して
所定のクロックで画像データの読み込みを行ない、該ク
ロックの半クロック後に書き込みを行なうことを特徴と
する請求項２に記載の画像処理装置。 - 【請求項４】 前記ｎ×ｋ個の画素グループの各々には
番号が付せられ、前記変換手段は、該番号と前記アドレ
スとの大小関係に基づいて前記画像データの書き込み及
び読み出しを行なうことを特徴とする請求項２に記載の
画像処理装置。 - 【請求項５】 前記ｎ，ｍ，ｋは可変値であることを特
徴とする請求項２に記載の画像処理装置。 - 【請求項６】 ラスター順次またはブロック順次で入力
される画像データをｎライン単位（ｎは整数）で単一の
メモリに格納する工程と、 前記メモリに格納された画像データについて、各々が１
ライン×ｍ画素（ｍは整数）より構成されるｎ×ｋ個の
画素グループに分割する工程と、 前記ｎ×ｋ個の画素グループについての画像データの書
き込み順次及び読み出し順次を示すアドレスを決定する
工程と、 前記アドレスに従って、前記画素グループに対して画像
データの書き込み及び読み出しを実行することで、前記
ｎラインの画像データをｎ×ｋブロック順次の画像デー
タに変換する工程とを備えることを特徴とする画像処理
方法。 - 【請求項７】 １つのラインにおけるブロック数を記憶
する工程と、 ｎラインにおける１×ｍピクセルグループ（以下、単に
ピクセルグループとする）の数を記憶する工程と、 ピクセルグループの次にアクセスするアドレスを記憶す
る工程と、 現在の加算値を記憶する工程と、 次のｎラインのラスター‐ブロック変換における加算値
を記憶する工程と、 現在処理している状態を示す値を記憶する工程と、 次のｎラインのラスター‐ブロック変換における加算値
に１を書き込む工程と、 現在処理している状態を示す値と、前記ｎラインにおけ
る前記ピクセルグループの数との大小関係を判断する工
程と、 前記現在の加算値に、前記次のｎラインのラスター‐ブ
ロック変換における加算値を代入し、前記ピクセルグル
ープの次にアクセスするアドレス値に０を代入し、さら
に、前記現在処理している状態を示す値を１にする工程
と、 前記ピクセルグループの次にアクセスするアドレス値
を、ピクセルグループの現在アクセスしているアドレス
に代入し、さらに、前記ピクセルグループの次にアクセ
スするアドレス値と、前記現在の加算値との加算結果
を、前記ピクセルグループの次にアクセスするアドレス
値に代入する工程と、 前記ピクセルグループの次にアクセスするアドレス値
と、前記ｎラインにおける前記ピクセルグループの数と
の大小関係を判断する工程と、 前記ピクセルグループの次にアクセスするアドレス値
と、前記ｎラインにおける前記ピクセルグループの数と
の差に１を加算した結果を、前記ピクセルグループの次
にアクセスするアドレス値に代入する工程と、 前記現在処理している状態を示す値と、前記１つのライ
ンにおけるブロック数あるいはある特定の値との関係を
判断する工程と、 前記次のｎラインのラスター‐ブロック変換における加
算値に、前記ピクセルグループの次にアクセスするアド
レス値に代入する工程と、 前記現在処理している状態を示す値と１との加算結果
を、該現在処理している状態を示す値に代入する工程と
を備えることを特徴とする画像処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AU66067/94A AU666442B1 (en) | 1994-06-28 | 1994-06-28 | Image processing apparatus and method therefor |
| AU66067/94 | 1994-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818791A true JPH0818791A (ja) | 1996-01-19 |
| JP3382358B2 JP3382358B2 (ja) | 2003-03-04 |
Family
ID=3750693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16522694A Expired - Fee Related JP3382358B2 (ja) | 1994-06-28 | 1994-07-18 | 画像処理装置及びその方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3382358B2 (ja) |
| AU (1) | AU666442B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711305B2 (en) | 1998-03-11 | 2004-03-23 | Canon Kabushiki Kaisha | Image processing apparatus and method |
| WO2006025625A1 (en) * | 2004-08-31 | 2006-03-09 | Letsvision Co., Ltd. | Method of address-controlling memory with single buffer structure |
| US7352494B2 (en) | 2002-06-28 | 2008-04-01 | Matsushita Electric Industrial Co., Ltd. | Pixel block data generating device and pixel block data generating method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2219458A (en) * | 1988-06-01 | 1989-12-06 | Philips Electronic Associated | Processing sub-sampled signals |
-
1994
- 1994-06-28 AU AU66067/94A patent/AU666442B1/en not_active Expired
- 1994-07-18 JP JP16522694A patent/JP3382358B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711305B2 (en) | 1998-03-11 | 2004-03-23 | Canon Kabushiki Kaisha | Image processing apparatus and method |
| US7352494B2 (en) | 2002-06-28 | 2008-04-01 | Matsushita Electric Industrial Co., Ltd. | Pixel block data generating device and pixel block data generating method |
| WO2006025625A1 (en) * | 2004-08-31 | 2006-03-09 | Letsvision Co., Ltd. | Method of address-controlling memory with single buffer structure |
Also Published As
| Publication number | Publication date |
|---|---|
| AU666442B1 (en) | 1996-02-08 |
| JP3382358B2 (ja) | 2003-03-04 |
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