JP3194980B2 - Ｃｉｆ変換回路 - Google Patents
Ｃｉｆ変換回路Info
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- JP3194980B2 JP3194980B2 JP10382891A JP10382891A JP3194980B2 JP 3194980 B2 JP3194980 B2 JP 3194980B2 JP 10382891 A JP10382891 A JP 10382891A JP 10382891 A JP10382891 A JP 10382891A JP 3194980 B2 JP3194980 B2 JP 3194980B2
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Description
【０００１】
【産業上の利用分野】本発明は、テレビ放送方式のＣＩ
Ｆ変換回路に利用する。特に、ｐ×64kbit/sのビデオ符
号化処理におけるＮＴＳＣ（National Television Syst
em Commitee)フォーマットまたはＰＡＬ (Phase altern
ation line) フォーマットとＣＩＦ（common intermedi
ate format) フォーマットとの相互変換を行う際のライ
ン方向フィルタに関するものである。
Ｆ変換回路に利用する。特に、ｐ×64kbit/sのビデオ符
号化処理におけるＮＴＳＣ（National Television Syst
em Commitee)フォーマットまたはＰＡＬ (Phase altern
ation line) フォーマットとＣＩＦ（common intermedi
ate format) フォーマットとの相互変換を行う際のライ
ン方向フィルタに関するものである。
【０００２】
【従来の技術】図８は従来例のＣＩＦ変換回路のブロッ
ク構成図である。図９はＮＴＳＣフォーマットまたはＰ
ＡＬフォーマットとＣＩＦフォーマットとの相互変換を
示す図である。
ク構成図である。図９はＮＴＳＣフォーマットまたはＰ
ＡＬフォーマットとＣＩＦフォーマットとの相互変換を
示す図である。
【０００３】従来、ＣＩＦ変換回路は、図９に示すよう
に走査線変換回路として使用され伝達関数は式で与え
られる。 Ｈ (ｚ) ＝Σａｎ・Ｚ-n … 「Σ」はｎが「１」から「５」までの総和である。式
を論理回路で実現すると図８に示す回路構成となる。す
なわち、入力端子Ｔ1 に５個の遅延回路411 〜415 を直
列に接続し、各々の遅延回路411 〜415 の出力に乗算器
421 〜425 を接続してタップ係数との乗算を行い、各乗
算器の出力を加算器431 〜434 に接続して重畳し、出力
端子Ｔ2 より結果を出力する。
に走査線変換回路として使用され伝達関数は式で与え
られる。 Ｈ (ｚ) ＝Σａｎ・Ｚ-n … 「Σ」はｎが「１」から「５」までの総和である。式
を論理回路で実現すると図８に示す回路構成となる。す
なわち、入力端子Ｔ1 に５個の遅延回路411 〜415 を直
列に接続し、各々の遅延回路411 〜415 の出力に乗算器
421 〜425 を接続してタップ係数との乗算を行い、各乗
算器の出力を加算器431 〜434 に接続して重畳し、出力
端子Ｔ2 より結果を出力する。
【０００４】式において、Ｚ-1は、１ライン分の遅延
を示し 858または 864ビットの遅延に相当し、遅延回路
411 〜415 で５ライン分の遅延を実現する。ＬＳＩ上に
実現する場合にはＲＡＭで遅延回路を構成すると面積が
小さくなり消費電力が減る。図８の実現には、５個の遅
延回路と５個の乗算器と４個の加算器が必要となる。
を示し 858または 864ビットの遅延に相当し、遅延回路
411 〜415 で５ライン分の遅延を実現する。ＬＳＩ上に
実現する場合にはＲＡＭで遅延回路を構成すると面積が
小さくなり消費電力が減る。図８の実現には、５個の遅
延回路と５個の乗算器と４個の加算器が必要となる。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来例のＣＩＦ変換回路では、ＬＳＩ上に実現した場合
に、乗算器が５個必要となるためにチップサイズと消費
電力とが大きくなる欠点があった。
来例のＣＩＦ変換回路では、ＬＳＩ上に実現した場合
に、乗算器が５個必要となるためにチップサイズと消費
電力とが大きくなる欠点があった。
【０００６】本発明は上記の欠点を解決するもので、乗
算器の個数を減少してチップサイズを小形にし、かつ消
費電力の少ないＣＩＦ変換回路を提供することを目的と
する。
算器の個数を減少してチップサイズを小形にし、かつ消
費電力の少ないＣＩＦ変換回路を提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明は、入力信号を入
力する入力端子と、この入力されたｎラインについての
ＮＴＳＣまたはＰＡＬ画像信号の累積加算演算を行って
ＣＩＦフォーマットの画像信号に変換する走査線数変換
手段と、この走査線数変換手段の出力信号を出力する出
力端子とを備えたＣＩＦ変換回路において、上記走査線
数変換手段は、１ライン当たりの輝度信号（Ｙ）および
色差信号（ＣＲ，ＣＢ）の画素数に基づき１ラインの有
効画素をｎ以下の数のブロックに分け、それぞれのブロ
ック単位で各画素に対するｎライン分の累積加算演算を
行う累積加算手段を含むことを特徴とする。
力する入力端子と、この入力されたｎラインについての
ＮＴＳＣまたはＰＡＬ画像信号の累積加算演算を行って
ＣＩＦフォーマットの画像信号に変換する走査線数変換
手段と、この走査線数変換手段の出力信号を出力する出
力端子とを備えたＣＩＦ変換回路において、上記走査線
数変換手段は、１ライン当たりの輝度信号（Ｙ）および
色差信号（ＣＲ，ＣＢ）の画素数に基づき１ラインの有
効画素をｎ以下の数のブロックに分け、それぞれのブロ
ック単位で各画素に対するｎライン分の累積加算演算を
行う累積加算手段を含むことを特徴とする。
【０００８】また、本発明は、ｎは５であり、１ライン
の信号をそれぞれ二つの輝度の画素（ＹＨ，ＹＬ）およ
び色差の画素（ＣＲ，ＣＢ）の４個のブロックとし、上
記累積加算手段は、上記入力端子にそれぞれ入力が接続
され各ブロックの画素に対する累積加算演算を行う４個
の第一の演算回路と、この４個の第一の演算回路の出力
にそれぞれ４入力が接続され出力が上記出力端子に接続
された第一の４入力選択回路とを含み、上記各第一の演
算回路は、上記入力端子から一方の入力に処理対象のブ
ロックの画素の５ライン分を順次入力し他方の入力に累
積加算結果を入力する第一の２入力選択回路と、この第
一の２入力選択回路の出力信号を入力し入力フォーマッ
トに従って累積加算結果を上記第一の４入力選択回路の
該当する入力に与える第一のＲＡＭと、この第一のＲＡ
Ｍから処理対象のブロックの画素の５ライン分を順次入
力し係数を乗ずる第一の乗算器と、この第一の乗算器の
出力信号を累積加算し累積加算結果を上記第一の２入力
選択回路の他方の入力に与える第一の累積加算器とを含
むことができる。
の信号をそれぞれ二つの輝度の画素（ＹＨ，ＹＬ）およ
び色差の画素（ＣＲ，ＣＢ）の４個のブロックとし、上
記累積加算手段は、上記入力端子にそれぞれ入力が接続
され各ブロックの画素に対する累積加算演算を行う４個
の第一の演算回路と、この４個の第一の演算回路の出力
にそれぞれ４入力が接続され出力が上記出力端子に接続
された第一の４入力選択回路とを含み、上記各第一の演
算回路は、上記入力端子から一方の入力に処理対象のブ
ロックの画素の５ライン分を順次入力し他方の入力に累
積加算結果を入力する第一の２入力選択回路と、この第
一の２入力選択回路の出力信号を入力し入力フォーマッ
トに従って累積加算結果を上記第一の４入力選択回路の
該当する入力に与える第一のＲＡＭと、この第一のＲＡ
Ｍから処理対象のブロックの画素の５ライン分を順次入
力し係数を乗ずる第一の乗算器と、この第一の乗算器の
出力信号を累積加算し累積加算結果を上記第一の２入力
選択回路の他方の入力に与える第一の累積加算器とを含
むことができる。
【０００９】さらに、本発明は、ｎは５であり、１ライ
ンの信号をそれぞれ二つの輝度の画素（ＹＨ，ＹＬ）お
よび色差の画素（ＣＲ，ＣＢ）の４個のブロックとし、
上記累積加算手段は、上記入力端子に入力が接続され各
ブロックの画素に対する累積加算演算を行う４個の第二
の演算回路と、この４個の第二の演算回路の出力にそれ
ぞれ４入力が接続され出力が上記出力端子に接続された
第二の４入力選択回路とを含み、上記各第二の演算回路
は、上記入力端子から処理対象とするブロックの５ライ
ン分の画素を入力する第二のＲＡＭと、この第二のＲＡ
Ｍから処理対象のブロックの画素を順次入力し係数を乗
ずる第二の乗算器と、この第二の乗算器の出力信号を累
積加算する第二の累積加算器と、この第二の累積加算器
の累積加算結果を入力し入力フォーマットに従って上記
第二の４入力選択回路の該当する入力に与える第三のＲ
ＡＭとを含むことができる。
ンの信号をそれぞれ二つの輝度の画素（ＹＨ，ＹＬ）お
よび色差の画素（ＣＲ，ＣＢ）の４個のブロックとし、
上記累積加算手段は、上記入力端子に入力が接続され各
ブロックの画素に対する累積加算演算を行う４個の第二
の演算回路と、この４個の第二の演算回路の出力にそれ
ぞれ４入力が接続され出力が上記出力端子に接続された
第二の４入力選択回路とを含み、上記各第二の演算回路
は、上記入力端子から処理対象とするブロックの５ライ
ン分の画素を入力する第二のＲＡＭと、この第二のＲＡ
Ｍから処理対象のブロックの画素を順次入力し係数を乗
ずる第二の乗算器と、この第二の乗算器の出力信号を累
積加算する第二の累積加算器と、この第二の累積加算器
の累積加算結果を入力し入力フォーマットに従って上記
第二の４入力選択回路の該当する入力に与える第三のＲ
ＡＭとを含むことができる。
【００１０】また、本発明は、ｎは５であり、１ライン
の信号をそれぞれ二つの輝度の画素（ＹＨ，ＹＬ）およ
び二つの色差ＣＢの画素（ＣＢＨ，ＣＢＬ）ならびに色
差ＣＲの画素（ＣＲ）の５個のブロックとし、上記累積
加算手段は、上記入力端子から処理対象とする輝度Ｙと
色差ＣＢの一方の画素の５ライン分の画素をそれぞれ入
力する２個の第四のＲＡＭ、輝度Ｙと色差ＣＢの他方の
画素の５ライン分の画素をそれぞれ入力する２個の第五
のＲＡＭおよび５ライン分の色差ＣＲの画素を入力する
第六のＲＡＭと、２個の第五のＲＡＭおよび第六のＲＡ
Ｍと、上記２個の第四のＲＡＭの出力信号をそれぞれ一
方の入力に入力し上記２個の第五のＲＡＭの出力信号を
それぞれ他方の入力に入力する２個の第二の２入力選択
回路と、上記２個の第二の２入力選択回路の出力にそれ
ぞれ入力が接続された２個の第三の演算回路と、上記第
六のＲＡＭの出力に接続された第四の演算回路と、上記
２個の第三の演算回路の出力にそれぞれ入力が接続され
た２個の第七のＲＡＭおよび２個の第八のＲＡＭと、上
記第四の演算回路の出力に入力が接続された第九のＲＡ
Ｍと、上記２個の第七のＲＡＭ、上記２個の第八のＲＡ
Ｍおよび上記第九のＲＡＭの出力に対応して５入力がそ
れぞれ接続され出力が上記出力端子に接続された第一の
５入力選択回路とを含み、上記各第三の演算回路は、上
記第二の２入力選択回路の出力信号を順次入力し係数を
乗ずる第三の乗算器と、この第三の乗算器の出力信号を
累積加算し累積加算結果を上記第七のＲＡＭおよび上記
第八のＲＡＭの入力に与える第三の累積加算器とを含
み、上記第四の演算回路は、上記第六のＲＡＭの出力信
号を順次入力し係数を乗ずる第四の乗算器と、この第四
の乗算器の出力信号を累積加算し累積加算結果を上記第
九のＲＡＭの入力に与える第四の累積加算器とを含むこ
とができる。
の信号をそれぞれ二つの輝度の画素（ＹＨ，ＹＬ）およ
び二つの色差ＣＢの画素（ＣＢＨ，ＣＢＬ）ならびに色
差ＣＲの画素（ＣＲ）の５個のブロックとし、上記累積
加算手段は、上記入力端子から処理対象とする輝度Ｙと
色差ＣＢの一方の画素の５ライン分の画素をそれぞれ入
力する２個の第四のＲＡＭ、輝度Ｙと色差ＣＢの他方の
画素の５ライン分の画素をそれぞれ入力する２個の第五
のＲＡＭおよび５ライン分の色差ＣＲの画素を入力する
第六のＲＡＭと、２個の第五のＲＡＭおよび第六のＲＡ
Ｍと、上記２個の第四のＲＡＭの出力信号をそれぞれ一
方の入力に入力し上記２個の第五のＲＡＭの出力信号を
それぞれ他方の入力に入力する２個の第二の２入力選択
回路と、上記２個の第二の２入力選択回路の出力にそれ
ぞれ入力が接続された２個の第三の演算回路と、上記第
六のＲＡＭの出力に接続された第四の演算回路と、上記
２個の第三の演算回路の出力にそれぞれ入力が接続され
た２個の第七のＲＡＭおよび２個の第八のＲＡＭと、上
記第四の演算回路の出力に入力が接続された第九のＲＡ
Ｍと、上記２個の第七のＲＡＭ、上記２個の第八のＲＡ
Ｍおよび上記第九のＲＡＭの出力に対応して５入力がそ
れぞれ接続され出力が上記出力端子に接続された第一の
５入力選択回路とを含み、上記各第三の演算回路は、上
記第二の２入力選択回路の出力信号を順次入力し係数を
乗ずる第三の乗算器と、この第三の乗算器の出力信号を
累積加算し累積加算結果を上記第七のＲＡＭおよび上記
第八のＲＡＭの入力に与える第三の累積加算器とを含
み、上記第四の演算回路は、上記第六のＲＡＭの出力信
号を順次入力し係数を乗ずる第四の乗算器と、この第四
の乗算器の出力信号を累積加算し累積加算結果を上記第
九のＲＡＭの入力に与える第四の累積加算器とを含むこ
とができる。
【００１１】さらに、本発明は、ｎは５であり、１ライ
ンの信号をそれぞれ二つの輝度の画素（ＹＨ，ＹＬ）お
よび二つの色差ＣＢの画素（ＣＢＨ，ＣＢＬ）ならびに
色差ＣＲの画素（ＣＲ）の５個のブロックとし、上記累
積加算手段は、上記入力端子から処理対象とするそれぞ
れ一方の輝度の画素および色差ＣＢの画素のブロックの
５ライン分の画素をそれぞれ入力する２個の第五の演算
回路および色差ＣＲの画素のブロックの５ライン分の画
素を入力する第六の演算回路と、この２個の第五の演算
回路および第六の演算回路の出力にそれぞれ５入力が接
続され出力が上記出力端子に接続された第二の五入力選
択回路を含み、上記各第五の演算回路は、上記入力端子
から一方の入力に処理対象とするブロックの５ライン分
をそれぞれ順次に入力し他方の入力に累積加算結果を入
力する２個の第三の２入力選択回路と、この２個の第三
の２入力選択回路の出力信号をそれぞれ入力し累積加算
結果を上記第二の５入力選択回路の該当する入力にそれ
ぞれ与える２個の第十のＲＡＭと、この２個の第十のＲ
ＡＭから処理対象とするブロックの５ライン分をそれぞ
れ該当する入力に入力する第四の２入力選択回路と、こ
の２入力選択回路から処理対象とするブロックの５ライ
ン分を順次入力し計数を乗ずる第五の乗算器と、この第
五の乗算器の出力信号を累積加算し累積加算結果を上記
２個の第三の２入力選択回路の他方の入力にそれぞれ与
える第五の累積加算器と、上記入力端子から一方の入力
に処理対象とするブロックの５ライン分を順次に入力し
他方の入力に累積加算結果を入力する第四の２入力選択
回路と、この第四の２入力選択回路の出力信号を入力し
累積加算結果を上記第二の５入力選択回路の該当する入
力に与える第十二のＲＡＭと、この第十二のＲＡＭから
処理対象とするブロックの５ライン分を順次入力し計数
を乗ずる第六の乗算器と、この第六の乗算器の出力信号
を累積加算し累積加算結果を上記第四の２入力選択回路
の他方の入力に与える第六の累積加算器とを含むことが
できる。
ンの信号をそれぞれ二つの輝度の画素（ＹＨ，ＹＬ）お
よび二つの色差ＣＢの画素（ＣＢＨ，ＣＢＬ）ならびに
色差ＣＲの画素（ＣＲ）の５個のブロックとし、上記累
積加算手段は、上記入力端子から処理対象とするそれぞ
れ一方の輝度の画素および色差ＣＢの画素のブロックの
５ライン分の画素をそれぞれ入力する２個の第五の演算
回路および色差ＣＲの画素のブロックの５ライン分の画
素を入力する第六の演算回路と、この２個の第五の演算
回路および第六の演算回路の出力にそれぞれ５入力が接
続され出力が上記出力端子に接続された第二の五入力選
択回路を含み、上記各第五の演算回路は、上記入力端子
から一方の入力に処理対象とするブロックの５ライン分
をそれぞれ順次に入力し他方の入力に累積加算結果を入
力する２個の第三の２入力選択回路と、この２個の第三
の２入力選択回路の出力信号をそれぞれ入力し累積加算
結果を上記第二の５入力選択回路の該当する入力にそれ
ぞれ与える２個の第十のＲＡＭと、この２個の第十のＲ
ＡＭから処理対象とするブロックの５ライン分をそれぞ
れ該当する入力に入力する第四の２入力選択回路と、こ
の２入力選択回路から処理対象とするブロックの５ライ
ン分を順次入力し計数を乗ずる第五の乗算器と、この第
五の乗算器の出力信号を累積加算し累積加算結果を上記
２個の第三の２入力選択回路の他方の入力にそれぞれ与
える第五の累積加算器と、上記入力端子から一方の入力
に処理対象とするブロックの５ライン分を順次に入力し
他方の入力に累積加算結果を入力する第四の２入力選択
回路と、この第四の２入力選択回路の出力信号を入力し
累積加算結果を上記第二の５入力選択回路の該当する入
力に与える第十二のＲＡＭと、この第十二のＲＡＭから
処理対象とするブロックの５ライン分を順次入力し計数
を乗ずる第六の乗算器と、この第六の乗算器の出力信号
を累積加算し累積加算結果を上記第四の２入力選択回路
の他方の入力に与える第六の累積加算器とを含むことが
できる。
【００１２】
【作用】走査線数変換手段は、入力されたｎ本の走査線
の画素に対して累積加算処理を行ってＮＴＳＣまたはＰ
ＡＬ画像信号をＣＩＦフォーマットに変換する。このと
き、走査線数変換手段の累積加算手段は、入力信号の１
ラインの輝度信号と色差信号の画素数に基づいて、１ラ
インの有効画素をｎより少ない数のブロックに分け、そ
れぞれのブロックのｎライン分を累積加算して累積加算
演算を行う。以上の動作により乗算器の数を減少してチ
ップサイズを小形にし、かつ消費電力を少なくできる。
の画素に対して累積加算処理を行ってＮＴＳＣまたはＰ
ＡＬ画像信号をＣＩＦフォーマットに変換する。このと
き、走査線数変換手段の累積加算手段は、入力信号の１
ラインの輝度信号と色差信号の画素数に基づいて、１ラ
インの有効画素をｎより少ない数のブロックに分け、そ
れぞれのブロックのｎライン分を累積加算して累積加算
演算を行う。以上の動作により乗算器の数を減少してチ
ップサイズを小形にし、かつ消費電力を少なくできる。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明第一実施例ＣＩＦ変換回路のブロッ
ク構成図である。図１において、ＣＩＦ変換回路は、入
力信号を入力する入力端子Ｔ1 と、この入力信号のｎ個
の走査線数を１個の走査線数に変換する走査線数変換手
段と、この走査線数変換手段の出力信号を出力する出力
端子Ｔ2 とを備える。
する。図１は本発明第一実施例ＣＩＦ変換回路のブロッ
ク構成図である。図１において、ＣＩＦ変換回路は、入
力信号を入力する入力端子Ｔ1 と、この入力信号のｎ個
の走査線数を１個の走査線数に変換する走査線数変換手
段と、この走査線数変換手段の出力信号を出力する出力
端子Ｔ2 とを備える。
【００１４】ここで本発明の特徴とするところは、走査
線数変換手段は入力信号の走査線当りの輝度信号および
色差信号の画素数に基づき１ラインの有効画素をｎより
少ない数のブロックに分けそれぞれのブロックのｎライ
ン分を累積加算して出力端子Ｔ2 に与える累積加算手段
を含むことにある。
線数変換手段は入力信号の走査線当りの輝度信号および
色差信号の画素数に基づき１ラインの有効画素をｎより
少ない数のブロックに分けそれぞれのブロックのｎライ
ン分を累積加算して出力端子Ｔ2 に与える累積加算手段
を含むことにある。
【００１５】また、ｎは５であり、累積加算手段は、入
力端子Ｔ1 にそれぞれ入力が接続された４個の第一の演
算回路として演算回路171 〜174 と、４個の演算回路17
1 〜174 の出力にそれぞれ４入力が接続され出力が出力
端子Ｔ2 に接続された第一の４入力選択回路として４入
力選択回路18とを含み、各演算回路171 〜174 は、入力
端子Ｔ1 から一方の入力に処理対象のブロックの画素の
５ライン分を順次入力し他方の入力に累積加算結果を入
力する第一の２入力選択回路として２入力選択回路11
と、２入力選択回路11の出力信号を入力し入力フォーマ
ットに従って累積加算結果を４入力選択回路18の該当す
る入力に与える第一のＲＡＭとしてＲＡＭ12と、ＲＡＭ
12から処理対象のブロックの画素の５ライン分を順次入
力し係数を乗ずる第一の乗算器として乗算器13と、乗算
器13の出力信号を累積加算し累積加算結果を２入力選択
回路11の他方の入力に与える第一の累積加算器として累
積加算器16とを含む。
力端子Ｔ1 にそれぞれ入力が接続された４個の第一の演
算回路として演算回路171 〜174 と、４個の演算回路17
1 〜174 の出力にそれぞれ４入力が接続され出力が出力
端子Ｔ2 に接続された第一の４入力選択回路として４入
力選択回路18とを含み、各演算回路171 〜174 は、入力
端子Ｔ1 から一方の入力に処理対象のブロックの画素の
５ライン分を順次入力し他方の入力に累積加算結果を入
力する第一の２入力選択回路として２入力選択回路11
と、２入力選択回路11の出力信号を入力し入力フォーマ
ットに従って累積加算結果を４入力選択回路18の該当す
る入力に与える第一のＲＡＭとしてＲＡＭ12と、ＲＡＭ
12から処理対象のブロックの画素の５ライン分を順次入
力し係数を乗ずる第一の乗算器として乗算器13と、乗算
器13の出力信号を累積加算し累積加算結果を２入力選択
回路11の他方の入力に与える第一の累積加算器として累
積加算器16とを含む。
【００１６】このような構成のＣＩＦ変換回路の動作に
ついて説明する。図７はＣＩＦ変換回路の入力信号の１
フィールド分のフレームフォーマットである。図７にお
いて、画素方向の情報１ライン（ＮＴＳＣ＝ 858画素、
ＣＩＦ＝ 858画素、ＰＡＬ＝864 画素) を時間軸で多重
(ＮＴＳＣ＝ 525ライン、ＣＩＦ＝ 525ライン、ＰＡＬ
＝ 625ライン) したものが１フィールドとなっている。
１ライン中の画素信号は輝度信号Ｙが 352画素、色差信
号ＣＲが 176画素、色差信号ＣＢが 176画素の３種類の
有効画素成分がバースト状に配列されており各画素間に
64画素と次のラインの先頭までの期間に無効画素が挿入
されている。信号の入力フォーマットの違いにより１ラ
イン中の総画素数および１フィールド中の有効ライン数
が異なってくるが、１ライン中で処理の対象となる有効
画素数は入力フォーマットによらず一定である。
ついて説明する。図７はＣＩＦ変換回路の入力信号の１
フィールド分のフレームフォーマットである。図７にお
いて、画素方向の情報１ライン（ＮＴＳＣ＝ 858画素、
ＣＩＦ＝ 858画素、ＰＡＬ＝864 画素) を時間軸で多重
(ＮＴＳＣ＝ 525ライン、ＣＩＦ＝ 525ライン、ＰＡＬ
＝ 625ライン) したものが１フィールドとなっている。
１ライン中の画素信号は輝度信号Ｙが 352画素、色差信
号ＣＲが 176画素、色差信号ＣＢが 176画素の３種類の
有効画素成分がバースト状に配列されており各画素間に
64画素と次のラインの先頭までの期間に無効画素が挿入
されている。信号の入力フォーマットの違いにより１ラ
イン中の総画素数および１フィールド中の有効ライン数
が異なってくるが、１ライン中で処理の対象となる有効
画素数は入力フォーマットによらず一定である。
【００１７】輝度信号Ｙの 352画素を２分割し前半をＹ
Ｈ、後半をＹＬとすると、１ライン中の有効画素は４種
類（ＹＨ、ＹＬ、ＣＲ、ＣＢ）でそれぞれ 176画素とな
る。
Ｈ、後半をＹＬとすると、１ライン中の有効画素は４種
類（ＹＨ、ＹＬ、ＣＲ、ＣＢ）でそれぞれ 176画素とな
る。
【００１８】本実施例ではこの 176画素単位での処理を
行う。
行う。
【００１９】図１において、演算回路171 〜174 では各
々輝度信号ＹＨ、輝度信号ＹＬ、色差信号ＣＲ、色差信
号ＣＢに対する重畳を行う。ＲＡＭ12は処理対象画素５
ライン分 880画素と同一画素５ラインに対する重畳結果
176画素分との記憶容量 (1056word) を持つ。
々輝度信号ＹＨ、輝度信号ＹＬ、色差信号ＣＲ、色差信
号ＣＢに対する重畳を行う。ＲＡＭ12は処理対象画素５
ライン分 880画素と同一画素５ラインに対する重畳結果
176画素分との記憶容量 (1056word) を持つ。
【００２０】はじめに、２入力選択回路11は入力端子Ｔ
1 側の入力を選択し、処理対象画素１ライン分をＲＡＭ
12に書込む。処理対象画素５ライン分の書込みが終了す
ると２入力選択回路11は累積加算器16側の入力を選択
し、書込みの２倍の速度で読出しを始める。 176画素中
一つの画素に関して５ライン分連続して読出しを行い、
各ラインの読出しデータは乗算器13でタップ係数との乗
算を行う。乗算結果は累積加算器16で５ライン分の重畳
を行い、重畳結果を累積器15より読出しＲＡＭ12に書込
む。５ライン分の読出しが終了し、重畳結果の書込みが
終了すると次の画素で同様の処理を行う。 176画素の重
畳が終了すると２入力選択回路11は入力端子Ｔ1 側の入
力を選択し、次にラインの処理対象画素の入力を待つ。
次のラインの処理対象画素のＲＡＭ12への書込みは５ラ
イン前の処理対象画素に上書きする。すなわちＲＡＭ12
は最新の５ライン分の処理対象画素が記憶される。ＮＴ
ＳＣ、ＰＡＬ、ＣＩＦ各フォーマットにおける１ライン
の画素数の最小値は 858画素であるために、各ラインに
おける書込みも858 画素の入力時間以内で終えなければ
ならない。図１において、処理対象画素の書込みに 176
画素分と１ラインの重畳に （880画素＋176画素)／２＝528 の画素分との処理時間を要するため１ラインの処理は 7
04画素分の処理時間で終了する。ＲＡＭ12からの重畳結
果の読出しは、次のラインの重畳結果の書込みが行われ
る前にフレームフォーマットに従って順次演算回路171
〜174 のＲＡＭ12より読出し４入力選択回路18より出力
する。上述のように本実施例は乗算器を４個に減少する
ことができる。
1 側の入力を選択し、処理対象画素１ライン分をＲＡＭ
12に書込む。処理対象画素５ライン分の書込みが終了す
ると２入力選択回路11は累積加算器16側の入力を選択
し、書込みの２倍の速度で読出しを始める。 176画素中
一つの画素に関して５ライン分連続して読出しを行い、
各ラインの読出しデータは乗算器13でタップ係数との乗
算を行う。乗算結果は累積加算器16で５ライン分の重畳
を行い、重畳結果を累積器15より読出しＲＡＭ12に書込
む。５ライン分の読出しが終了し、重畳結果の書込みが
終了すると次の画素で同様の処理を行う。 176画素の重
畳が終了すると２入力選択回路11は入力端子Ｔ1 側の入
力を選択し、次にラインの処理対象画素の入力を待つ。
次のラインの処理対象画素のＲＡＭ12への書込みは５ラ
イン前の処理対象画素に上書きする。すなわちＲＡＭ12
は最新の５ライン分の処理対象画素が記憶される。ＮＴ
ＳＣ、ＰＡＬ、ＣＩＦ各フォーマットにおける１ライン
の画素数の最小値は 858画素であるために、各ラインに
おける書込みも858 画素の入力時間以内で終えなければ
ならない。図１において、処理対象画素の書込みに 176
画素分と１ラインの重畳に （880画素＋176画素)／２＝528 の画素分との処理時間を要するため１ラインの処理は 7
04画素分の処理時間で終了する。ＲＡＭ12からの重畳結
果の読出しは、次のラインの重畳結果の書込みが行われ
る前にフレームフォーマットに従って順次演算回路171
〜174 のＲＡＭ12より読出し４入力選択回路18より出力
する。上述のように本実施例は乗算器を４個に減少する
ことができる。
【００２１】図２は本発明第二実施例ＣＩＦ変換回路の
ブロック構成図である。図２において、Ｔ1 は入力端
子、Ｔ2 は出力端子、22はＲＡＭ、23は乗算器、24は加
算器、25は累積器、26は累積加算器、271 〜274 は演算
回路および28は４入力選択回路である。
ブロック構成図である。図２において、Ｔ1 は入力端
子、Ｔ2 は出力端子、22はＲＡＭ、23は乗算器、24は加
算器、25は累積器、26は累積加算器、271 〜274 は演算
回路および28は４入力選択回路である。
【００２２】本実施例は第一実施例と同様に176 画素単
位での処理を行う。図２において、ＲＡＭ22には１ライ
ンの中で処理対象画素一種類のみの情報を５ライン分記
憶する（176 画素×５＝ 880画素) 。任意のラインにお
いて処理対象画素をＲＡＭ22へ書込むと、次のラインの
処理対象画素がくるまでは書込みが行われないために、
書込み終了と同時にＲＡＭ22の読出しを開始する。読出
す順序は 176画素中一つの画素に関して５ライン分連続
して読出し、５ライン分の読出しが終了すると次の画素
の読出しを始める。各ラインの読出しデータは乗算器23
でタップ係数との乗算を行い、乗算結果は累積加算器26
で５タップ分の重畳を行いＲＡＭ29に書込まれる。 176
画素分の情報がＲＡＭ22より読出されるとＲＡＭ29には
各画素での重畳結果が記憶されることになる。なお、Ｒ
ＡＭ22からの 176画素の読出しは、次のラインでＲＡＭ
22へ書込みが行われる前に完了させなくてはならないた
めに、変換フォーマットによっては書込みの倍速で読出
す必要がある。
位での処理を行う。図２において、ＲＡＭ22には１ライ
ンの中で処理対象画素一種類のみの情報を５ライン分記
憶する（176 画素×５＝ 880画素) 。任意のラインにお
いて処理対象画素をＲＡＭ22へ書込むと、次のラインの
処理対象画素がくるまでは書込みが行われないために、
書込み終了と同時にＲＡＭ22の読出しを開始する。読出
す順序は 176画素中一つの画素に関して５ライン分連続
して読出し、５ライン分の読出しが終了すると次の画素
の読出しを始める。各ラインの読出しデータは乗算器23
でタップ係数との乗算を行い、乗算結果は累積加算器26
で５タップ分の重畳を行いＲＡＭ29に書込まれる。 176
画素分の情報がＲＡＭ22より読出されるとＲＡＭ29には
各画素での重畳結果が記憶されることになる。なお、Ｒ
ＡＭ22からの 176画素の読出しは、次のラインでＲＡＭ
22へ書込みが行われる前に完了させなくてはならないた
めに、変換フォーマットによっては書込みの倍速で読出
す必要がある。
【００２３】演算回路271 〜274 では各々輝度信号Ｙ
Ｈ、輝度信号ＹＬ、色差信号ＣＲ、色差信号ＣＢに対す
る重畳を行い結果はフレームフォーマットに従って順次
各演算回路のＲＡＭ29より読出し４入力選択回路28より
出力する。上述のように本発明は乗算器を４個に減少す
ることができる。
Ｈ、輝度信号ＹＬ、色差信号ＣＲ、色差信号ＣＢに対す
る重畳を行い結果はフレームフォーマットに従って順次
各演算回路のＲＡＭ29より読出し４入力選択回路28より
出力する。上述のように本発明は乗算器を４個に減少す
ることができる。
【００２４】図３は本発明第三実施例ＣＩＦ変換回路の
ブロック構成図である。図３において、Ｔ1 は入力端
子、Ｔ2 は出力端子、311 、312 は２入力選択回路、32
1 〜325 はＲＡＭ、33は乗算器、34は加算器、35は累積
器、36は累積加算器、371 〜373 は演算回路、38は５入
力選択回路および391 〜395 はＲＡＭを示す。
ブロック構成図である。図３において、Ｔ1 は入力端
子、Ｔ2 は出力端子、311 、312 は２入力選択回路、32
1 〜325 はＲＡＭ、33は乗算器、34は加算器、35は累積
器、36は累積加算器、371 〜373 は演算回路、38は５入
力選択回路および391 〜395 はＲＡＭを示す。
【００２５】本実施例は、輝度信号Ｙの352 画素を２分
割し前半176 画素をＹＨ、後半176 画素をＹＬとし、さ
らに、色差信号ＣＢの 176画素を２分割し前半88画素を
ＣＢＨ、後半88画素をＣＢＬとし５種類の有効画素とし
て制御を行う。
割し前半176 画素をＹＨ、後半176 画素をＹＬとし、さ
らに、色差信号ＣＢの 176画素を２分割し前半88画素を
ＣＢＨ、後半88画素をＣＢＬとし５種類の有効画素とし
て制御を行う。
【００２６】図３において、ＲＡＭ321 には輝度信号Ｙ
Ｈ、ＲＡＭ322 には色差信号ＣＢＨ、ＲＡＭ323 には輝
度信号ＹＬ、ＲＡＭ324 には色差信号ＣＢＬおよびＲＡ
Ｍ325 には色差信号ＣＲが各々のＲＡＭの有効画素とし
て５ライン分書込まれる。したがってＲＡＭ321 、ＲＡ
Ｍ323 およびＲＡＭ325 は880word ならびにＲＡＭ322
およびＲＡＭ324 は440word の記憶容量を持つ。また、
ＲＡＭ391 〜395 は各有効画素に対する処理結果が格納
され、ＲＡＭ391 、ＲＡＭ393 およびＲＡＭ395 は176w
ord ならびにＲＡＭ392 およびＲＡＭ394 は88wordの記
憶容量を持つ。
Ｈ、ＲＡＭ322 には色差信号ＣＢＨ、ＲＡＭ323 には輝
度信号ＹＬ、ＲＡＭ324 には色差信号ＣＢＬおよびＲＡ
Ｍ325 には色差信号ＣＲが各々のＲＡＭの有効画素とし
て５ライン分書込まれる。したがってＲＡＭ321 、ＲＡ
Ｍ323 およびＲＡＭ325 は880word ならびにＲＡＭ322
およびＲＡＭ324 は440word の記憶容量を持つ。また、
ＲＡＭ391 〜395 は各有効画素に対する処理結果が格納
され、ＲＡＭ391 、ＲＡＭ393 およびＲＡＭ395 は176w
ord ならびにＲＡＭ392 およびＲＡＭ394 は88wordの記
憶容量を持つ。
【００２７】任意のラインにおいて有効画素をＲＡＭ32
1 〜325 へ書込むと、次のラインの有効画素がくるまで
はこのＲＡＭへの書込みは行われないために、この間を
利用して信号処理を行う。ＲＡＭ321 への書込み終了時
刻ｔｗ２は書込み開始時刻（図７に示す輝度信号Ｙの第
１番目の画素）を基準として 176番目となる。ｔｗ２＝
入力信号周期×176画素
1 〜325 へ書込むと、次のラインの有効画素がくるまで
はこのＲＡＭへの書込みは行われないために、この間を
利用して信号処理を行う。ＲＡＭ321 への書込み終了時
刻ｔｗ２は書込み開始時刻（図７に示す輝度信号Ｙの第
１番目の画素）を基準として 176番目となる。ｔｗ２＝
入力信号周期×176画素
【００２８】ＲＡＭ321 への書込みが終了すると２入力
選択回路311 はＲＡＭ321 側の入力を選択し入力信号周
波数の２倍の速度で読出しを開始する。読出す順序は、
第一番目の画素より始めて５ライン分連続して読出しを
行い、５ライン分の読出しが終了すると次の画素へと移
っていく。読出したデータには乗算器33でラインごとに
重みの異なる係数を乗じ、累積加算器36で５ライン分の
重畳を行い、重畳結果をＲＡＭ391 に書込む。ＲＡＭ32
1 への書込み開始時刻を基準としたときＲＡＭ321 の読
出し終了時刻tr2 は以下で与えられる。 tr2＝入力信号周期×(176画素＋0.5×880画素) ＝入力信号周期×616画素
選択回路311 はＲＡＭ321 側の入力を選択し入力信号周
波数の２倍の速度で読出しを開始する。読出す順序は、
第一番目の画素より始めて５ライン分連続して読出しを
行い、５ライン分の読出しが終了すると次の画素へと移
っていく。読出したデータには乗算器33でラインごとに
重みの異なる係数を乗じ、累積加算器36で５ライン分の
重畳を行い、重畳結果をＲＡＭ391 に書込む。ＲＡＭ32
1 への書込み開始時刻を基準としたときＲＡＭ321 の読
出し終了時刻tr2 は以下で与えられる。 tr2＝入力信号周期×(176画素＋0.5×880画素) ＝入力信号周期×616画素
【００２９】図７で輝度信号Ｙの第 616番目の画素の位
置ではすでにＲＡＭ322 〜ＲＡＭ324 への書込みが終了
している。
置ではすでにＲＡＭ322 〜ＲＡＭ324 への書込みが終了
している。
【００３０】ＲＡＭ321 の読出しが終了すると２入力選
択回路311 はＲＡＭ322 側の入力を選択しＲＡＭ321 と
同様に入力信号周波数の２倍の速度で読出しを開始す
る。同様に乗算器33および累積加算器36で５ライン分の
重畳を行い結果をＲＡＭ392 へ書込む。ＲＡＭ322 の読
出しは次のラインでのＲＡＭ321 の読出し開始前までに
終えなくてはならない。ＲＡＭ321への書込み開始時刻
を基準としたときＲＡＭ322 の読出し終了時刻は以下と
なる。 tr3 ＝入力信号周期×(616画素＋0.5 ×440画素) ＝入力信号周期×836 画素
択回路311 はＲＡＭ322 側の入力を選択しＲＡＭ321 と
同様に入力信号周波数の２倍の速度で読出しを開始す
る。同様に乗算器33および累積加算器36で５ライン分の
重畳を行い結果をＲＡＭ392 へ書込む。ＲＡＭ322 の読
出しは次のラインでのＲＡＭ321 の読出し開始前までに
終えなくてはならない。ＲＡＭ321への書込み開始時刻
を基準としたときＲＡＭ322 の読出し終了時刻は以下と
なる。 tr3 ＝入力信号周期×(616画素＋0.5 ×440画素) ＝入力信号周期×836 画素
【００３１】１ラインの画素数は 858または 864である
ために、ＲＡＭ322 の読出しは１ライン内で処理可能と
なる。
ために、ＲＡＭ322 の読出しは１ライン内で処理可能と
なる。
【００３２】以上示した一連の操作により有効画素の輝
度信号ＹＨと色差信号ＣＢＨとに対する処理が完了す
る。
度信号ＹＨと色差信号ＣＢＨとに対する処理が完了す
る。
【００３３】同様に、ＲＡＭ323 、ＲＡＭ324 、２入力
選択回路312 、演算回路372 、ＲＡＭ393 、ＲＡＭ394
を用いて有効画素の輝度信号ＹＬおよび色差信号ＣＢＬ
に対する信号処理を行い、ＲＡＭ325 、演算回路373、
ＲＡＭ395 を用いて色差信号ＣＲに対する信号処理を行
う。
選択回路312 、演算回路372 、ＲＡＭ393 、ＲＡＭ394
を用いて有効画素の輝度信号ＹＬおよび色差信号ＣＢＬ
に対する信号処理を行い、ＲＡＭ325 、演算回路373、
ＲＡＭ395 を用いて色差信号ＣＲに対する信号処理を行
う。
【００３４】ＲＡＭ391 〜395 は次のラインの先頭より
入力フォーマットに合わせて第一の画素より順番に読出
しを行い、５入力選択回路38では読出しを行っているＲ
ＡＭ391 〜395 の出力が選択される。上述のように本実
施例は乗算器を３個に減少できる。
入力フォーマットに合わせて第一の画素より順番に読出
しを行い、５入力選択回路38では読出しを行っているＲ
ＡＭ391 〜395 の出力が選択される。上述のように本実
施例は乗算器を３個に減少できる。
【００３５】図４は本発明第四実施例ＣＩＦ変換回路の
ブロック構成図である。図５は本発明第四実施例ＣＩＦ
変換回路の演算回路（771 ) の動作を示すタイムチャー
トである。図６は本発明第四実施例ＣＩＦ変換回路の演
算回路（771 ) の累積加算時のＲＡＭアドレスと読出し
および書込みとの関係を示す図である。図４において、
Ｔ1 は入力端子、Ｔ2 は出力端子、711 〜713 は２入力
選択回路、721 〜723 はＲＡＭ、79は２入力選択回路、
73は乗算器、74は加算器、75は累積器、76は累積加算
器、771 〜773 は演算回路および78は５入力選択回路を
示す。
ブロック構成図である。図５は本発明第四実施例ＣＩＦ
変換回路の演算回路（771 ) の動作を示すタイムチャー
トである。図６は本発明第四実施例ＣＩＦ変換回路の演
算回路（771 ) の累積加算時のＲＡＭアドレスと読出し
および書込みとの関係を示す図である。図４において、
Ｔ1 は入力端子、Ｔ2 は出力端子、711 〜713 は２入力
選択回路、721 〜723 はＲＡＭ、79は２入力選択回路、
73は乗算器、74は加算器、75は累積器、76は累積加算
器、771 〜773 は演算回路および78は５入力選択回路を
示す。
【００３６】本実施例は、輝度信号Ｙの352 画素を２分
割し前半176 画素をＹＨ、後半176 画素をＹＬとし、さ
らに、色差信号ＣＢの176 画素を２分割し前半88画素を
ＣＢＨ後半88画素をＣＢＬと５種類の有効画素として制
御を行う。
割し前半176 画素をＹＨ、後半176 画素をＹＬとし、さ
らに、色差信号ＣＢの176 画素を２分割し前半88画素を
ＣＢＨ後半88画素をＣＢＬと５種類の有効画素として制
御を行う。
【００３７】図４において演算回路771 では輝度信号Ｙ
Ｈと色差信号ＣＢＨとに対し、また演算回路772 では輝
度信号ＹＬと色差信号ＣＢＬとに対し、さらに演算回路
773 では色差信号ＣＲに対して重畳を行う。演算回路77
1 のＲＡＭ721 には輝度信号ＹＨ、演算回路772 のＲＡ
Ｍ722 には色差信号ＣＢＨ、演算回路772 のＲＡＭ721
には輝度信号ＹＬ、演算回路772 、ＲＡＭ722 には色差
信号ＣＢＬおよび演算回路773 のＲＡＭ723 には色差信
号ＣＲが各々のＲＡＭ721 〜723 の処理対象画素として
５ライン分書込まれる。したがってＲＡＭ721 およびＲ
ＡＭ722 は880word ならびにＲＡＭ723 は440word の記
憶容量を持つ。
Ｈと色差信号ＣＢＨとに対し、また演算回路772 では輝
度信号ＹＬと色差信号ＣＢＬとに対し、さらに演算回路
773 では色差信号ＣＲに対して重畳を行う。演算回路77
1 のＲＡＭ721 には輝度信号ＹＨ、演算回路772 のＲＡ
Ｍ722 には色差信号ＣＢＨ、演算回路772 のＲＡＭ721
には輝度信号ＹＬ、演算回路772 、ＲＡＭ722 には色差
信号ＣＢＬおよび演算回路773 のＲＡＭ723 には色差信
号ＣＲが各々のＲＡＭ721 〜723 の処理対象画素として
５ライン分書込まれる。したがってＲＡＭ721 およびＲ
ＡＭ722 は880word ならびにＲＡＭ723 は440word の記
憶容量を持つ。
【００３８】図５および図６において、はじめに２入力
選択回路711 は入力端子Ｔ1 側の入力を選択し、処理対
象画素（ＹＨ）の１ライン分をＲＡＭ721 に書込む。処
理対象画素（ＹＨ）の５ライン分の書込みが終了すると
二入力選択回路711 は累積加算器76側の入力を選択し、
２入力選択回路79はＲＡＭ721 側を選択し書込みの２倍
の速度で読出しを始める。
選択回路711 は入力端子Ｔ1 側の入力を選択し、処理対
象画素（ＹＨ）の１ライン分をＲＡＭ721 に書込む。処
理対象画素（ＹＨ）の５ライン分の書込みが終了すると
二入力選択回路711 は累積加算器76側の入力を選択し、
２入力選択回路79はＲＡＭ721 側を選択し書込みの２倍
の速度で読出しを始める。
【００３９】176 画素中の一つの画素に関して５ライン
分連続して読出しを行い、各ラインの読出しデータは乗
算器73でタップ係数との乗算を行う。乗算結果は累積加
算器76で５ライン分の重畳を行い、重畳結果を累積器75
より読出してＲＡＭ721 の１ライン目（５ライン中最も
古い有効画素）のアドレスに書込む。５ライン分の読出
しが終了し、重畳結果の書込みが終了すると次の画素で
同様の処理を行う。176 画素の重畳が終了すると２入力
選択回路711 は入力端子Ｔ1 側の入力を選択し、次のラ
インの処理対象画素の入力を待つ。
分連続して読出しを行い、各ラインの読出しデータは乗
算器73でタップ係数との乗算を行う。乗算結果は累積加
算器76で５ライン分の重畳を行い、重畳結果を累積器75
より読出してＲＡＭ721 の１ライン目（５ライン中最も
古い有効画素）のアドレスに書込む。５ライン分の読出
しが終了し、重畳結果の書込みが終了すると次の画素で
同様の処理を行う。176 画素の重畳が終了すると２入力
選択回路711 は入力端子Ｔ1 側の入力を選択し、次のラ
インの処理対象画素の入力を待つ。
【００４０】累積加算器76での累積加算実行中、２入力
選択回路712 では入力端子Ｔ1 側の入力を選択し、処理
対象画素（ＣＢＨ）の１ライン分をＲＡＭ722 に書込
み、書込みが終了すると２入力選択回路712 は累積加算
器77側の入力を選択しＲＡＭ721 の累積加算が終了する
のを待っている。
選択回路712 では入力端子Ｔ1 側の入力を選択し、処理
対象画素（ＣＢＨ）の１ライン分をＲＡＭ722 に書込
み、書込みが終了すると２入力選択回路712 は累積加算
器77側の入力を選択しＲＡＭ721 の累積加算が終了する
のを待っている。
【００４１】ＲＡＭ721 の累積加算が終了すると２入力
選択回路78はＲＡＭ722 側の入力を選択し、ＲＡＭ721
と同様にＲＡＭ722 で処理対象画素ＣＢＨに対する重畳
を始める。ＲＡＭ722 での重畳が終了すると２入力選択
回路78はＲＡＭ721 側の入力を選択し次のラインでの処
理開始を待つ。
選択回路78はＲＡＭ722 側の入力を選択し、ＲＡＭ721
と同様にＲＡＭ722 で処理対象画素ＣＢＨに対する重畳
を始める。ＲＡＭ722 での重畳が終了すると２入力選択
回路78はＲＡＭ721 側の入力を選択し次のラインでの処
理開始を待つ。
【００４２】ＲＡＭ721 およびＲＡＭ722 での重畳結果
は次のラインでの処理対象画素入力時に、まず、重畳結
果の読出しを行い、その後同じアドレスに新しいデータ
の書込みを行う。このときにＲＡＭ721、722 に対する
制御は入力データの２倍の速度となり、ＲＡＭ721 また
はＲＡＭ722 には最新の５ライン分の処理対象画素が記
憶される。
は次のラインでの処理対象画素入力時に、まず、重畳結
果の読出しを行い、その後同じアドレスに新しいデータ
の書込みを行う。このときにＲＡＭ721、722 に対する
制御は入力データの２倍の速度となり、ＲＡＭ721 また
はＲＡＭ722 には最新の５ライン分の処理対象画素が記
憶される。
【００４３】演算回路772 では演算回路771 と同様に、
輝度信号ＹＬと色差信号ＣＢＬに対する重畳を行い、演
算回路77 3 では演算回路771 での輝度信号ＹＨに対する
処理と同様に色差信号ＣＲに対する重畳を行う。また、
５入力選択回路78は入力信号のフォーマットに従って、
該当するＲＡＭ721 〜723 の出力を選択し出力端子Ｔ2
から変換結果として出力する。任意のラインにおいて処
理対象画素をＲＡＭ721 〜723 へ書込み、次のラインの
処理対象画素が来るまでの時間を利用して信号処理を行
う。
輝度信号ＹＬと色差信号ＣＢＬに対する重畳を行い、演
算回路77 3 では演算回路771 での輝度信号ＹＨに対する
処理と同様に色差信号ＣＲに対する重畳を行う。また、
５入力選択回路78は入力信号のフォーマットに従って、
該当するＲＡＭ721 〜723 の出力を選択し出力端子Ｔ2
から変換結果として出力する。任意のラインにおいて処
理対象画素をＲＡＭ721 〜723 へ書込み、次のラインの
処理対象画素が来るまでの時間を利用して信号処理を行
う。
【００４４】図６においてＲＡＭ721 への書込終了時刻
は輝度信号ＹＨの書込み開始時刻を１としたとき時刻17
6 となる。ＲＡＭ721 の重畳には５ライン分の読出しと
一回の書込みを２倍の速度で176画素分行うので時刻177
より開始して時刻704 までかかる。ＲＡＭ722 の重畳
は同様に88画素分行うため、時刻705より開始して時刻9
68 までかかる。重畳に対する許容時刻はＮＴＳＣまた
はＰＡＬにおいては２ライン目の輝度信号ＹＨの書き込
み終了時刻1035であるため充分に余裕をもって処理が可
能であると結論づけられる。
は輝度信号ＹＨの書込み開始時刻を１としたとき時刻17
6 となる。ＲＡＭ721 の重畳には５ライン分の読出しと
一回の書込みを２倍の速度で176画素分行うので時刻177
より開始して時刻704 までかかる。ＲＡＭ722 の重畳
は同様に88画素分行うため、時刻705より開始して時刻9
68 までかかる。重畳に対する許容時刻はＮＴＳＣまた
はＰＡＬにおいては２ライン目の輝度信号ＹＨの書き込
み終了時刻1035であるため充分に余裕をもって処理が可
能であると結論づけられる。
【００４５】上述のように本実施例は乗算器を３個に減
少できる。
少できる。
【００４６】
【発明の効果】以上説明したように、本発明は、乗算器
の個数を減少してチップサイズを小形にし、かつ消費電
力を少なくすることができる優れた効果がある。
の個数を減少してチップサイズを小形にし、かつ消費電
力を少なくすることができる優れた効果がある。
【図１】 本発明第一実施例ＣＩＦ変換回路のブロック
構成図。
構成図。
【図２】 本発明第二実施例ＣＩＦ変換回路のブロック
構成図。
構成図。
【図３】 本発明第三実施例ＣＩＦ変換回路のブロック
構成図。
構成図。
【図４】 本発明第四実施例ＣＩＦ変換回路のブロック
構成図。
構成図。
【図５】 本発明第四実施例ＣＩＦ変換回路の演算回路
（771 ) の動作を示すタイムチャート。
（771 ) の動作を示すタイムチャート。
【図６】 本発明第四実施例ＣＩＦ変換回路の演算回路
（771 ) の累積加算時のＲＡＭアドレスと読出しおよび
書込みとの関係を示す図。
（771 ) の累積加算時のＲＡＭアドレスと読出しおよび
書込みとの関係を示す図。
【図７】 ＣＩＦ変換回路の入力信号のフレームフォー
マット。
マット。
【図８】 従来例のＣＩＦ変換回路のブロック構成図。
【図９】 ＮＴＳＣフォーマットまたはＰＡＬフォーマ
ットとＣＩＦフォーマットとの相互変換を示す図。
ットとＣＩＦフォーマットとの相互変換を示す図。
11、311 、312 、711 〜713 、78 ２入力選択回路 12、22、29、321 〜325 、391 〜395 、721 〜723 Ｒ
ＡＭ 13、23、33、421 〜425 、79 乗算器 14、24、34、431 〜434 、74加算器 15、25、35、75 累積器 16、26、36、76 累積加算器 171 〜174 、271 〜274 、371 〜373 、771 〜773 演
算回路 18、28 ４入力選択回路 38、78 ５入力選択回路 411 〜415 遅延回路 Ｔ1 入力端子 Ｔ2 出力端子 51 アナログディジタル変換部 52 カラーデコーディング部 53 多重部 54 ＣＩＦ変換回路 55 帯域圧縮部 56 符号変換部 61 符号逆変換部 62 帯域伸張部 63 ＣＩＦ逆変換回路 64 分離部 65 カラーエンコーディング部 66 ディジタルアナログ変換部
ＡＭ 13、23、33、421 〜425 、79 乗算器 14、24、34、431 〜434 、74加算器 15、25、35、75 累積器 16、26、36、76 累積加算器 171 〜174 、271 〜274 、371 〜373 、771 〜773 演
算回路 18、28 ４入力選択回路 38、78 ５入力選択回路 411 〜415 遅延回路 Ｔ1 入力端子 Ｔ2 出力端子 51 アナログディジタル変換部 52 カラーデコーディング部 53 多重部 54 ＣＩＦ変換回路 55 帯域圧縮部 56 符号変換部 61 符号逆変換部 62 帯域伸張部 63 ＣＩＦ逆変換回路 64 分離部 65 カラーエンコーディング部 66 ディジタルアナログ変換部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松村 知津留 東京都港区西新橋三丁目20番４号 日本 電気エンジニアリング株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/01
Claims (5)
- 【請求項１】 入力信号を入力する入力端子と、この入
力されたｎラインについてのＮＴＳＣまたはＰＡＬ画像
信号の累積加算演算を行ってＣＩＦフォーマットの画像
信号に変換する走査線数変換手段と、この走査線数変換
手段の出力信号を出力する出力端子とを備えたＣＩＦ変
換回路において、 上記走査線数変換手段は、１ライン当たりの輝度信号
（Ｙ）および色差信号（ＣＲ，ＣＢ）の画素数に基づき
１ラインの有効画素をｎ以下の数のブロックに分け、そ
れぞれのブロック単位で各画素に対するｎライン分の累
積加算演算を行う累積加算手段を含むことを特徴とする
ＣＩＦ変換回路。 - 【請求項２】 ｎは５であり、１ラインの信号をそれぞ
れ二つの輝度の画素（ＹＨ，ＹＬ）および色差の画素
（ＣＲ，ＣＢ）の４個のブロックとし、上記累積加算手
段は、上記入力端子にそれぞれ入力が接続され各ブロッ
クの画素に対する累積加算演算を行う４個の第一の演算
回路と、この４個の第一の演算回路の出力にそれぞれ４
入力が接続され出力が上記出力端子に接続された第一の
４入力選択回路とを含み、上記各第一の演算回路は、上
記入力端子から一方の入力に処理対象のブロックの画素
の５ライン分を順次入力し他方の入力に累積加算結果を
入力する第一の２入力選択回路と、この第一の２入力選
択回路の出力信号を入力し入力フォーマットに従って累
積加算結果を上記第一の４入力選択回路の該当する入力
に与える第一のＲＡＭと、この第一のＲＡＭから処理対
象のブロックの画素の５ライン分を順次入力し係数を乗
ずる第一の乗算器と、この第一の乗算器の出力信号を累
積加算し累積加算結果を上記第一の２入力選択回路の他
方の入力に与える第一の累積加算器とを含む請求項１記
載のＣＩＦ変換回路。 - 【請求項３】 ｎは５であり、１ラインの信号をそれぞ
れ二つの輝度の画素（ＹＨ，ＹＬ）および色差の画素
（ＣＲ，ＣＢ）の４個のブロックとし、上記累積加算手
段は、上記入力端子に入力が接続され各ブロックの画素
に対する累積加算演算を行う４個の第二の演算回路と、
この４個の第二の演算回路の出力にそれぞれ４入力が接
続され出力が上記出力端子に接続された第二の４入力選
択回路とを含み、上記各第二の演算回路は、上記入力端
子から処理対象とするブロックの５ライン分の画素を入
力する第二のＲＡＭと、この第二のＲＡＭから処理対象
のブロックの画素を順次入力し係数を乗ずる第二の乗算
器と、この第二の乗算器の出力信号を累積加算する第二
の累積加算器と、この第二の累積加算器の累積加算結果
を入力し入力フォーマットに従って上記第二の４入力選
択回路の該当する入力に与える第三のＲＡＭとを含む請
求項１記載のＣＩＦ変換回路。 - 【請求項４】 ｎは５であり、１ラインの信号をそれぞ
れ二つの輝度の画素（ＹＨ，ＹＬ）および二つの色差Ｃ
Ｂの画素（ＣＢＨ，ＣＢＬ）ならびに色差ＣＲの画素
（ＣＲ）の５個のブロックとし、上記累積加算手段は、
上記入力端子から処理対象とする輝度Ｙと色差ＣＢの一
方の画素の５ライン分の画素をそれぞれ入力する２個の
第四のＲＡＭ、輝度Ｙと色差ＣＢの他方の画素の５ライ
ン分の画素をそれぞれ入力する２個の第五のＲＡＭおよ
び５ライン分の色差ＣＲの画素を入力する第六のＲＡＭ
と、２個の第五のＲＡＭおよび第六のＲＡＭと、上記２
個の第四のＲＡＭの出力信号をそれぞれ一方の入力に入
力し上記２個の第五のＲＡＭの出力信号をそれぞれ他方
の入力に入力する２個の第二の２入力選択回路と、上記
２個の第二の２入力選択回路の出力にそれぞれ入力が接
続された２個の第三の演算回路と、上記第六のＲＡＭの
出力に接続された第四の演算回路と、上記２個の第三の
演算回路の出力にそれぞれ入力が接続された２個の第七
のＲＡＭおよび２個の第八のＲＡＭと、上記第四の演算
回路の出力に入力が接続された第九のＲＡＭと、上記２
個の第七のＲＡＭ、上記２個の第八のＲＡＭおよび上記
第九のＲＡＭの出力に対応して５入力がそれぞれ接続さ
れ出力が上記出力端子に接続された第一の５入力選択回
路とを含み、上記各第三の演算回路は、上記第二の２入
力選択回路の出力信号を順次入力し係数を乗ずる第三の
乗算器と、この第三の乗算器の出力信号を累積加算し累
積加算結果を上記第七のＲＡＭおよび上記第八のＲＡＭ
の入力に与える第三の累積加算器とを含み、上記第四の
演算回路は、上記第六のＲＡＭの出力信号を順次入力し
係数を乗ずる第四の乗算器と、この第四の乗算器の出力
信号を累積加算し累積加算結果を上記第九のＲＡＭの入
力に与える第四の累積加算器とを含む請求項１記載のＣ
ＩＦ変換回路。 - 【請求項５】 ｎは５であり、１ラインの信号をそれぞ
れ二つの輝度の画素（ＹＨ，ＹＬ）および二つの色差Ｃ
Ｂの画素（ＣＢＨ，ＣＢＬ）ならびに色差ＣＲ の画素
（ＣＲ）の５個のブロックとし、上記累積加算手段は、
上記入力端子から処理対象とするそれぞれ一方の輝度の
画素および色差ＣＢの画素のブロックの５ライン分の画
素をそれぞれ入力する２個の第五の演算回路および色差
ＣＲの画素のブロックの５ライン分の画素を入力する第
六の演算回路と、この２個の第五の演算回路および第六
の演算回路の出力にそれぞれ５入力が接続され出力が上
記出力端子に接続された第二の五入力選択回路を含み、
上記各第五の演算回路は、上記入力端子から一方の入力
に処理対象とするブロックの５ライン分をそれぞれ順次
に入力し他方の入力に累積加算結果を入力する２個の第
三の２入力選択回路と、この２個の第三の２入力選択回
路の出力信号をそれぞれ入力し累積加算結果を上記第二
の５入力選択回路の該当する入力にそれぞれ与える２個
の第十のＲＡＭと、この２個の第十のＲＡＭから処理対
象とするブロックの５ライン分をそれぞれ該当する入力
に入力する第四の２入力選択回路と、この２入力選択回
路から処理対象とするブロックの５ライン分を順次入力
し計数を乗ずる第五の乗算器と、この第五の乗算器の出
力信号を累積加算し累積加算結果を上記２個の第三の２
入力選択回路の他方の入力にそれぞれ与える第五の累積
加算器と、上記入力端子から一方の入力に処理対象とす
るブロックの５ライン分を順次に入力し他方の入力に累
積加算結果を入力する第四の２入力選択回路と、この第
四の２入力選択回路の出力信号を入力し累積加算結果を
上記第二の５入力選択回路の該当する入力に与える第十
二のＲＡＭと、この第十二のＲＡＭから処理対象とする
ブロックの５ライン分を順次入力し計数を乗ずる第六の
乗算器と、この第六の乗算器の出力信号を累積加算し累
積加算結果を上記第四の２入力選択回路の他方の入力に
与える第六の累積加算器とを含む請求項１記載のＣＩＦ
変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10382891A JP3194980B2 (ja) | 1990-07-31 | 1991-04-08 | Ｃｉｆ変換回路 |
| US07/865,304 US5272520A (en) | 1991-04-08 | 1992-04-08 | CIF converter with reduced multipliers |
| DE69221923T DE69221923T2 (de) | 1991-04-08 | 1992-04-08 | Gemeinsamer Zwischenformat-Umwandler mit verringerter Multipliziereranzahl |
| AU14779/92A AU651295B2 (en) | 1991-04-08 | 1992-04-08 | CIF Converter with reduced multipliers |
| EP92106068A EP0508402B1 (en) | 1991-04-08 | 1992-04-08 | Common intermediate format converter with reduced number of multipliers |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20351190 | 1990-07-31 | ||
| JP2-203511 | 1990-07-31 | ||
| JP10382891A JP3194980B2 (ja) | 1990-07-31 | 1991-04-08 | Ｃｉｆ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229789A JPH04229789A (ja) | 1992-08-19 |
| JP3194980B2 true JP3194980B2 (ja) | 2001-08-06 |
Family
ID=26444416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10382891A Expired - Fee Related JP3194980B2 (ja) | 1990-07-31 | 1991-04-08 | Ｃｉｆ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3194980B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2134277C (en) * | 1993-10-27 | 2000-04-18 | Mitsuyoshi Nakaya | Video format conversions systems -- |
-
1991
- 1991-04-08 JP JP10382891A patent/JP3194980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04229789A (ja) | 1992-08-19 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |