JP3133161B2 - デジタル二次元フィルタおよび二次元有限インパルス応答（ｆｉｒ）フィルタ - Google Patents
デジタル二次元フィルタおよび二次元有限インパルス応答（ｆｉｒ）フィルタInfo
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- H04N19/80—Details of filtering operations specially adapted for video compression, e.g. for pixel interpolation
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Description
【０００１】
【発明の背景】この発明は特にＴＶ画像をコード化する
ために、たとえばいわゆる「サブバンド」コード化を達
成するために使用されるような有限インパルス応答（Ｆ
ＩＲ）型の二次元フィルタに関する。この出願におい
て、メモリが画像の連続ピクセルを含むＴＶ画像の処理
に関してこの発明を説明する。しかしながら、この発明
は二次元マトリックスに従って配列されるデータのフィ
ルタリングに一般に適用されることは明らかである。
ために、たとえばいわゆる「サブバンド」コード化を達
成するために使用されるような有限インパルス応答（Ｆ
ＩＲ）型の二次元フィルタに関する。この出願におい
て、メモリが画像の連続ピクセルを含むＴＶ画像の処理
に関してこの発明を説明する。しかしながら、この発明
は二次元マトリックスに従って配列されるデータのフィ
ルタリングに一般に適用されることは明らかである。
【０００２】図１に示されるように、ピクセルＰｉｊ、
ここでｉは１とＭとの間に含まれるライン指数であり、
かつｊは１とＮとの間に含まれるカラム指数であるピク
セルＰｉｊによって構成される画像があると仮定して、
二次元ＦＩＲフィルタリングは１ラインピクセルのシー
ケンスで、かつ１カラムピクセルのシーケンスで直線状
の結合の動作を行なうことを含む。フィルタリングはも
し考慮されたシーケンスが２ｐ＋１の連続ピクセルに関
連するシーケンスであればランク２ｐ＋１のものであ
る。
ここでｉは１とＭとの間に含まれるライン指数であり、
かつｊは１とＮとの間に含まれるカラム指数であるピク
セルＰｉｊによって構成される画像があると仮定して、
二次元ＦＩＲフィルタリングは１ラインピクセルのシー
ケンスで、かつ１カラムピクセルのシーケンスで直線状
の結合の動作を行なうことを含む。フィルタリングはも
し考慮されたシーケンスが２ｐ＋１の連続ピクセルに関
連するシーケンスであればランク２ｐ＋１のものであ
る。
【０００３】このように、垂直フィルタリングは以下の
関係（１）によって規定され、
関係（１）によって規定され、
【０００４】
【数１】 ここでＣｋは係数を示し、かつ水平フィルタリングは以
下の関係（２）によって規定され、
下の関係（２）によって規定され、
【０００５】
【数２】 ここでＤｋは係数を示す。
【０００６】これらの動作は直線状であるので、水平お
よび垂直フィルタリング動作の順序は全く重要ではない
ことが注目されるであろう。
よび垂直フィルタリング動作の順序は全く重要ではない
ことが注目されるであろう。
【０００７】図２は水平または垂直フィルタの構成のた
めの基礎として用いられる従来のＦＩＲフィルタの図で
ある。このフィルタは一連の同一モジュールＭ1 ないし
Ｍ2 p+1 を含む。図において、モジュールＭ2 のみが点
線で引かれた枠によって識別される。このモジュールは
入力データが係数Ｃ２によって乗算される乗算器１−２
のデータ入力端子ｅ２を含む。この図は単一のライン上
に到着するデータを示す。実際、このデータは一般に数
個のビットの２進ワードであり、かつ入力ｅ２はワード
に含まれるビットと同じ数のラインを含むバスに対応す
る。乗算器１−２の出力は加算器２−２の第１の入力に
送られ、その第２の入力は先行するモジュールの出力を
受信する。加算器出力はクロック端縁に対応するサンプ
リングレジスタ３−２の入力に接続される。サンプリン
グレジスタ３−２の出力は次のモジュールの加算器の第
２の入力に接続される。すべてのこれらのレジスタはデ
ータの導入速度で先行する加算器の出力に存在するデー
タを読出し、かつ以前に記憶されたデータを次の加算器
に送ることを可能にするクロックＣＫによって制御され
る。
めの基礎として用いられる従来のＦＩＲフィルタの図で
ある。このフィルタは一連の同一モジュールＭ1 ないし
Ｍ2 p+1 を含む。図において、モジュールＭ2 のみが点
線で引かれた枠によって識別される。このモジュールは
入力データが係数Ｃ２によって乗算される乗算器１−２
のデータ入力端子ｅ２を含む。この図は単一のライン上
に到着するデータを示す。実際、このデータは一般に数
個のビットの２進ワードであり、かつ入力ｅ２はワード
に含まれるビットと同じ数のラインを含むバスに対応す
る。乗算器１−２の出力は加算器２−２の第１の入力に
送られ、その第２の入力は先行するモジュールの出力を
受信する。加算器出力はクロック端縁に対応するサンプ
リングレジスタ３−２の入力に接続される。サンプリン
グレジスタ３−２の出力は次のモジュールの加算器の第
２の入力に接続される。すべてのこれらのレジスタはデ
ータの導入速度で先行する加算器の出力に存在するデー
タを読出し、かつ以前に記憶されたデータを次の加算器
に送ることを可能にするクロックＣＫによって制御され
る。
【０００８】すべての入力が相互接続されるかかるフィ
ルタは公式（１）によって示される動作の実行を可能に
することは明らかであろう。実際、ｐ＝２（５モジュー
ル）の場合を考慮し、かつデータｐ１．．．ｐｎが連続
的に導入されると仮定すれば、出力Ｓは第６のクロック
時間で Ｑ１３＝Ｃ１ Ｐ１１＋Ｃ２ Ｐ１２＋Ｃ３ Ｐ１３＋
Ｃ４ Ｐ１４＋Ｃ５ Ｐ１５ を与え、第７のクロック時間で Ｑ１４＝Ｃ１ Ｐ１２＋Ｃ２ Ｐ１３＋Ｃ３ Ｐ１４＋
Ｃ４ Ｐ１５＋Ｃ５ Ｐ１６ を与え以下同様である。
ルタは公式（１）によって示される動作の実行を可能に
することは明らかであろう。実際、ｐ＝２（５モジュー
ル）の場合を考慮し、かつデータｐ１．．．ｐｎが連続
的に導入されると仮定すれば、出力Ｓは第６のクロック
時間で Ｑ１３＝Ｃ１ Ｐ１１＋Ｃ２ Ｐ１２＋Ｃ３ Ｐ１３＋
Ｃ４ Ｐ１４＋Ｃ５ Ｐ１５ を与え、第７のクロック時間で Ｑ１４＝Ｃ１ Ｐ１２＋Ｃ２ Ｐ１３＋Ｃ３ Ｐ１４＋
Ｃ４ Ｐ１５＋Ｃ５ Ｐ１６ を与え以下同様である。
【０００９】上述の基本回路で利用可能なデータＱ１
１、Ｑ１２を必要であれば与えるための様々な訂正技術
は当業者によって既知である。このように、データマト
リックス、つまりＴＶピクセルイメージが水平ラインに
よって走査される従来の場合には、ロウ（ｒｏｗ）デー
タは順次に到着し、かつフィルタは容易に水平フィルタ
リングに役立つ。
１、Ｑ１２を必要であれば与えるための様々な訂正技術
は当業者によって既知である。このように、データマト
リックス、つまりＴＶピクセルイメージが水平ラインに
よって走査される従来の場合には、ロウ（ｒｏｗ）デー
タは順次に到着し、かつフィルタは容易に水平フィルタ
リングに役立つ。
【００１０】しかし、垂直フィルタリングに対して、ピ
クセルＰ１１、Ｐ２１、Ｐ３１．．．ＰＭ１はピクセル
Ｐ１２、Ｐ２２．．．ＰＭ２を処理する前にフィルタに
順次に与えられることが可能である。これは、従来の水
平走査の場合でさえ、ラインの持続期間を実質的に有す
るフィルタ遅延ラインの上流を与えることを意味する。
ランク２ｐ＋１のフィルタに対して、２ｐ遅延ラインが
与えられ得る。かかるアーキテクチャは、たとえば１９
９０年５月のルイジアナ（Ｌｏｕｉｓｉａｎａ）州のニ
ューオリンズ（Ｎｅｗ Ｏｒｌｅａｎｓ）の回路および
システムに関するＩＥＥＥ 国際シンポジウム（ＩＥＥ
Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ
ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ）
の会報の頁３０５０−３０５２において、ラオ（Ｒａ
ｏ）他による論文に記載される。遅延ラインは従来メモ
リによって達成され、かつたとえばランク１７および８
ビット上に規定されるピクセルのフィルタに対して、８
ビットの１６のバスを介してフィルタに接続される１６
のメモリが与えられ得る。もしフィルタおよび遅延ライ
ンが様々なチップで達成されれば、これはフィルタチッ
プが極端に多数のパッドを設けることを必要とし、結果
として非常に高価なケーシングを生じ（集積回路のケー
シングのコストはこのケーシングのピンの数と共に非常
に急速に増大している）、かつ制限された効率をもたら
す。結果として、フィルタチップ内に遅延ラインとして
機能するメモリを含むことが提唱されてきた。しかし、
その場合チップは非常に大きなシリコン表面を有する。
加えて、メモリを製造するために最適化された技術は一
般にフィルタセルを製造するために使用されるものと同
一ではない。結果として、アセンブリのチップは最適化
されない。とにかく、単一のチップ上のこのフィルタと
メモリとの統合はフィルタのランクが高すぎる、たとえ
ば６５になるとき、または処理されるべきデータワード
が余りに多くのビット、たとえば１６または３２を含む
場合には不可能になる。
クセルＰ１１、Ｐ２１、Ｐ３１．．．ＰＭ１はピクセル
Ｐ１２、Ｐ２２．．．ＰＭ２を処理する前にフィルタに
順次に与えられることが可能である。これは、従来の水
平走査の場合でさえ、ラインの持続期間を実質的に有す
るフィルタ遅延ラインの上流を与えることを意味する。
ランク２ｐ＋１のフィルタに対して、２ｐ遅延ラインが
与えられ得る。かかるアーキテクチャは、たとえば１９
９０年５月のルイジアナ（Ｌｏｕｉｓｉａｎａ）州のニ
ューオリンズ（Ｎｅｗ Ｏｒｌｅａｎｓ）の回路および
システムに関するＩＥＥＥ 国際シンポジウム（ＩＥＥ
Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ
ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ）
の会報の頁３０５０−３０５２において、ラオ（Ｒａ
ｏ）他による論文に記載される。遅延ラインは従来メモ
リによって達成され、かつたとえばランク１７および８
ビット上に規定されるピクセルのフィルタに対して、８
ビットの１６のバスを介してフィルタに接続される１６
のメモリが与えられ得る。もしフィルタおよび遅延ライ
ンが様々なチップで達成されれば、これはフィルタチッ
プが極端に多数のパッドを設けることを必要とし、結果
として非常に高価なケーシングを生じ（集積回路のケー
シングのコストはこのケーシングのピンの数と共に非常
に急速に増大している）、かつ制限された効率をもたら
す。結果として、フィルタチップ内に遅延ラインとして
機能するメモリを含むことが提唱されてきた。しかし、
その場合チップは非常に大きなシリコン表面を有する。
加えて、メモリを製造するために最適化された技術は一
般にフィルタセルを製造するために使用されるものと同
一ではない。結果として、アセンブリのチップは最適化
されない。とにかく、単一のチップ上のこのフィルタと
メモリとの統合はフィルタのランクが高すぎる、たとえ
ば６５になるとき、または処理されるべきデータワード
が余りに多くのビット、たとえば１６または３２を含む
場合には不可能になる。
【００１１】この問題は幾つかのＴＶ回路において、た
とえばサブバンドコード化技術を使用することが所望さ
れる高品位ＴＶに設けられる回路において、数個のフィ
ルタが単一のＴＶセットに設けられるのでなおさら重要
である。
とえばサブバンドコード化技術を使用することが所望さ
れる高品位ＴＶに設けられる回路において、数個のフィ
ルタが単一のＴＶセットに設けられるのでなおさら重要
である。
【００１２】
【発明の概要】したがって、この発明の目的は関連する
水平フィルタの実現化に悪影響を与えることなく垂直フ
ィルタの実現化を最適化することが可能なＦＩＲ二次元
フィルタのための新しいアーキテクチャを提供すること
である。
水平フィルタの実現化に悪影響を与えることなく垂直フ
ィルタの実現化を最適化することが可能なＦＩＲ二次元
フィルタのための新しいアーキテクチャを提供すること
である。
【００１３】この発明の他の目的はメモリ部分およびフ
ィルタ部分それ自体が両方のチップ間で制限された数の
リンクを有する分離されたチップ内で達成される二次元
ＦＩＲフィルタを提供することである。
ィルタ部分それ自体が両方のチップ間で制限された数の
リンクを有する分離されたチップ内で達成される二次元
ＦＩＲフィルタを提供することである。
【００１４】これらの目的および他の目的を達成するた
めに、この発明は一般にマトリックスデータを処理する
ためのランク２ｐ＋１のデジタル二次元フィルタを提供
し、連続的に「垂直」フィルタと「水平」フィルタとを
含む。マトリックスデータはデータマトリックスのｐデ
ータの高さの水平バンドを有する垂直走査回路によって
垂直フィルタに与えられ、水平フィルタは同一の走査モ
ードに従って垂直フィルタの出力データを受信する。
めに、この発明は一般にマトリックスデータを処理する
ためのランク２ｐ＋１のデジタル二次元フィルタを提供
し、連続的に「垂直」フィルタと「水平」フィルタとを
含む。マトリックスデータはデータマトリックスのｐデ
ータの高さの水平バンドを有する垂直走査回路によって
垂直フィルタに与えられ、水平フィルタは同一の走査モ
ードに従って垂直フィルタの出力データを受信する。
【００１５】より特定的に、この発明は「垂直」フィル
タおよび「水平」フィルタに関連するデータ処理のため
のランク２ｐ＋１のＦＩＲ二次元フィルタを与え、各フ
ィルタは２ｐ＋１セルを含む。各セルはデータを受信す
るためのデータ入力および予め定められた係数を受信す
るための係数入力を有する乗算器を含み、乗算器出力は
加算器の第１の入力に接続され、その出力はレジスタに
接続され、レジスタ出力は次のセルの加算器の第２の入
力に接続される。レジスタはデータ導入の速度で制御さ
れる。垂直フィルタはｐデータの高さを有するストライ
プに沿ってデータを垂直に走査するための手段、第１の
ライン上でストライプのデータを、第２のライン上でｐ
データによってシフトされる先行するストライプのデー
タを、第３のライン上でｐデータによって再びシフトさ
れる最後から２番目の先行するストライプのデータを同
時に与えるための手段、および各クロック時間で３つの
ラインのうちの１つに各セル入力を接続させるための手
段を含む。
タおよび「水平」フィルタに関連するデータ処理のため
のランク２ｐ＋１のＦＩＲ二次元フィルタを与え、各フ
ィルタは２ｐ＋１セルを含む。各セルはデータを受信す
るためのデータ入力および予め定められた係数を受信す
るための係数入力を有する乗算器を含み、乗算器出力は
加算器の第１の入力に接続され、その出力はレジスタに
接続され、レジスタ出力は次のセルの加算器の第２の入
力に接続される。レジスタはデータ導入の速度で制御さ
れる。垂直フィルタはｐデータの高さを有するストライ
プに沿ってデータを垂直に走査するための手段、第１の
ライン上でストライプのデータを、第２のライン上でｐ
データによってシフトされる先行するストライプのデー
タを、第３のライン上でｐデータによって再びシフトさ
れる最後から２番目の先行するストライプのデータを同
時に与えるための手段、および各クロック時間で３つの
ラインのうちの１つに各セル入力を接続させるための手
段を含む。
【００１６】この発明の一実施例に従って、水平フィル
タは水平フィルタの入力にｐ＋１データによって相互に
シフトされた垂直フィルタの出力データを同時に与える
ための手段を含む。
タは水平フィルタの入力にｐ＋１データによって相互に
シフトされた垂直フィルタの出力データを同時に与える
ための手段を含む。
【００１７】この発明の一実施例に従って、垂直フィル
タのライン１、ｐ＋１および２ｐ＋１上の入力は直接で
あり、かつ他の入力にはラインへの入力の接続シーケン
スが以下のとおりであるように制御された２チャンネル
の乗算器が備えられ、入力の接続シーケンスは − 入力１、常に第１のラインの接続 − 入力Ｌ（１＜Ｌ＜ｐ＋１）、第２のラインへＬ−１
回、その後第１のラインへｐ−Ｌ＋１回 − 入力ｐ＋１、常に第２のラインに接続 − 入力ｍ（ｐ＜ｍ＜２ｐ＋１）、第３のラインへｍ−
ｐ−１回、それから第２のラインへ２ｐ＋１−ｍ回 − 入力２ｐ＋１、常に第３のラインに接続 であり、シーケンサはこのシーケンスがそれによって始
まるカラムの第１のデータを表わす。
タのライン１、ｐ＋１および２ｐ＋１上の入力は直接で
あり、かつ他の入力にはラインへの入力の接続シーケン
スが以下のとおりであるように制御された２チャンネル
の乗算器が備えられ、入力の接続シーケンスは − 入力１、常に第１のラインの接続 − 入力Ｌ（１＜Ｌ＜ｐ＋１）、第２のラインへＬ−１
回、その後第１のラインへｐ−Ｌ＋１回 − 入力ｐ＋１、常に第２のラインに接続 − 入力ｍ（ｐ＜ｍ＜２ｐ＋１）、第３のラインへｍ−
ｐ−１回、それから第２のラインへ２ｐ＋１−ｍ回 − 入力２ｐ＋１、常に第３のラインに接続 であり、シーケンサはこのシーケンスがそれによって始
まるカラムの第１のデータを表わす。
【００１８】この発明の前述および他の目的、特徴およ
び利点は添付の図面に例示された好ましい実施例の以下
の詳細な説明から明らかであろう。
び利点は添付の図面に例示された好ましい実施例の以下
の詳細な説明から明らかであろう。
【００１９】
【発明の詳しい説明】ＦＩＲ二次元フィルタの現実的な
実現を容易にかつ単純化するために、この発明は従来の
ラスタ水平走査よりはむしろストライプ型の垂直走査を
使用する。
実現を容易にかつ単純化するために、この発明は従来の
ラスタ水平走査よりはむしろストライプ型の垂直走査を
使用する。
【００２０】図３は使用される走査モードおよび後に続
く説明で使用される表記法を例示する。
く説明で使用される表記法を例示する。
【００２１】以下、説明を単純化するために、ランク９
の再帰的フィルタの特定の場合、つまりｐ＝４および２
ｐ＋１＝９の場合について考える。この場合において、
この発明はｐ＝４ピクセルの高さを有するストライプを
介する垂直走査を使用する。図３は３つの連続する走査
ストライプを例示し、第１のストライプのエレメントは
１Ａ、２Ａ、３Ａ、４Ａ；５Ａ、６Ａ、７Ａ、８Ａ；９
Ａ、１０Ａ、１１Ａ、１２Ａ；１３Ａ．．．によって垂
直に示され、次の２つのストライプの対応するエレメン
トは同一の数字によって示され、かつ文字ＢおよびＣに
よってそれぞれ示される。
の再帰的フィルタの特定の場合、つまりｐ＝４および２
ｐ＋１＝９の場合について考える。この場合において、
この発明はｐ＝４ピクセルの高さを有するストライプを
介する垂直走査を使用する。図３は３つの連続する走査
ストライプを例示し、第１のストライプのエレメントは
１Ａ、２Ａ、３Ａ、４Ａ；５Ａ、６Ａ、７Ａ、８Ａ；９
Ａ、１０Ａ、１１Ａ、１２Ａ；１３Ａ．．．によって垂
直に示され、次の２つのストライプの対応するエレメン
トは同一の数字によって示され、かつ文字ＢおよびＣに
よってそれぞれ示される。
【００２２】図４はこの発明に従う二次元の垂直および
水平フィルタリングシステムの一般のアーキテクチャで
ある。
水平フィルタリングシステムの一般のアーキテクチャで
ある。
【００２３】このシステムは出力１１で図３に例示され
る型の垂直ストライプ走査を与える走査転換回路１０を
含む。この回路はｐライン＋ｐデータ（ここではｐ＝
４）の２つの遅延メモリが後に続く。Ｃ、ＢおよびＡは
走査転換回路１０の、第１の遅延メモリ１２の、かつ第
２の遅延メモリ１４の出力をそれぞれ運ぶバスを示す。
これらの出力Ｃ、ＢおよびＡは垂直フィルタ１６に送ら
れ、必要であれば他のアナログ垂直フィルタ（図示せ
ず）に送られる。垂直フィルタ出力は水平フィルタ１８
に送られ、かつ必要であれば他の水平フィルタ（図示せ
ず）に送られる。
る型の垂直ストライプ走査を与える走査転換回路１０を
含む。この回路はｐライン＋ｐデータ（ここではｐ＝
４）の２つの遅延メモリが後に続く。Ｃ、ＢおよびＡは
走査転換回路１０の、第１の遅延メモリ１２の、かつ第
２の遅延メモリ１４の出力をそれぞれ運ぶバスを示す。
これらの出力Ｃ、ＢおよびＡは垂直フィルタ１６に送ら
れ、必要であれば他のアナログ垂直フィルタ（図示せ
ず）に送られる。垂直フィルタ出力は水平フィルタ１８
に送られ、かつ必要であれば他の水平フィルタ（図示せ
ず）に送られる。
【００２４】図５は垂直フィルタ１６の一実施例を示
し、バスＡ、ＢおよびＣとのその接続を例証する。
し、バスＡ、ＢおよびＣとのその接続を例証する。
【００２５】後に明らかになる理由のために、セルＭ1
の入力ｅ1 はバスＡに接続され、セルＭp+1 の入力ｅ
p+1 はバスＢに接続され、かつＭ2p+1の入力ｅ2p+1はバ
スＣに接続される。セルＭ1 とセルＭp+1 との間に含ま
れるセルの入力はマルチプレクサＭＵＸを介してバスＡ
およびＢのいずれか１つに接続され、かつセルＭp+1 と
セルＭ2p+1との間に含まれるセルの入力はマルチプレク
サを介してバスＢおよびＣのいずれか１つに接続され
る。
の入力ｅ1 はバスＡに接続され、セルＭp+1 の入力ｅ
p+1 はバスＢに接続され、かつＭ2p+1の入力ｅ2p+1はバ
スＣに接続される。セルＭ1 とセルＭp+1 との間に含ま
れるセルの入力はマルチプレクサＭＵＸを介してバスＡ
およびＢのいずれか１つに接続され、かつセルＭp+1 と
セルＭ2p+1との間に含まれるセルの入力はマルチプレク
サを介してバスＢおよびＣのいずれか１つに接続され
る。
【００２６】図３の表記法を参照して、ｐ＝４のとき入
力ｅ１−ｅ９に以下の信号を連続的に与えることが所望
されることは明らかになる。
力ｅ１−ｅ９に以下の信号を連続的に与えることが所望
されることは明らかになる。
【００２７】
【表１】 従うべき一般規則はこの表から演繹される。バスＢはｐ
（＝４）ラインプラスｐ（＝４）クロック期間によって
シフトされるバスＡのデータを提示しなければならない
し、かつ同様にバスＣはフィルタにピクセル９Ａ、５Ｂ
および１Ｃ；１０Ａ、６Ｂおよび２Ｃ；１１Ａ、７Ｂお
よび３Ｃ．．．をたとえば同時に提示するためにｐライ
ン＋ｐクロック期間遅延されたバスＢのデータを提示し
なければならない。この結果は図４に例示された方法で
調整された遅延回路を使って入手される。一方、マルチ
プレクサの制御シーケンスはそれぞれ以下のような入力
の各々を選択することが理解され得る。
（＝４）ラインプラスｐ（＝４）クロック期間によって
シフトされるバスＡのデータを提示しなければならない
し、かつ同様にバスＣはフィルタにピクセル９Ａ、５Ｂ
および１Ｃ；１０Ａ、６Ｂおよび２Ｃ；１１Ａ、７Ｂお
よび３Ｃ．．．をたとえば同時に提示するためにｐライ
ン＋ｐクロック期間遅延されたバスＢのデータを提示し
なければならない。この結果は図４に例示された方法で
調整された遅延回路を使って入手される。一方、マルチ
プレクサの制御シーケンスはそれぞれ以下のような入力
の各々を選択することが理解され得る。
【００２８】
【表２】 このシーケンスは期間４（ｐ）で周期的であり、かつ上
位のラインのピクセルが提示される（たとえば１Ａ）の
と同一の時間に始まる。シーケンサ２０は同期化信号に
よってトリガされ、この機能を与える。上の表から入力
１、５および９（１、ｐ＋１および２ｐ＋１）はマルチ
プレクサと関連づけられる必要がないことが理解され得
る。
位のラインのピクセルが提示される（たとえば１Ａ）の
と同一の時間に始まる。シーケンサ２０は同期化信号に
よってトリガされ、この機能を与える。上の表から入力
１、５および９（１、ｐ＋１および２ｐ＋１）はマルチ
プレクサと関連づけられる必要がないことが理解され得
る。
【００２９】より一般的に、ランク２ｐ＋１のフィルタ
に関して、３つのバスＡ、Ｂ、Ｃの各々はｐビデオライ
ンを走査し、かつマルチプレクサの制御シーケンスは、
期間ｐで周期的であり、以下のとおりである。
に関して、３つのバスＡ、Ｂ、Ｃの各々はｐビデオライ
ンを走査し、かつマルチプレクサの制御シーケンスは、
期間ｐで周期的であり、以下のとおりである。
【００３０】− 入力ｅ1 、常にＡに接続 − 入力ｅ2 、Ｂを１回、それからＡを（ｐ−１）回 − 入力ｅ1 （１＜Ｌ＜ｐ＋１）、ＢをＬ−１回、それ
からＡを（ｐ−Ｌ＋１）回 − 入力ｅp+1 、常にＢに接続 − 入力ｅm （ｐ＋１＜ｍ＜２ｐ＋１）、Ｃをｍ−ｐ−
１回、それからＢを２ｐ＋１−ｍ回 − 入力ｅ2p+1、常にＣに接続 図４を再び参照して、この発明に従う回路は記憶および
走査転換回路のアセンブリを、先行技術におけるように
２ｐバスの代わりに３つのバスのみを有するフィルタ回
路に接続させることが認められる。これはフィルタがハ
イランク（ｐ＝８、１６または３２）のものであり、か
つフィルタされるべきデータが多数のビット（８、１６
または３２）を含むときに非常に重要である。したがっ
て、この製作に特によく適合されたプロセッサ型の技術
を使用するフィルタリング回路を製造することが可能で
ある。適合された回路を同様に含むメモリを含む回路、
たとえばＤＲＡＭメモリ回路を製造することもまた可能
であり、この回路は相対的に小さな表面上に非常に多数
のセルを統合することを許容する。
からＡを（ｐ−Ｌ＋１）回 − 入力ｅp+1 、常にＢに接続 − 入力ｅm （ｐ＋１＜ｍ＜２ｐ＋１）、Ｃをｍ−ｐ−
１回、それからＢを２ｐ＋１−ｍ回 − 入力ｅ2p+1、常にＣに接続 図４を再び参照して、この発明に従う回路は記憶および
走査転換回路のアセンブリを、先行技術におけるように
２ｐバスの代わりに３つのバスのみを有するフィルタ回
路に接続させることが認められる。これはフィルタがハ
イランク（ｐ＝８、１６または３２）のものであり、か
つフィルタされるべきデータが多数のビット（８、１６
または３２）を含むときに非常に重要である。したがっ
て、この製作に特によく適合されたプロセッサ型の技術
を使用するフィルタリング回路を製造することが可能で
ある。適合された回路を同様に含むメモリを含む回路、
たとえばＤＲＡＭメモリ回路を製造することもまた可能
であり、この回路は相対的に小さな表面上に非常に多数
のセルを統合することを許容する。
【００３１】従来の回路に比べて、この発明に従うメモ
リ部分それ自体がｐラインも含む２つのｐ−ラインメモ
リプラス走査転換メモリを含むことが認められるであろ
う。一方、従来から、１ラインの２ｐメモリのみが使用
されてきた。この発明のこの欠点は一方では見掛け上に
すぎない、なぜならメモリをフィルタに接続させるバス
の数の減少によってもたらされる大きな利点があり、か
つそれゆえにフィルタリング回路のためのパッドの数が
減るという利点があるからであり、他方ではこの発明に
従ってメモリが適合された技術に従って製造される分離
チップに統合され得るという事実のためである。加え
て、走査転換回路はまたＴＶ画像を処理するシステムの
他の部分にもしばしば使用されることが認められるであ
ろう。
リ部分それ自体がｐラインも含む２つのｐ−ラインメモ
リプラス走査転換メモリを含むことが認められるであろ
う。一方、従来から、１ラインの２ｐメモリのみが使用
されてきた。この発明のこの欠点は一方では見掛け上に
すぎない、なぜならメモリをフィルタに接続させるバス
の数の減少によってもたらされる大きな利点があり、か
つそれゆえにフィルタリング回路のためのパッドの数が
減るという利点があるからであり、他方ではこの発明に
従ってメモリが適合された技術に従って製造される分離
チップに統合され得るという事実のためである。加え
て、走査転換回路はまたＴＶ画像を処理するシステムの
他の部分にもしばしば使用されることが認められるであ
ろう。
【００３２】一方、図６に関連して示されるように、垂
直フィルタを達成するためのこの発明によってもたらさ
れる主要な単純化は水平フィルタの大幅な複雑さの増大
を引き起こさない。
直フィルタを達成するためのこの発明によってもたらさ
れる主要な単純化は水平フィルタの大幅な複雑さの増大
を引き起こさない。
【００３３】垂直フィルタ出力で、データはストライプ
によって走査される。したがって、水平フィルタはその
連続入力上でｐ＋１クロックパルスによって一方から他
方を区別されたデータを受信しなければならない。これ
は図６に例示される回路を使って容易に達成され、図６
において同一の参照記号は先行する図と同一の要素を示
す。各入力間で、ｐ＋１データの遅延メモリ２１、２
２．．．、つまり１ライン持続期間メモリと比較して小
さなサイズのメモリが与えられることが認められるであ
ろう（通常従来のＴＶセットに対してラインは約７００
ピクセルを含み、かつ高品位ＴＶにおいて約２０００ピ
クセルを含むことが思い出され得る）。
によって走査される。したがって、水平フィルタはその
連続入力上でｐ＋１クロックパルスによって一方から他
方を区別されたデータを受信しなければならない。これ
は図６に例示される回路を使って容易に達成され、図６
において同一の参照記号は先行する図と同一の要素を示
す。各入力間で、ｐ＋１データの遅延メモリ２１、２
２．．．、つまり１ライン持続期間メモリと比較して小
さなサイズのメモリが与えられることが認められるであ
ろう（通常従来のＴＶセットに対してラインは約７００
ピクセルを含み、かつ高品位ＴＶにおいて約２０００ピ
クセルを含むことが思い出され得る）。
【００３４】サブバンドコード化応用において、選択さ
れた数のシーケンスのデータは各フィルタの出力で従来
どおり排除され、かつ適切な走査速度が選択されるであ
ろう。
れた数のシーケンスのデータは各フィルタの出力で従来
どおり排除され、かつ適切な走査速度が選択されるであ
ろう。
【図１】上述のように画像メモリを示す図である。
【図２】上述のようにＦＩＲフィルタの従来のセルを示
す図である。
す図である。
【図３】この発明に従って使用される走査モードを示す
図である。
図である。
【図４】この発明に従うフィルタの一般のアーキテクチ
ャを示す図である。
ャを示す図である。
【図５】この発明に従う垂直フィルタのフィルタ部分自
体を示す図である。
体を示す図である。
【図６】この発明に従う水平フィルタのフィルタ部分自
体を示す図である。
体を示す図である。
１ 乗算器 ２ 加算器 ３ レジスタ １０ 回路 １６ 垂直フィルタ １８ 水平フィルタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 5/20 H04N 5/14 H04N 5/205
Claims (4)
- 【請求項１】 マトリックスデータを処理するためのラ
ンク２ｐ＋１のデジタル二次元フィルタであって、連続
的に「垂直」フィルタ（１６）および「水平」フィルタ
（１８）を含み、前記マトリックスデータはデータマト
リックス内のｐデータの高さの水平ストライプを垂直に
走査する回路（１０）によって垂直フィルタに与えら
れ、水平フィルタは同一の走査モードに従って垂直フィ
ルタから出力データを受信する、デジタル二次元フィル
タ。 - 【請求項２】 「垂直」フィルタ（１６）および「水
平」フィルタ（１８）に関連するデータ処理のためのラ
ンク２ｐ＋１の二次元有限インパルス応答（ＦＩＲ）フ
ィルタであって、各フィルタは２ｐ＋１セル（Ｍ）を含
み、その各々は予め定められた係数によって乗算器
（１）に接続されるデータ入力（ｅ）を含み、前記乗算
器の出力は加算器（２）の第１の入力に接続され、その
出力はレジスタ（３）に接続され、前記レジスタの出力
は次のセルの加算器の第２の入力に接続され、レジスタ
はデータ導入の速度で制御され、前記垂直フィルタはｐ
データの高さを有するストライプに沿ってデータを垂直
に走査するための手段（１０）と、 第１のライン（Ｃ）上でストライプのデータを、 第２のライン（Ｂ）上でｐデータによってシフトされる
以前のストライプのデータを、 第３のライン（Ａ）上でｐデータによって再びシフトさ
れるさらに以前のストライプのデータを同時に与えるた
めの手段（１１、１２、１４）と、さらに各クロック時
間で前記３つのラインのうちの１つに各セル入力を接続
させるための手段とを含む、二次元有限インパルス応答
（ＦＩＲ）フィルタ。 - 【請求項３】 前記水平フィルタ（１８）はその入力に
ｐ＋１データによって相互にシフトされた前記垂直フィ
ルタ（１６）の出力データを同時に与えるための手段を
含む、請求項１に記載の二次元フィルタ。 - 【請求項４】 前記垂直フィルタ（１６）は前記第１の
ライン（Ｃ）、前記第２のライン（Ｂ）および前記第３
のライン（Ａ）を介して前記データを同時に与える手段
（１１，１２，１４）に接続される２方向マルチプレク
サ（ＭＵＸ）と、前記マルチプレクサ（ＭＵＸ）に接続
されるシーケンサ（１０）とを含み、ライン１，ｐ＋１
および２ｐ＋１上の入力は直接であり、他の入力はライ
ンへの入力の接続シーケンスが以下のように制御される
前記マルチプレクサ（ＭＵＸ）に関連し、接続シーケン
スは − 入力１，常に第１のラインに接続 − 入力Ｌ（１＜Ｌ＜ｐ＋１）、第２のラインへＬ−１
回、それから第１のラインへｐ−Ｌ＋１回 − 入力ｐ＋１、常に第２のラインに接続 − 入力ｍ（ｐ＜ｍ＜２ｐ＋１）、第３のラインへｍ−
ｐ−１回、それから第２のラインへ２ｐ＋１−ｍ回 − 入力２ｐ＋１、常に第３のラインに接続 であり、前記シーケンサ（１０）は前記シーケンスがス
タートするカラムの第１のデータを表わす、請求項２に
記載の二次元フィルタ。
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|---|---|---|---|
| FR91/10425 | 1991-08-09 | ||
| FR9110425A FR2680292B1 (fr) | 1991-08-09 | 1991-08-09 | Filtre bidimensionnel a reponse impulsionnelle finie. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233801A JPH05233801A (ja) | 1993-09-10 |
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|---|---|---|---|
| JP04205811A Expired - Fee Related JP3133161B2 (ja) | 1991-08-09 | 1992-08-03 | デジタル二次元フィルタおよび二次元有限インパルス応答（ｆｉｒ）フィルタ |
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|---|---|
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| EP (1) | EP0527693B1 (ja) |
| JP (1) | JP3133161B2 (ja) |
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| FI96260C (fi) * | 1993-10-29 | 1996-05-27 | Rautaruukki Oy | Suodatusmenetelmä ja suodatin |
| US6064450A (en) * | 1995-12-06 | 2000-05-16 | Thomson Licensing S.A. | Digital video preprocessor horizontal and vertical filters |
| EP0778707B1 (en) * | 1995-12-06 | 2002-06-19 | THOMSON multimedia | Apparatus for pre-processing of a digital video data stream |
| US6374279B1 (en) * | 1999-02-22 | 2002-04-16 | Nvidia U.S. Investment Company | System and method for increasing dual FIR filter efficiency |
| US7171121B1 (en) * | 2000-11-13 | 2007-01-30 | Nortel Networks Limited | Optical network subscriber access architecture |
| US6870542B2 (en) | 2002-06-28 | 2005-03-22 | Nvidia Corporation | System and method for filtering graphics data on scanout to a monitor |
| US7586492B2 (en) * | 2004-12-20 | 2009-09-08 | Nvidia Corporation | Real-time display post-processing using programmable hardware |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6188668A (ja) * | 1984-10-05 | 1986-05-06 | Nec Home Electronics Ltd | カラ−テレビジヨン画質改善装置 |
| GB2181318B (en) * | 1985-10-04 | 1989-12-28 | Sony Corp | Two-dimensional finite impulse response filters |
| US4941191A (en) * | 1988-01-04 | 1990-07-10 | O-I Neg Tv Products, Inc. Formerly Known As Owens-Illinois Television Products, Inc.) | Image analysis system employing filter look-up tables |
-
1991
- 1991-08-09 FR FR9110425A patent/FR2680292B1/fr not_active Expired - Fee Related
-
1992
- 1992-08-03 JP JP04205811A patent/JP3133161B2/ja not_active Expired - Fee Related
- 1992-08-05 EP EP92420271A patent/EP0527693B1/fr not_active Expired - Lifetime
- 1992-08-05 DE DE69209400T patent/DE69209400T2/de not_active Expired - Fee Related
- 1992-08-07 US US07/926,815 patent/US5265041A/en not_active Expired - Lifetime
-
1993
- 1993-08-25 US US08/111,624 patent/US5349547A/en not_active Expired - Lifetime
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