JPH0267691A - 画像処理用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｍビットにコード化され、しかも■行Ｊ列に
配列される画素により規定されるソース画像を表わすデ
ジタル信号を処理する集積回路であっ”ζ、Ｎ＞１とす
るＮ行Ｐ列から成る窓Ｎ−Ｐによって規定される局所画
像を逐次取出すと共に、窓がソース画像の外側にまで延
在しないように、窓をソース画像の１行に沿って１画素
づつ逐次スライドさせることにより前記ソース画像を処
理する画像処理用集積回路に関するものである。本発明
は画像処理装置にも関するものである。

〔従来の技術〕

断種の発明は米国特許第４，５５０，４３７号から既知
であり、これには局所画像データを並列処理する装置が
開示されている．この米国特許の目的は画像処理（雑音
の除去、輪郭検出等）のためのたため込み演算を行なう
大規模集積回路を提供することにある．この場合に遭遇
する困難性は、集積化密度が高く、しかも集積回路に必
要とされる接点パッドの個数が多くなると云う点にある
。この場合の画像処理は、窓によって画像全体から取出
され、しかもｍ行ｎ列の画素から成る局所画像を規定す
るものである。上述した集積回路は４×４の窓を処理す
るための４個のメモリと４個のプロセッサとにより処理
される４画素分の４つのアレイを具えている。先ず画素
のビット・を最初の段に並列に入れて処理し、ついでつ
ぎのプロセッサにシフトさせ、このような処理を全ての
結果が加算されて所望な結果が得られるまで続ける。

〔発明が解決しようとする課題〕

窓の幅が極めて大きい場合には、ビットが並列に迅連に
入力される集積回路を実現するのが実際上不可能となる
。その理由は周辺回路への結線の数が極めて多くなるか
らである。

なお、前記米国特許には入力接点パッドに同時に供給し
なければならない多数のデータを演算するに当り、遅延
回路を実現すること、特にこれらの遅延回路を集積化す
るごとについては全く示されていない。

窓をスライドさせることにより並列処理する場合には、
処理すべき画像内で窓Ｗ（ｉ）が水平方向に変位される
ものとし、又この各変位サイクルに対する所望関数ｆ　
（Ｗ（ｉ））を計算できる各処理装置を使用できるもの
とする。各ザイクル毎に窓は１位置右ヘシフトされ、処
理装置にはＮ個の新規データを入れる必要がある。例え
ば９×９の窓で、しかもデータを８ビットでコード化す
る場合には、７２個の新規データを処理装置に入れる必
要があり、しかも９つの連続画像ラインをアクセスする
ために９つのライン遅延線を用いる必要がある。このよ
うにすると、回路の入力接続線の数が膨大となってしま
う。

そこで、本発明の目的は窓をスライドさせることにより
デジタルデータ処理するｉＪ、積回路を周辺回路への接
続線の数を最少とするように実現することにある。

〔課題を解決するための手段〕

本発明は上述した目的を達成するために、寸法が全て同
じであるも、互いにソース画像のｄ行にわたりシフトさ
れた５個のスライドしている窓により規定される５個の
局所画像についてソース画像の処理演算を同時に行ない
、ここにＱ＜ｄ＜Ｎとすると共に５個のスライドしてい
る窓がそれらの各最終行に達すると、これらの窓が集団
的に動いて、互いにソース画像について同じ処理ヲ再開
するようにし、前記処理演算をＮ＋（Ｓ−１）ｄ個の各
画素の各ピッＩ・にＩ＋ｌｉ次作用する直列演算子によ
り行ない、前記Ｎ＋（Ｓ−１）ｄ個の画素のデジタル信
号をＱ個の接点パッドを介して集積回路に直列的に供給
し、ここにＱを５個の局所画像によって同時に処理され
る行数に等しくし、前記Ｑ個の各接点パッドが所定画素
から到来するデジタル信号を受信するように構成したこ
とを特徴とする画像処理用集積回路にある。

スライドさせる窓の数Ｓは各画素に含まれるビット数に
等しくする（Ｓ＝Ｍ）と共に、連続する窓の相互間の相
対シフＩ−１は１画像ラインとするのが好適である。特
に、この後者の構成については実施例にて詳細に説明す
る。Ｍ及びｄの値は独立して選定することができる。窓
のシフトｆｅｄを１画像ライン以」二とする場合には、
例えば飛越し走査をすることにより、処理に必要な全情
報を使用し得るようにする必要がある。

集積回路は１ビットプロセツサを利用する直列パイプラ
インタイプの処理演算を行なう。従って、集積回路に必
要な表面積はほぼ１／Ｍとなり、ここにＭは処理データ
のワード長に等しく、又計算速度も１／Ｍとなる。リア
ルタイム処理に一敗する処理速度を維持するために、実
施例ではＭ個の窓を並列に処理する。斯種の集積回路の
表面積は並列プロセッサの表面積にほぼ等しいが、接続
ワイヤの数は相違する。実際上、Ｎ本の画像ラインから
成る窓に対する処理装置にはＭビットのＮ個の入力信号
が必要である。互いに１画像ラインシフトされているＮ
個の窓について演算をするＭ個のプロセッサを用いる場
合には、Ｎ・１−Ｍ−１の入力画像ラインを用いれば充
分である。各プロセッサはＮ−１ラインを前のプロセッ
サと共有する。

従って、Ｍ及びＮの値が左程大きくなくても接点パッド
の数はかなり少なくなる。例えば、９×９の窓（Ｎ＝９
）で、しかも８ビットワード（Ｍ＝８）の場合に並列プ
ロセッサは７２個の接点パッドを用いる必要があるが、
本発明による直列プロセッサは僅か１６個の接点パッド
を必要とするだけである。

しかし、本発明はデータを接点パッドに直列に供給する
例のみに限定されるものではない。実際上、以前と同じ
ように直列演算子による演算を可能とするために内部で
並−直列、変換を行わせる場合には、減少接点パッドを
経てデータを並列に供給することができる。

これがため、本発明はさらに、寸法が全て同じであるも
、互いにソース画像のｄ行にわたりシフトされた５個の
スライドしている窓により規定される５個の局所画像に
ついてソース画像の処理演算を同時に行ない、ここにＯ
＜ｄ＜Ｎとすると共に５個のスライドしている窓がそれ
らの各最終行に達すると、これらの窓が集団的に動いて
、互いにソース画像について同じ処理を再開するように
し、前記処理演算をＮ＋（Ｓ−１）ｄ個の各画素の各ビ
ットに順次作用する直列演算子により行ない、前記Ｎ＋
（Ｓ−１）ｄ個の画素のデジタル信号をＱ個の接点パッ
ドを介して集積回路に並列的に供給し、ここにＱをＮ＋
（Ｓ−１）ｄに等しいか、それよりも大きいＭの第１倍
数とし、集積回路が並〜直列変換器も具えるように構成
したことを特徴とする画像処理用集積回路にある。

この例でも、先の例と同様に、Ｓ＝Ｍとし、ｄ＝１画像
ラインとするのが好適である。

直列演算子はデジタルデータについて種々の演算をする
ことができ、この演算のための処理には窓によって規定
される局所データを同時に使用する。これは画像処理演
算、例えばフィルタリング演Ｗ、（たたみ込み）、分類
演算又はデータの所定バッチにおける最大／最小値の決
定、或いは他の演３γに関連するものとすることができ
る。

〔実施例〕

以下実施例につき図面を参Ｉｔ＜（して説明するに、第
１図に示す処理装置は画像メモリＩＩを具えており、こ
のメモリはカメラか、又は既に処理済みの画像を存して
いる任意の装置（図示せず）のいずれかからのデータを
バス１０を介して受信する。制御プロセッサ１３はメモ
１月１を読取るためのアドレスを発生し、又集積処理回
路１４はメモ１月１からの各点に対して、この点の周辺
部の関数である処理結果を発生する。この処理結果をさ
らに使用するためにバス１５に出力させる。

画像メモリ　（第２Ａ図）はＩ、　　Ｊ点の７トリツク
スであり、これらの各点は点ｄ　ｉｊではｄ　ｉｊとし
て示される値により特徴付けられ、ここにｉは行を、ｊ
は列を示している。これらの値をＭビット（代表的には
Ｍ−８）でコード化し、点（１，１のレルｍの重みをｄ
ｉｊとして示す。処理装置はＩＩＪ心が（Ｉｉｊにあり
、しかもＮ行Ｐ列から成る長方形の窓Ｗ（第２Ｂ図）に
作用する。計算値はｇｉｊ−ｒ（ｄ＋＋ｎ、ｊ＋ｒ）と
なり、ここにｎは−Ｎ／２〜Ｎ／２の範囲内にあり、ｐ
は−Ｐ／２〜Ｐ／２の範囲内にある。

例えば、第２Ａ図は５×５の窓（Ｎ　＝　Ｐ　＝　５　
）を示す。本発明によりデータをＭビット　（例えばＭ
＝４）にコード化すると、データを直列モードで入れる
ことにより処理速度はＭ＝４分の１に短縮する。このよ
うな処理速度を保つために、本発明によれば４個の窓、
ＷＩ＋　Ｈ２，Ｗ、及び−、を用いる。

！！積処理回路１４では窓の各列をそれぞれモジュール
３１．３２．３３．３４　（第３図）によって処理する
。

本例におけるデータバス１２はＮ十Ｍ−１＝８個の接点
パッド３５を具えている。バス１２はデータが直列に入
力される際には８本の画像ラインから８つのデータを同
時に受信し、又データが並列に供給される際には２本の
画像ラインから８つのデータを同時に受信する。直列モ
ードではモジュール３１が第１〜第５番目の画像ライン
からのデータを受信し、モジュール３２が第２〜第６番
目の画像ラインからのデータを受信し、モジュール３３
が第３〜第７番目の画像ラインのデータを受信し、モジ
ュール３４が第４〜第８番目の画像ラインからのデータ
を受信する。

処理結果を供給するために４つのモジュールの結果をブ
ロック３６により選択する。各データが直列に人力され
ている場合には、始めは最初の結果が得られる前に全て
のデータを人力さ・Ｕ゛るも、その後にはデータ流が一
定となるようにする必要がある。ソース画像の４本の画
像ラインのデータ処理が終了すると、窓が４画像ライン
をブロック単位としてシフトされ、例えば窓唱はこの場
合に第５ラインから第８ラインにまでシフトし、以下同
様に他の窓もシフトする。

接点パッドに直列モードで現われるデータを表１に示す
。

バッド Ｔ。

表　　Ｉ Ｔ。

Ｔ。

例えばバッドｌには周期Ｔ＋＋　Ｔ２＋　ｔｆｆ及びＴ
４の１１１１間中に画素ｄｌｌからのデータが到来する
ことは明らかである。データ処理はソース画像の外側ま
で達しない全ての窓に対して実施される。縁部では処理
を一時中止するか、或いは画像を必要なダミーの画素に
よって広げる。

第４Δ図に示すブロック回路は減少数の接点バッドによ
ってデータを並列モードで入れて、データを１ビット演
ゴγ子により直列モードに変換することができる。成る
列に対する４ビットから成る４つのデータを入力させる
ためには、同時に読取ることのできる２つのデータの４
ビットを並列に入力させるのであって、例えば第１デー
タ：ｄ。

〜ｄ、は入力端子り、に、第２データ：（１１１−ｄＨ
は入力端子Ｄ２に入力させる。

これらのデータは同じコマンドＬの制御下にてレジスタ
４１１及び４１２にそれぞれ並列にロードされる。つぎ
のりＩＩツクコマンドＩ、十′１゛に応答して他の２つ
のデータ、即ち 第３デーク：ｄ３．〜（１□（入力端一７−　Ｄ　Ｉ　
＞’５４テ９　：　　ｄ４＋〜ｄ４＋　（入力端７−０
２　＞をそれぞれ入力させる。これらのデータはレジス
タ４１３及び４１４に並列にロードされる。

これと同じことがコマンドｒ、＋２′ｒ及びＬｌ−３′
Ｆに応答して他の４つのデータに対して行われる。

従って、４つのコマンドによる制御の後には８つの４ビ
ットデークがレジスタ４１１〜４１８にロードされたこ
とになる。ついで、これらのデータを共通コマンドＣ１
１によってレジスタ４２１〜４２８にそれぞれ一緒にロ
ードさせる。これらのレジスタにはデータが並列にロー
ドされ、又これらのレジスタは共通シフトコマンドＳｌ
＋によって直列に読出される。従って、データは８つの
接点パッドを用いて並列に入力されるが、それでもこれ
らのデータは後に１ビット演算子に用いるために直列士
−Ｆにて利用される。このようにして等しい重みのビッ
トが８画素用の出力端子ｎ、−ｕ、に順次用れる。

接点パッドに並列モードで現れるデータを表２に示す。

表２ バッド　Ｔ＋　　　Ｔｔ　　　Ｔコ　　Ｔ４Ｔｓ　　　
Ｔｂｌ　　　　ｄｚ　　　ｄ＋＋　　ｄａｔ　　　ｄｏ
ｔ　　　ｄｚｚ　　ｄｚｚ２　　　　　　ｄ丁Ｉ　　　
　　ｄ：ｌ　　　　　ｄｓＩ　　　　　ｄ’ｌｌ　　　
　　ｄｚｚ　　　　ｄ３ｔ３　　　　　　ｄ乙　　　ｄ
：ｔ　　　　ｄａｔ　　　　ｄｔｔ　　　　ｄｌｚ　　
　　ｄ：＋ｘ４　　ｄ’ｘ　　ｄａｔ　　ｄｓｌ　　（
Ｉｊｌ　　、ｔＬ１□　ｄ４゜５　　　ｄａｔ　　ｄａ
ｔ　　ｄｈ＋　　ｄａｔ　　ｄｚｚ　　ｄｏｔ６　　ｄ
ａｔ　　ｄ：＋　　ｄｏｔ　　ｄｏｔ　　ｄｚｚ　　ｄ
ａｔ３３コ ？　　　ｄＨｄａｔ　　ｄ＆＋　　ｄｏｔ　　ｄｚ２ｄ
ａｔ８　　ｄ：＋　　ｄ：＋　　ｄ：＋　　ｄ：＋　　
ｄｚ□　ｄ４２例えば画素ｄｌｌのデータが接点パッド
１．２゜３及び４に供給され、しかもこれと同じ時間に
画素ｄ２＋のデータが接点パラじ５ｔ６＋７および８に
供給されることは明らかである。

第４Ｂ及び第４Ｃ図はデータＤ、及びＤ！を同時に読取
るための画像メモリの組！４１（図の例を示したもので
あり、第１図の画像メモリ１１を２つのメモリＭ１とＭ
２とに分け（第４Ｂ図）、その一方のメモリは偶数行の
データを受信し、又他方のメモリは奇数行のデータを受
信する。これら全てのデータＤはバスｌＯに到達する。

２つのメモリＭ１及びＭ２の選択は選択信号Ｃ３Ｉ及び
Ｃ３２によってそれぞれ行なうことができる。これらの
メモリには同じ入力アドレバス八〇、及び同じ出力アド
レスバスＡＤ、を用いる。これら２つのバスにおける瞬
時的なデータ流は相違させることができるが、完全なｌ
フレームに対する全データ流はリアルタイム演算を可能
とするために等しくする。このようにして、第４Ａ図の
回路に入るデータ貼及びＤ２を読取れるようにするため
に別々にする。この状態はＮ十Ｍ−１が２Ｍよりも小さ
いか、又は２Ｍに等しい場合に相当する（第４Ｂ図）。

データを並列に入力させる一般的な場合には、接点パッ
ドの個数ＱはＮ＋Ｍ−１よりも大きい。

Ｎ−トＭ−１がｒ−Ｍ（ここにｒは正の整数とする）よ
りも小さいか、又はそれに等しい場合のＭの第１倍数（
ｆｉｒｓｔ　ｍｕｌｔｉｐｌｅ）　　とする。ごれに対
し、データを直列に人力させる場合にはＱ　＝　’Ｎ　
十Ｍ　−１とする。従って、直列人力の場合並びに並列
人力の場合に接点パッドの個数が同じとなる場合があり
、これらの状況を幾つかの簡単なケースの列を示す表３
に星印（本）によって示しである。

表３ Ｍ＝／Ｉ Ｎ口 ９　　　　　　　　　　　　１２本 ｔｏ　　　　　　　　　　　１６ Ｉｔ　　　　　　　　　　１６ １３　　　　　　　　　　　　１（ｉ本Ｑがｒ−Ｍより
も小さいか、又はｒ−Ｍに等しい一般的なケースを取扱
う場合には、メモリの構成を第４Ｃ図に示すようにして
、集積処理回路と相俟って画像処理装置を形成し得るよ
うにする。

この場合には画像メモリをｒ個のメモリブロックＭｌ　
Ｍｚ、−−−−Ｍ−で構成する。この場合のメモリの動
作は第４Ｂ図につき説明した動作に似ているが、この場
合には（例えば）Ｄｌにて偶数行のみのデータを得るよ
うにする代わりに１行（モジュロｒ）全てのデータを得
るようにする。従って、２個でなく、ｒ個のレジスタに
データをロードさせ、又これらのレジスタからデータを
読取るのには第４Ａ図の回路を用いる必要がある。従っ
て、本発明は入力データを供給するｒ個の画像メモリ（
ここにＱ＝ｒ−Ｍ）を具えている画像処理装置にも関す
るものである。なお、上述した説明はＳ＝Ｍで、ｄ＝１
での直列及び並列処理モードの場合である。

−ａ的なケースでは必ずしもこれらの同等性を成立させ
る必要がないため、列当りの新規の情報の数はＮ＋（Ｓ
−１）ｄに等しくする。

集積回路の内部では直列モード又は並列モードで入力さ
せたデータが直列演初゛子により使用され、これらの演
算子は到来画素がソース画像の画素の周辺部の関数（窓
によって規定される）となる演算を行なう。

画像メモリの入力端子に到来するデータ流は圧縮されな
い、従って、このメモリの入力端子におけるデータ流は
長期間の間、例えばｌフレームの間は同じである。この
データ流は、例えば画像メモリの１行に対するような短
ｌす１間の間に画像メモリにおける入力データ流にでき
るだけ近づける必要があり、これはメモリ構成を複雑に
しなく°ζ済むようにするためである。

第５及び第６図はそれぞれ異なる演算処理を行なうため
の回路構成を示したものであり、第５図に示す例の場合
には選定関数をつぎのようにたたみ込む。

ｇ　ｉ＋　ｊ　＝ａ　ｎ＋　Ｐ・ｄ　ｉ＊ｎ＋ｊ＋Ｐの
和５×５の窓に対するたたみ込の装置３１は入力端子５
１０、５２０．５３０．５４０及び５５０にそれぞれ接
続されるＮ＝５個のユニット５１．５２．５３．５４．
５５で構成する。これら５個の各ユニットは同じように
構成する。これらユニットの出力端子を加算器トリー５
６に接続し、これによりたたみ込みモジュール３１の結
果を出力させる。各ユニット、例えばユニット５１はＰ
−１＝４個のシフトレジスタ５１１．５１２゜５１３、
５１／Ｉを具えており、これらのレジスタはデータを４
ブロツクビート　（Ｍ＝４ビット）だけ遅延さＵ゛て、
直列データを乗算するためにＰ＝５個の直列パイプライ
ン乗算器５１５．５１６．５１７．５１８及び５１９０
入力端子に供給し得るようにする。各乗算２：（はその
入力端子に供給されるデータと、係数ａｏ１との積を計
算する。このような直列乗算器については、例えば“Ｉ
ＩＥ（ＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｗ
ｐｕ　ｂ４ｒｓ　、　（Ｖｏｌ、　Ｃ３２，Ｎａ９＋　
１９８３年９月）におけるアール・グナナセカラン（Ｉ
ｔ、　ＧＮＡＮＡＳＩＥＫＡＩ？ＡＮ）によるＯｎ　ａ
　ｂｉｔ−ｓｅｒｔａｌ　１ｎｐｕｔ　ａｎｄ　ｂｉｔ
−ｓｅｒｉａ１０＋１しｐｕｔ　ｍｕｌＬｉｐｌｉｅｒ
″に記載されている。

上記乗算器の出力結果を直列加算器トリー７１にて加算
する。ユニッ１−５１．５２．５３．５４及び５５はい
ずれもそれら固有のデータ及び固有の係数を受信する。

これらの各ユニットの出力結果を加算器トリー５６にて
加１′Ｉ：する。４つの窓についての処理を全て完了す
るためには、所定数のリソースを分けるモジュール３１
の如き４たたの込みモジュールを実現する必要があり、
ごの際係数ａ。いに対するメモリは共通メモリとし、幾
つかの窓にて共通の行を処理するシフトレジスタは、集
積回路の表面積を減らすために共通とすることができる
。

従って、直列演算子は局所画素のデジタル信号と、メモ
リに記憶させたＮ−Ｐ係数のマトリックスとのたたみ込
のを行なう。

第６図はモジュールの処理が例えば現行の窓における最
小値か、又は最大値、従って、ｕ　Ｉ＋　ｊ　＝Ｍｉｎ
／　Ｍｍｘ　（ｄ　Ｉｒｎ、　ｊ＋Ｐ）を分類すること
に関連する例であり、ここにｎは−Ｎ／２とＮ／２との
間の範囲内の値であり、又ｐは−Ｐ／２とＰ／２との間
の範囲内の値とする。

本例における窓は４行４列から成り、・データは最下位
ビットの順に入力端子Ａ、　　１３．　　Ｃ及びＤにビ
ット順次で入力させる。入力対Ａ、Ｂ（プロ・ンク３１
１）に対しては、桁上げ記憶レジスタ６２に結合させる
１ビット減算器６１により、端子Ａ及び１３に４クロッ
クビー１−（Ｍ−４ビット）で供給されるデータの差の
符号を計算することができる。このレジスタ６２は最下
位ビットが入力端子Ａ及びＢに現れる際に信号Ｒにより
ゼロにリセットされる。

これと同時に信号Ｒはレジスタ６３をトリガして、これ
に符号ビットを入れ、記憶させる。各々長さがＭ＝４ビ
ットの２つのシフトレジスタ（ｉ５．　（ｉ（ｉはデー
タＡ及びＢをそれぞれ遅延させる。レジスタ６３の出力
６４はマルチプレクサ６７を制御し、符号の値に応じて
２つの値の最小値か、最大値を選択することができる。

２台のマルチプレクサを用いることによって最大値と最
小値を同時に出力させるごともできる。２つの他のデー
タＣ及びＤはブロック３１１　と同様なブロック３１２
に供給する。両ブロック３１１及び３１２の２つの出力
信号をブロック３１３に供給する。このブロック３１３
はブロック３１１及び３１２と同じ処理を行ない、４つ
のデータＡ。

［３，Ｃ，Ｄについて行なった演算結果を供給する。

窓全体について分」゛ｎ演算を行なうためには、モジュ
ール３１での処理を一度繰返し、４つの連続する列に対
してモジュール３１によって得られた４つの中間結果を
供給して、これら４つの結果の内の３つを前もって３個
のレジスタに記憶させる必要のある状態にすれば良い。

幾つかの窓についての処理は第３図の回路に従って行な
う。従って、直列演算子は規定された局所画像の画素間
の分用演算をする。

上述した逐次たたみ込み装置及び逐次分類回路は本発明
の単なる例に過ぎず、本発明はこれらの例のみに限定さ
れるものでな（、幾多の変更を加え得ること勿論である
。

【図面の簡単な説明】

第１図は本発明による集積処理回路を利用する処理シス
テムの概要を示すブロック図；第２Ａ及び第２Ｂ図は画
像上にて重畳される数個の窓及び窓の構成例をそれぞれ
示す説明図；第３図は５ラインの窓について演算するの
に４つの千ジュールを利用する処理例に関連する集積処
理回路のブロック図； 第４図は並列データを直列データに変換するための回路
構成を示すブロック図； 第４Ｂ及び第４Ｃ図は画像メモリの構成例をそれぞれ示
すブ［１ツク図； 第５図はたたみ込み演算を行なうための回路構成を示す
ブロック図； 第６図は分類演算を行なうための回路構成を示すブロッ
ク図である。 １０・・・データバス　　　　１１・・・画像メモリ１
２・・・データバス　　　　１３・・・制御プロセッサ
１４・・・集積処理回路　　　１５・・・データバス３
１〜３４・・・モジュール　　３５・・・接点パッド５
１〜５５・・・演算ユニット ６１・・弓ビシト減算器 ３６・・・Ｈ尺）゛ロック ５６・・・加算器１−リ− ６２・・・桁上げ記憶レジスタ ６３・・・レジスタ ６５、６６・・・シフトレジスタ ６７・・・マルチプレフナ ７１・・・直列加算器トリー ３１１〜３１３・・・演算ブロック ４１１〜４１８．４２１〜４２８・・・レジスタ５１１
〜５１４・・・シフトレジスタ ５１５〜５１９・・・乗算器 門、〜門、・・・メモリ

Claims (1)

1. 【特許請求の範囲】 １、Ｍビットにコード化され、しかもＩ行Ｊ列に配列さ
   れる画素により規定されるソース画像を表わすデジタル
   信号を処理する集積回路であって、Ｎ＞１とするＮ行Ｐ
   列から成る窓Ｎ・Ｐによって規定される局所画像を逐次
   取出すと共に、窓がソース画像の外側にまで延在しない
   ように、窓をソース画像の１行に沿って１画素づつ逐次
   スライドさせることにより前記ソース画像を処理する画
   像処理用集積回路において、寸法が全て同じであるも、
   互いにソース画像のｄ行にわたりシフトされたＳ個のス
   ライドしている窓により規定されるＳ個の局所画像につ
   いてソース画像の処理演算を同時に行ない、ここに０＜
   ｄ＜Ｎとすると共にＳ個のスライドしている窓がそれら
   の各最終行に達すると、これらの窓が集団的に動いて、
   互いにソース画像について同じ処理を再開するようにし
   、前記処理演算をＮ＋ （Ｓ−１）ｄ個の各画素の各ビットに順次作用する直列
   演算子により行ない、前記Ｎ＋（Ｓ−１）ｄ個の画素の
   デジタル信号をＱ個の接点パッドを介して集積回路に直
   列的に供給し、ここにＱをＳ個の局所画像によって同時
   に処理される行数に等しくし、前記Ｑ個の各接点パッド
   が所定画素から到来するデジタル信号を受信するように
   構成したことを特徴とする画像処理用集積回路。 ２、Ｍビットにコード化され、しかもＩ行Ｊ列に配列さ
   れる画素により規定されるソース画像を表わすデジタル
   信号を処理する集積回路であって、Ｎ＞１とするＮ行Ｐ
   列から成る窓Ｎ−Ｐによって規定される局所画像を逐次
   取出すと共に、窓がソース画像の外側にまで延在しない
   ように、窓をソース画像の１行に沿って１画素づつ逐次
   スライドさせることにより前記ソース画像を処理する画
   像処理用集積回路において、寸法が全て同じであるも、
   互いにソース画像のｄ行にわたりシフトされたＳ個のス
   ライドしている窓により規定されるＳ個の局所画像につ
   いてソース画像の処理演算を同時に行ない、ここに０＜
   ｄ＜Ｎとすると共にＳ個のスライドしている窓がそれら
   の各最終行に達すると、これらの窓が集団的に動いて、
   互いにソース画像について同じ処理を再開するようにし
   、前記処理演算をＮ＋ （Ｓ−１）ｄ個の各画素の各ビットに順次作用する直列
   演算子により行ない、前記Ｎ＋（Ｓ−１）ｄ個の画素の
   デジタル信号をＱ個の接点パッドを介して集積回路に並
   列的に供給し、ここにＱをＮ＋（Ｓ−１）ｄに等しいか
   、それれよりも大きいＭの第１倍数とし、集積回路が並
   −直列変換器も具えるように構成したことを特徴とする
   画像処理用集積回路。 ３、入力データを供給するｒ個の画像メモリ（ここにＱ
   ＝ｒ・Ｍ）を具えていることを特徴とする請求項２記載
   の集積回路。 ４、Ｑ＝１６とし、画素を８ビット（Ｍ＝８）にコード
   化し、かつこれらの画素を９行（Ｎ＝９）から成る窓に
   よって処理するように構成したことを特徴とする請求項
   １〜３のいずれかに記載の集積回路。 ５、直列演算子が局所画素のデジタル化信号と、メモリ
   に記憶させたＮ・Ｐ係数のマトリックスとのたたみ込み
   演算を行なうように構成したことを特徴とする請求項１
   〜４のいずれかに記載の集積回路。 ６、前記直列演算子が規定局所画像の画素間における分
   類演算を行なうように構成したことを特徴とする請求項
   １〜４のいずれかに記載の集積回路。