JPH04229789A - Ｃｉｆ変換回路 - Google Patents
Ｃｉｆ変換回路Info
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- JPH04229789A JPH04229789A JP3103828A JP10382891A JPH04229789A JP H04229789 A JPH04229789 A JP H04229789A JP 3103828 A JP3103828 A JP 3103828A JP 10382891 A JP10382891 A JP 10382891A JP H04229789 A JPH04229789 A JP H04229789A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 47
- 230000001186 cumulative effect Effects 0.000 claims description 60
- 238000009825 accumulation Methods 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- MCSOAHVAIJXNDN-ZTFGCOKTSA-N ram-322 Chemical compound C1C(=O)CC[C@@]2(O)[C@H]3CC4=CC=C(OC)C(O)=C4[C@]21CCN3C MCSOAHVAIJXNDN-ZTFGCOKTSA-N 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Television Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
- Color Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、テレビ放送方式のＣＩ
Ｆ変換回路に利用する。特に、ｐ×６４ｋｂｉｔ／ｓの
ビデオ符号化処理におけるＮＴＳＣ（Ｎａｔｉｏｎａｌ
Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔ
ｅｅ）フォーマットまたはＰＡＬ （Ｐｈａｓｅ ａｌ
ｔｅｒｎａｔｉｏｎ ｌｉｎｅ） フォーマットとＣＩ
Ｆ（ｃｏｍｍｏｎ ｉｎｔｅｒｍｅｄｉａｔｅ ｆｏｒ
ｍａｔ） フォーマットとの相互変換を行う際のライン
方向フィルタに関するものである。
Ｆ変換回路に利用する。特に、ｐ×６４ｋｂｉｔ／ｓの
ビデオ符号化処理におけるＮＴＳＣ（Ｎａｔｉｏｎａｌ
Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔ
ｅｅ）フォーマットまたはＰＡＬ （Ｐｈａｓｅ ａｌ
ｔｅｒｎａｔｉｏｎ ｌｉｎｅ） フォーマットとＣＩ
Ｆ（ｃｏｍｍｏｎ ｉｎｔｅｒｍｅｄｉａｔｅ ｆｏｒ
ｍａｔ） フォーマットとの相互変換を行う際のライン
方向フィルタに関するものである。
【０００２】
【従来の技術】図８は従来例のＣＩＦ変換回路のブロッ
ク構成図である。図９はＮＴＳＣフォーマットまたはＰ
ＡＬフォーマットとＣＩＦフォーマットとの相互変換を
示す図である。
ク構成図である。図９はＮＴＳＣフォーマットまたはＰ
ＡＬフォーマットとＣＩＦフォーマットとの相互変換を
示す図である。
【０００３】従来、ＣＩＦ変換回路は、図９に示すよう
に走査線変換回路として使用され伝達関数は式■で与え
られる。 Ｈ （ｚ） ＝Σａｎ・Ｚ−ｎ …
■「Σ」はｎが「１」から「５」までの総和である。式
■を論理回路で実現すると図８に示す回路構成となる。 すなわち、入力端子Ｔ１ に５個の遅延回路４１１ 〜
４１５ を直列に接続し、各々の遅延回路４１１ 〜４
１５ の出力に乗算器４２１ 〜４２５ を接続してタ
ップ係数との乗算を行い、各乗算器の出力を加算器４３
１ 〜４３４ に接続して重畳し、出力端子Ｔ２ より
結果を出力する。
に走査線変換回路として使用され伝達関数は式■で与え
られる。 Ｈ （ｚ） ＝Σａｎ・Ｚ−ｎ …
■「Σ」はｎが「１」から「５」までの総和である。式
■を論理回路で実現すると図８に示す回路構成となる。 すなわち、入力端子Ｔ１ に５個の遅延回路４１１ 〜
４１５ を直列に接続し、各々の遅延回路４１１ 〜４
１５ の出力に乗算器４２１ 〜４２５ を接続してタ
ップ係数との乗算を行い、各乗算器の出力を加算器４３
１ 〜４３４ に接続して重畳し、出力端子Ｔ２ より
結果を出力する。
【０００４】式■において、Ｚ−１は、１ライン分の遅
延を示し ８５８または ８６４ビットの遅延に相当し
、遅延回路４１１ 〜４１５ で５ライン分の遅延を実
現する。ＬＳＩ上に実現する場合にはＲＡＭで遅延回路
を構成すると面積が小さくなり消費電力が減る。図８の
実現には、５個の遅延回路と５個の乗算器と４個の加算
器が必要となる。
延を示し ８５８または ８６４ビットの遅延に相当し
、遅延回路４１１ 〜４１５ で５ライン分の遅延を実
現する。ＬＳＩ上に実現する場合にはＲＡＭで遅延回路
を構成すると面積が小さくなり消費電力が減る。図８の
実現には、５個の遅延回路と５個の乗算器と４個の加算
器が必要となる。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来例のＣＩＦ変換回路では、ＬＳＩ上に実現した場合に
、乗算器が５個必要となるためにチップサイズと消費電
力とが大きくなる欠点があった。
来例のＣＩＦ変換回路では、ＬＳＩ上に実現した場合に
、乗算器が５個必要となるためにチップサイズと消費電
力とが大きくなる欠点があった。
【０００６】本発明は上記の欠点を解決するもので、乗
算器の個数を減少してチップサイズを小形にし、かつ消
費電力の少ないＣＩＦ変換回路を提供することを目的と
する。
算器の個数を減少してチップサイズを小形にし、かつ消
費電力の少ないＣＩＦ変換回路を提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明は、入力信号を入
力する入力端子と、この入力信号のｎ個の走査線数を１
個の走査線数に変換する走査線数変換手段と、この走査
線数変換手段の出力信号を出力する出力端子とを備えた
ＣＩＦ変換回路において、上記走査線数変換手段は上記
入力信号の走査線当りの輝度信号および色差信号の画素
数に基づき１ラインの有効画素をｎより少ない数のブロ
ックに分けそれぞれのブロックの５ライン分を累積加算
して上記出力端子に与える累積加算手段を含むことを特
徴とする。
力する入力端子と、この入力信号のｎ個の走査線数を１
個の走査線数に変換する走査線数変換手段と、この走査
線数変換手段の出力信号を出力する出力端子とを備えた
ＣＩＦ変換回路において、上記走査線数変換手段は上記
入力信号の走査線当りの輝度信号および色差信号の画素
数に基づき１ラインの有効画素をｎより少ない数のブロ
ックに分けそれぞれのブロックの５ライン分を累積加算
して上記出力端子に与える累積加算手段を含むことを特
徴とする。
【０００８】また、本発明は、ｎは５であり、上記累積
加算手段は、上記入力端子にそれぞれ入力が接続された
４個の第一の演算回路と、この４個の第一の演算回路の
出力にそれぞれ４入力が接続され出力が上記出力端子に
接続された第一の４入力選択回路とを含み、上記各第一
の演算回路は、上記入力端子から一方の入力に処理対象
のブロックの画素の５ライン分を順次入力し他方の入力
に累積加算結果を入力する第一の２入力選択回路と、こ
の第一の２入力選択回路の出力信号を入力し入力フォー
マットに従って累積加算結果を上記第一の４入力選択回
路の該当する入力に与える第一のＲＡＭと、この第一の
ＲＡＭから処理対象のブロックの画素の５ライン分を順
次入力し係数を乗ずる第二の乗算器と、この第二の乗算
器の出力信号を累積加算し累積加算結果を上記第一の２
入力選択回路の他方の入力に与える第一の累積加算器と
を含むことができる。
加算手段は、上記入力端子にそれぞれ入力が接続された
４個の第一の演算回路と、この４個の第一の演算回路の
出力にそれぞれ４入力が接続され出力が上記出力端子に
接続された第一の４入力選択回路とを含み、上記各第一
の演算回路は、上記入力端子から一方の入力に処理対象
のブロックの画素の５ライン分を順次入力し他方の入力
に累積加算結果を入力する第一の２入力選択回路と、こ
の第一の２入力選択回路の出力信号を入力し入力フォー
マットに従って累積加算結果を上記第一の４入力選択回
路の該当する入力に与える第一のＲＡＭと、この第一の
ＲＡＭから処理対象のブロックの画素の５ライン分を順
次入力し係数を乗ずる第二の乗算器と、この第二の乗算
器の出力信号を累積加算し累積加算結果を上記第一の２
入力選択回路の他方の入力に与える第一の累積加算器と
を含むことができる。
【０００９】さらに、本発明は、ｎは５であり、上記累
積加算手段は、上記入力端子に入力が接続された４個の
第二の演算回路と、この４個の第二の演算回路の出力に
それぞれ４入力が接続され出力が上記出力端子に接続さ
れた第二の４入力選択回路とを含み、上記各第二の演算
回路は、上記入力端子から処理対象とするブロックの５
ライン分の画素を入力する第二のＲＡＭと、この第二の
ＲＡＭから処理対象のブロックの画素を順次入力し係数
を乗ずる第一の乗算器と、この第一の乗算器の出力信号
を累積加算する第二の累積加算器と、この第二の累積加
算器の累積加算結果を入力し入力フォーマットに従って
上記第二の４入力選択回路の該当する入力に与える第三
のＲＡＭとを含むことができる。
積加算手段は、上記入力端子に入力が接続された４個の
第二の演算回路と、この４個の第二の演算回路の出力に
それぞれ４入力が接続され出力が上記出力端子に接続さ
れた第二の４入力選択回路とを含み、上記各第二の演算
回路は、上記入力端子から処理対象とするブロックの５
ライン分の画素を入力する第二のＲＡＭと、この第二の
ＲＡＭから処理対象のブロックの画素を順次入力し係数
を乗ずる第一の乗算器と、この第一の乗算器の出力信号
を累積加算する第二の累積加算器と、この第二の累積加
算器の累積加算結果を入力し入力フォーマットに従って
上記第二の４入力選択回路の該当する入力に与える第三
のＲＡＭとを含むことができる。
【００１０】また、本発明は、上記累積加算手段は、ｎ
は５であり、上記入力端子から処理対象とするブロック
の５ライン分の画素をそれぞれ入力する２個の第四のＲ
ＡＭ、２個の第五のＲＡＭおよび第六のＲＡＭと、上記
２個の第四のＲＡＭの出力信号をそれぞれ一方の入力に
入力し上記２個の第五のＲＡＭの出力信号をそれぞれ他
方の入力に入力する２個の第二の２入力選択回路と、上
記２個の第二の２入力選択回路の出力にそれぞれ入力が
接続された２個の第三の演算回路と、上記第六のＲＡＭ
の出力に接続された第四の演算回路と、上記２個の第三
の演算回路の出力にそれぞれ入力が接続され入力フォー
マットに従って出力する２個の第七のＲＡＭおよび２個
の第八のＲＡＭと、上記第四の演算回路の出力に入力が
接続され入力フォーマットに従って出力する第九のＲＡ
Ｍと、上記２個の第七のＲＡＭ、上記２個の第八のＲＡ
Ｍおよび上記第九のＲＡＭの出力に対応して５入力がそ
れぞれ接続され出力が上記出力端子に接続された５入力
選択回路とを含み、上記各第三の演算回路は、上記第二
の２入力選択回路の出力信号を順次入力し係数を乗ずる
第三の乗算器と、この第三の乗算器の出力信号を累積加
算し累積加算結果を上記第七のＲＡＭおよび上記第八の
ＲＡＭの入力に与える第三の累積加算器とを含み、上記
第四の演算回路は、上記第六のＲＡＭの出力信号を順次
入力し係数を乗ずる第四の乗算器と、この第四の乗算器
の出力信号を累積加算し累積加算結果を上記第九のＲＡ
Ｍの入力に与える第四の累積加算器とを含むことができ
る。
は５であり、上記入力端子から処理対象とするブロック
の５ライン分の画素をそれぞれ入力する２個の第四のＲ
ＡＭ、２個の第五のＲＡＭおよび第六のＲＡＭと、上記
２個の第四のＲＡＭの出力信号をそれぞれ一方の入力に
入力し上記２個の第五のＲＡＭの出力信号をそれぞれ他
方の入力に入力する２個の第二の２入力選択回路と、上
記２個の第二の２入力選択回路の出力にそれぞれ入力が
接続された２個の第三の演算回路と、上記第六のＲＡＭ
の出力に接続された第四の演算回路と、上記２個の第三
の演算回路の出力にそれぞれ入力が接続され入力フォー
マットに従って出力する２個の第七のＲＡＭおよび２個
の第八のＲＡＭと、上記第四の演算回路の出力に入力が
接続され入力フォーマットに従って出力する第九のＲＡ
Ｍと、上記２個の第七のＲＡＭ、上記２個の第八のＲＡ
Ｍおよび上記第九のＲＡＭの出力に対応して５入力がそ
れぞれ接続され出力が上記出力端子に接続された５入力
選択回路とを含み、上記各第三の演算回路は、上記第二
の２入力選択回路の出力信号を順次入力し係数を乗ずる
第三の乗算器と、この第三の乗算器の出力信号を累積加
算し累積加算結果を上記第七のＲＡＭおよび上記第八の
ＲＡＭの入力に与える第三の累積加算器とを含み、上記
第四の演算回路は、上記第六のＲＡＭの出力信号を順次
入力し係数を乗ずる第四の乗算器と、この第四の乗算器
の出力信号を累積加算し累積加算結果を上記第九のＲＡ
Ｍの入力に与える第四の累積加算器とを含むことができ
る。
【００１１】さらに、本発明は、ｎは５であり、上記累
積加算手段は、上記入力端子から処理対象とするブロッ
クの５ライン分の画素をそれぞれ入力する２個の第五の
演算回路および第六の演算回路と、この２個の第五の演
算回路および第六の演算回路の出力にそれぞれ４入力が
接続され出力が上記出力端子に接続された第二の五入力
選択回路を含み、上記各第二の演算回路は、上記入力端
子から一方の入力に処理対象とするブロックの５ライン
分をそれぞれ順次に入力し他方の入力に累積加算結果を
入力する２個の第三の２入力選択回路と、この２個の第
三の２入力選択回路の出力信号をそれぞれ入力し入力フ
ォーマットに従って累積加算結果を上記第二の５入力選
択回路の該当する入力にそれぞれ与える２個の第十のＲ
ＡＭと、この２個の第十のＲＡＭから処理対象とするブ
ロックの５ライン分をそれぞれ該当する入力に入力する
第四の２入力選択回路と、この２入力選択回路から処理
対象とするブロックの５ライン分を順次入力し計数を乗
ずる第五の乗算器と、この第五の乗算器の出力信号を累
積加算し累積加算結果を上記２個の第三の２入力選択回
路の他方の入力にそれぞれ与える第五の累積加算器と、
上記入力端子から一方の入力に処理対象とするブロック
の５ライン分を順次に入力し他方の入力に累積加算結果
を入力する第四の２入力選択回路と、この第四の２入力
選択回路の出力信号を入力し入力フォーマットに従って
累積加算結果を上記第二の５入力選択回路の該当する入
力に与える第十二のＲＡＭと、この第十二のＲＡＭから
処理対象とするブロックの５ライン分を順次入力し計数
を乗ずる第六の乗算器と、この第六の乗算器の出力信号
を累積加算し累積加算結果を上記第四の２入力選択回路
の他方の入力に与える第六の累積加算器とを含むことが
できる。
積加算手段は、上記入力端子から処理対象とするブロッ
クの５ライン分の画素をそれぞれ入力する２個の第五の
演算回路および第六の演算回路と、この２個の第五の演
算回路および第六の演算回路の出力にそれぞれ４入力が
接続され出力が上記出力端子に接続された第二の五入力
選択回路を含み、上記各第二の演算回路は、上記入力端
子から一方の入力に処理対象とするブロックの５ライン
分をそれぞれ順次に入力し他方の入力に累積加算結果を
入力する２個の第三の２入力選択回路と、この２個の第
三の２入力選択回路の出力信号をそれぞれ入力し入力フ
ォーマットに従って累積加算結果を上記第二の５入力選
択回路の該当する入力にそれぞれ与える２個の第十のＲ
ＡＭと、この２個の第十のＲＡＭから処理対象とするブ
ロックの５ライン分をそれぞれ該当する入力に入力する
第四の２入力選択回路と、この２入力選択回路から処理
対象とするブロックの５ライン分を順次入力し計数を乗
ずる第五の乗算器と、この第五の乗算器の出力信号を累
積加算し累積加算結果を上記２個の第三の２入力選択回
路の他方の入力にそれぞれ与える第五の累積加算器と、
上記入力端子から一方の入力に処理対象とするブロック
の５ライン分を順次に入力し他方の入力に累積加算結果
を入力する第四の２入力選択回路と、この第四の２入力
選択回路の出力信号を入力し入力フォーマットに従って
累積加算結果を上記第二の５入力選択回路の該当する入
力に与える第十二のＲＡＭと、この第十二のＲＡＭから
処理対象とするブロックの５ライン分を順次入力し計数
を乗ずる第六の乗算器と、この第六の乗算器の出力信号
を累積加算し累積加算結果を上記第四の２入力選択回路
の他方の入力に与える第六の累積加算器とを含むことが
できる。
【００１２】
【作用】入力信号のｎ個の走査線数を１個の走査線数に
変換する走査線数変換手段は累積加算手段で入力信号の
走査線当たりの輝度信号および色差信号の画素数に基づ
き１ラインの有効画素をｎより少ない数のブロックに分
けそれぞれのブロックのｎライン分を累積加算して出力
端子に与える。以上の動作により乗算器の数を減少して
チップサイズを小形にし、かつ消費電力を少なくできる
。
変換する走査線数変換手段は累積加算手段で入力信号の
走査線当たりの輝度信号および色差信号の画素数に基づ
き１ラインの有効画素をｎより少ない数のブロックに分
けそれぞれのブロックのｎライン分を累積加算して出力
端子に与える。以上の動作により乗算器の数を減少して
チップサイズを小形にし、かつ消費電力を少なくできる
。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明第一実施例ＣＩＦ変換回路のブロッ
ク構成図である。図１において、ＣＩＦ変換回路は、入
力信号を入力する入力端子Ｔ１ と、この入力信号のｎ
個の走査線数を１個の走査線数に変換する走査線数変換
手段と、この走査線数変換手段の出力信号を出力する出
力端子Ｔ２ とを備える。
する。図１は本発明第一実施例ＣＩＦ変換回路のブロッ
ク構成図である。図１において、ＣＩＦ変換回路は、入
力信号を入力する入力端子Ｔ１ と、この入力信号のｎ
個の走査線数を１個の走査線数に変換する走査線数変換
手段と、この走査線数変換手段の出力信号を出力する出
力端子Ｔ２ とを備える。
【００１４】ここで本発明の特徴とするところは、走査
線数変換手段は入力信号の走査線当りの輝度信号および
色差信号の画素数に基づき１ラインの有効画素をｎより
少ない数のブロックに分けそれぞれのブロックのｎライ
ン分を累積加算して出力端子Ｔ２ に与える累積加算手
段を含むことにある。
線数変換手段は入力信号の走査線当りの輝度信号および
色差信号の画素数に基づき１ラインの有効画素をｎより
少ない数のブロックに分けそれぞれのブロックのｎライ
ン分を累積加算して出力端子Ｔ２ に与える累積加算手
段を含むことにある。
【００１５】また、ｎは５であり、累積加算手段は、入
力端子Ｔ１ にそれぞれ入力が接続された４個の第一の
演算回路として演算回路１７１ 〜１７４ と、４個の
演算回路１７１ 〜１７４ の出力にそれぞれ４入力が
接続され出力が出力端子Ｔ２ に接続された第一の４入
力選択回路として４入力選択回路１８とを含み、各演算
回路１７１ 〜１７４ は、入力端子Ｔ１ から一方の
入力に処理対象のブロックの画素の５ライン分を順次入
力し他方の入力に累積加算結果を入力する第一の２入力
選択回路として２入力選択回路１１と、２入力選択回路
１１の出力信号を入力し入力フォーマットに従って累積
加算結果を４入力選択回路１８の該当する入力に与える
第一のＲＡＭとしてＲＡＭ１２と、ＲＡＭ１２から処理
対象のブロックの画素の５ライン分を順次入力し係数を
乗ずる第一の乗算器として乗算器１３と、乗算器１３の
出力信号を累積加算し累積加算結果を２入力選択回路１
１の他方の入力に与える第一の累積加算器として累積加
算器１６とを含む。
力端子Ｔ１ にそれぞれ入力が接続された４個の第一の
演算回路として演算回路１７１ 〜１７４ と、４個の
演算回路１７１ 〜１７４ の出力にそれぞれ４入力が
接続され出力が出力端子Ｔ２ に接続された第一の４入
力選択回路として４入力選択回路１８とを含み、各演算
回路１７１ 〜１７４ は、入力端子Ｔ１ から一方の
入力に処理対象のブロックの画素の５ライン分を順次入
力し他方の入力に累積加算結果を入力する第一の２入力
選択回路として２入力選択回路１１と、２入力選択回路
１１の出力信号を入力し入力フォーマットに従って累積
加算結果を４入力選択回路１８の該当する入力に与える
第一のＲＡＭとしてＲＡＭ１２と、ＲＡＭ１２から処理
対象のブロックの画素の５ライン分を順次入力し係数を
乗ずる第一の乗算器として乗算器１３と、乗算器１３の
出力信号を累積加算し累積加算結果を２入力選択回路１
１の他方の入力に与える第一の累積加算器として累積加
算器１６とを含む。
【００１６】このような構成のＣＩＦ変換回路の動作に
ついて説明する。図７はＣＩＦ変換回路の入力信号の１
フィールド分のフレームフォーマットである。図７にお
いて、画素方向の情報１ライン（ＮＴＳＣ＝ ８５８画
素、ＣＩＦ＝ ８５８画素、ＰＡＬ＝８６４ 画素）
を時間軸で多重 （ＮＴＳＣ＝ ５２５ライン、ＣＩＦ
＝ ５２５ライン、ＰＡＬ＝ ６２５ライン） したも
のが１フィールドとなっている。 １ライン中の画素信号は輝度信号Ｙが ３５２画素、色
差信号ＣＲが １７６画素、色差信号ＣＢが １７６画
素の３種類の有効画素成分がバースト状に配列されてお
り各画素間に６４画素と次のラインの先頭までの期間に
無効画素が挿入されている。信号の入力フォーマットの
違いにより１ライン中の総画素数および１フィールド中
の有効ライン数が異なってくるが、１ライン中で処理の
対象となる有効画素数は入力フォーマットによらず一定
である。
ついて説明する。図７はＣＩＦ変換回路の入力信号の１
フィールド分のフレームフォーマットである。図７にお
いて、画素方向の情報１ライン（ＮＴＳＣ＝ ８５８画
素、ＣＩＦ＝ ８５８画素、ＰＡＬ＝８６４ 画素）
を時間軸で多重 （ＮＴＳＣ＝ ５２５ライン、ＣＩＦ
＝ ５２５ライン、ＰＡＬ＝ ６２５ライン） したも
のが１フィールドとなっている。 １ライン中の画素信号は輝度信号Ｙが ３５２画素、色
差信号ＣＲが １７６画素、色差信号ＣＢが １７６画
素の３種類の有効画素成分がバースト状に配列されてお
り各画素間に６４画素と次のラインの先頭までの期間に
無効画素が挿入されている。信号の入力フォーマットの
違いにより１ライン中の総画素数および１フィールド中
の有効ライン数が異なってくるが、１ライン中で処理の
対象となる有効画素数は入力フォーマットによらず一定
である。
【００１７】輝度信号Ｙの ３５２画素を２分割し前半
をＹＨ、後半をＹＬとすると、１ライン中の有効画素は
４種類（ＹＨ、ＹＬ、ＣＲ、ＣＢ）でそれぞれ １７６
画素となる。
をＹＨ、後半をＹＬとすると、１ライン中の有効画素は
４種類（ＹＨ、ＹＬ、ＣＲ、ＣＢ）でそれぞれ １７６
画素となる。
【００１８】本実施例ではこの １７６画素単位での処
理を行う。
理を行う。
【００１９】図１において、演算回路１７１ 〜１７４
では各々輝度信号ＹＨ、輝度信号ＹＬ、色差信号ＣＲ
、色差信号ＣＢに対する重畳を行う。ＲＡＭ１２は処理
対象画素５ライン分 ８８０画素と同一画素５ラインに
対する重畳結果 １７６画素分との記憶容量 （１０５
６ｗｏｒｄ） を持つ。
では各々輝度信号ＹＨ、輝度信号ＹＬ、色差信号ＣＲ
、色差信号ＣＢに対する重畳を行う。ＲＡＭ１２は処理
対象画素５ライン分 ８８０画素と同一画素５ラインに
対する重畳結果 １７６画素分との記憶容量 （１０５
６ｗｏｒｄ） を持つ。
【００２０】はじめに、２入力選択回路１１は入力端子
Ｔ１ 側の入力を選択し、処理対象画素１ライン分をＲ
ＡＭ１２に書込む。処理対象画素５ライン分の書込みが
終了すると２入力選択回路１１は累積加算器１６側の入
力を選択し、書込みの２倍の速度で読出しを始める。
１７６画素中一つの画素に関して５ライン分連続して読
出しを行い、各ラインの読出しデータは乗算器１３でタ
ップ係数との乗算を行う。乗算結果は累積加算器１６で
５ライン分の重畳を行い、重畳結果を累積器１５より読
出しＲＡＭ１２に書込む。５ライン分の読出しが終了し
、重畳結果の書込みが終了すると次の画素で同様の処理
を行う。 １７６画素の重畳が終了すると２入力選択回
路１１は入力端子Ｔ１ 側の入力を選択し、次にライン
の処理対象画素の入力を待つ。 次のラインの処理対象画素のＲＡＭ１２への書込みは５
ライン前の処理対象画素に上書きする。すなわちＲＡＭ
１２は最新の５ライン分の処理対象画素が記憶される。 ＮＴＳＣ、ＰＡＬ、ＣＩＦ各フォーマットにおける１ラ
インの画素数の最小値は ８５８画素であるために、各
ラインにおける書込みも８５８ 画素の入力時間以内で
終えなければならない。図１において、処理対象画素の
書込みに １７６画素分と１ラインの重畳に （８８０画素＋１７６画素）／２＝５２８ の画素分と
の処理時間を要するため１ラインの処理は ７０４画素
分の処理時間で終了する。ＲＡＭ１２からの重畳結果の
読出しは、次のラインの重畳結果の書込みが行われる前
にフレームフォーマットに従って順次演算回路１７１
〜１７４ のＲＡＭ１２より読出し４入力選択回路１８
より出力する。上述のように本実施例は乗算器を４個に
減少することができる。
Ｔ１ 側の入力を選択し、処理対象画素１ライン分をＲ
ＡＭ１２に書込む。処理対象画素５ライン分の書込みが
終了すると２入力選択回路１１は累積加算器１６側の入
力を選択し、書込みの２倍の速度で読出しを始める。
１７６画素中一つの画素に関して５ライン分連続して読
出しを行い、各ラインの読出しデータは乗算器１３でタ
ップ係数との乗算を行う。乗算結果は累積加算器１６で
５ライン分の重畳を行い、重畳結果を累積器１５より読
出しＲＡＭ１２に書込む。５ライン分の読出しが終了し
、重畳結果の書込みが終了すると次の画素で同様の処理
を行う。 １７６画素の重畳が終了すると２入力選択回
路１１は入力端子Ｔ１ 側の入力を選択し、次にライン
の処理対象画素の入力を待つ。 次のラインの処理対象画素のＲＡＭ１２への書込みは５
ライン前の処理対象画素に上書きする。すなわちＲＡＭ
１２は最新の５ライン分の処理対象画素が記憶される。 ＮＴＳＣ、ＰＡＬ、ＣＩＦ各フォーマットにおける１ラ
インの画素数の最小値は ８５８画素であるために、各
ラインにおける書込みも８５８ 画素の入力時間以内で
終えなければならない。図１において、処理対象画素の
書込みに １７６画素分と１ラインの重畳に （８８０画素＋１７６画素）／２＝５２８ の画素分と
の処理時間を要するため１ラインの処理は ７０４画素
分の処理時間で終了する。ＲＡＭ１２からの重畳結果の
読出しは、次のラインの重畳結果の書込みが行われる前
にフレームフォーマットに従って順次演算回路１７１
〜１７４ のＲＡＭ１２より読出し４入力選択回路１８
より出力する。上述のように本実施例は乗算器を４個に
減少することができる。
【００２１】図２は本発明第二実施例ＣＩＦ変換回路の
ブロック構成図である。図２において、Ｔ１ は入力端
子、Ｔ２ は出力端子、２２はＲＡＭ、２３は乗算器、
２４は加算器、２５は累積器、２６は累積加算器、２７
１ 〜２７４ は演算回路および２８は４入力選択回路
である。
ブロック構成図である。図２において、Ｔ１ は入力端
子、Ｔ２ は出力端子、２２はＲＡＭ、２３は乗算器、
２４は加算器、２５は累積器、２６は累積加算器、２７
１ 〜２７４ は演算回路および２８は４入力選択回路
である。
【００２２】本実施例は第一実施例と同様に１７６ 画
素単位での処理を行う。図２において、ＲＡＭ２２には
１ラインの中で処理対象画素一種類のみの情報を５ライ
ン分記憶する（１７６ 画素×５＝ ８８０画素） 。 任意のラインにおいて処理対象画素をＲＡＭ２２へ書込
むと、次のラインの処理対象画素がくるまでは書込みが
行われないために、書込み終了と同時にＲＡＭ２２の読
出しを開始する。読出す順序は １７６画素中一つの画
素に関して５ライン分連続して読出し、５ライン分の読
出しが終了すると次の画素の読出しを始める。各ライン
の読出しデータは乗算器２３でタップ係数との乗算を行
い、乗算結果は累積加算器２６で５タップ分の重畳を行
いＲＡＭ２９に書込まれる。 １７６画素分の情報がＲ
ＡＭ２２より読出されるとＲＡＭ２９には各画素での重
畳結果が記憶されることになる。なお、ＲＡＭ２２から
の １７６画素の読出しは、次のラインでＲＡＭ２２へ
書込みが行われる前に完了させなくてはならないために
、変換フォーマットによっては書込みの倍速で読出す必
要がある。
素単位での処理を行う。図２において、ＲＡＭ２２には
１ラインの中で処理対象画素一種類のみの情報を５ライ
ン分記憶する（１７６ 画素×５＝ ８８０画素） 。 任意のラインにおいて処理対象画素をＲＡＭ２２へ書込
むと、次のラインの処理対象画素がくるまでは書込みが
行われないために、書込み終了と同時にＲＡＭ２２の読
出しを開始する。読出す順序は １７６画素中一つの画
素に関して５ライン分連続して読出し、５ライン分の読
出しが終了すると次の画素の読出しを始める。各ライン
の読出しデータは乗算器２３でタップ係数との乗算を行
い、乗算結果は累積加算器２６で５タップ分の重畳を行
いＲＡＭ２９に書込まれる。 １７６画素分の情報がＲ
ＡＭ２２より読出されるとＲＡＭ２９には各画素での重
畳結果が記憶されることになる。なお、ＲＡＭ２２から
の １７６画素の読出しは、次のラインでＲＡＭ２２へ
書込みが行われる前に完了させなくてはならないために
、変換フォーマットによっては書込みの倍速で読出す必
要がある。
【００２３】演算回路２７１ 〜２７４ では各々輝度
信号ＹＨ、輝度信号ＹＬ、色差信号ＣＲ、色差信号ＣＢ
に対する重畳を行い結果はフレームフォーマットに従っ
て順次各演算回路のＲＡＭ２９より読出し４入力選択回
路２８より出力する。上述のように本発明は乗算器を４
個に減少することができる。
信号ＹＨ、輝度信号ＹＬ、色差信号ＣＲ、色差信号ＣＢ
に対する重畳を行い結果はフレームフォーマットに従っ
て順次各演算回路のＲＡＭ２９より読出し４入力選択回
路２８より出力する。上述のように本発明は乗算器を４
個に減少することができる。
【００２４】図３は本発明第三実施例ＣＩＦ変換回路の
ブロック構成図である。図３において、Ｔ１ は入力端
子、Ｔ２ は出力端子、３１１ 、３１２ は２入力選
択回路、３２１ 〜３２５ はＲＡＭ、３３は乗算器、
３４は加算器、３５は累積器、３６は累積加算器、３７
１ 〜３７３ は演算回路、３８は５入力選択回路およ
び３９１ 〜３９５ はＲＡＭを示す。
ブロック構成図である。図３において、Ｔ１ は入力端
子、Ｔ２ は出力端子、３１１ 、３１２ は２入力選
択回路、３２１ 〜３２５ はＲＡＭ、３３は乗算器、
３４は加算器、３５は累積器、３６は累積加算器、３７
１ 〜３７３ は演算回路、３８は５入力選択回路およ
び３９１ 〜３９５ はＲＡＭを示す。
【００２５】本実施例は、輝度信号Ｙの３５２ 画素を
２分割し前半１７６ 画素をＹＨ、後半１７６ 画素を
ＹＬとし、さらに、色差信号ＣＢの １７６画素を２分
割し前半８８画素をＣＢＨ、後半８８画素をＣＢＬとし
５種類の有効画素として制御を行う。
２分割し前半１７６ 画素をＹＨ、後半１７６ 画素を
ＹＬとし、さらに、色差信号ＣＢの １７６画素を２分
割し前半８８画素をＣＢＨ、後半８８画素をＣＢＬとし
５種類の有効画素として制御を行う。
【００２６】図３において、ＲＡＭ３２１ には輝度信
号ＹＨ、ＲＡＭ３２２ には色差信号ＣＢＨ、ＲＡＭ３
２３ には輝度信号ＹＬ、ＲＡＭ３２４ には色差信号
ＣＢＬおよびＲＡＭ３２５ には色差信号ＣＲが各々の
ＲＡＭの有効画素として５ライン分書込まれる。したが
ってＲＡＭ３２１ 、ＲＡＭ３２３ およびＲＡＭ３２
５ は８８０ｗｏｒｄ ならびにＲＡＭ３２２ および
ＲＡＭ３２４ は４４０ｗｏｒｄ の記憶容量を持つ。 また、ＲＡＭ３９１ 〜３９５ は各有効画素に対する
処理結果が格納され、ＲＡＭ３９１ 、ＲＡＭ３９３
およびＲＡＭ３９５ は１７６ｗｏｒｄ ならびにＲＡ
Ｍ３９２ およびＲＡＭ３９４ は８８ｗｏｒｄの記憶
容量を持つ。
号ＹＨ、ＲＡＭ３２２ には色差信号ＣＢＨ、ＲＡＭ３
２３ には輝度信号ＹＬ、ＲＡＭ３２４ には色差信号
ＣＢＬおよびＲＡＭ３２５ には色差信号ＣＲが各々の
ＲＡＭの有効画素として５ライン分書込まれる。したが
ってＲＡＭ３２１ 、ＲＡＭ３２３ およびＲＡＭ３２
５ は８８０ｗｏｒｄ ならびにＲＡＭ３２２ および
ＲＡＭ３２４ は４４０ｗｏｒｄ の記憶容量を持つ。 また、ＲＡＭ３９１ 〜３９５ は各有効画素に対する
処理結果が格納され、ＲＡＭ３９１ 、ＲＡＭ３９３
およびＲＡＭ３９５ は１７６ｗｏｒｄ ならびにＲＡ
Ｍ３９２ およびＲＡＭ３９４ は８８ｗｏｒｄの記憶
容量を持つ。
【００２７】任意のラインにおいて有効画素をＲＡＭ３
２１ 〜３２５ へ書込むと、次のラインの有効画素が
くるまではこのＲＡＭへの書込みは行われないために、
この間を利用して信号処理を行う。ＲＡＭ３２１ への
書込み終了時刻ｔｗ２は書込み開始時刻（図７に示す輝
度信号Ｙの第１番目の画素）を基準として １７６番目
となる。ｔｗ２＝入力信号周期×１７６画素
２１ 〜３２５ へ書込むと、次のラインの有効画素が
くるまではこのＲＡＭへの書込みは行われないために、
この間を利用して信号処理を行う。ＲＡＭ３２１ への
書込み終了時刻ｔｗ２は書込み開始時刻（図７に示す輝
度信号Ｙの第１番目の画素）を基準として １７６番目
となる。ｔｗ２＝入力信号周期×１７６画素
【００２８】ＲＡＭ３２１ への書込みが終了すると２
入力選択回路３１１ はＲＡＭ３２１ 側の入力を選択
し入力信号周波数の２倍の速度で読出しを開始する。読
出す順序は、第一番目の画素より始めて５ライン分連続
して読出しを行い、５ライン分の読出しが終了すると次
の画素へと移っていく。読出したデータには乗算器３３
でラインごとに重みの異なる係数を乗じ、累積加算器３
６で５ライン分の重畳を行い、重畳結果をＲＡＭ３９１
に書込む。ＲＡＭ３２１ への書込み開始時刻を基準
としたときＲＡＭ３２１ の読出し終了時刻ｔｒ２ は
以下で与えられる。 ｔｒ２＝入力信号周期×（１７６画素＋０．５×８８０
画素） ＝入力信号周期×６１６画素
入力選択回路３１１ はＲＡＭ３２１ 側の入力を選択
し入力信号周波数の２倍の速度で読出しを開始する。読
出す順序は、第一番目の画素より始めて５ライン分連続
して読出しを行い、５ライン分の読出しが終了すると次
の画素へと移っていく。読出したデータには乗算器３３
でラインごとに重みの異なる係数を乗じ、累積加算器３
６で５ライン分の重畳を行い、重畳結果をＲＡＭ３９１
に書込む。ＲＡＭ３２１ への書込み開始時刻を基準
としたときＲＡＭ３２１ の読出し終了時刻ｔｒ２ は
以下で与えられる。 ｔｒ２＝入力信号周期×（１７６画素＋０．５×８８０
画素） ＝入力信号周期×６１６画素
【００２９】図７で輝度信号Ｙの第 ６１６番目の画素
の位置ではすでにＲＡＭ３２２ 〜ＲＡＭ３２４ への
書込みが終了している。
の位置ではすでにＲＡＭ３２２ 〜ＲＡＭ３２４ への
書込みが終了している。
【００３０】ＲＡＭ３２１ の読出しが終了すると２入
力選択回路３１１ はＲＡＭ３２２ 側の入力を選択し
ＲＡＭ３２１ と同様に入力信号周波数の２倍の速度で
読出しを開始する。同様に乗算器３３および累積加算器
３６で５ライン分の重畳を行い結果をＲＡＭ３９２ へ
書込む。ＲＡＭ３２２ の読出しは次のラインでのＲＡ
Ｍ３２１ の読出し開始前までに終えなくてはならない
。ＲＡＭ３２１への書込み開始時刻を基準としたときＲ
ＡＭ３２２ の読出し終了時刻は以下となる。 ｔｒ３ ＝入力信号周期×（６１６画素＋０．５ ×４
４０画素） ＝入力信号周期×８３６ 画素
力選択回路３１１ はＲＡＭ３２２ 側の入力を選択し
ＲＡＭ３２１ と同様に入力信号周波数の２倍の速度で
読出しを開始する。同様に乗算器３３および累積加算器
３６で５ライン分の重畳を行い結果をＲＡＭ３９２ へ
書込む。ＲＡＭ３２２ の読出しは次のラインでのＲＡ
Ｍ３２１ の読出し開始前までに終えなくてはならない
。ＲＡＭ３２１への書込み開始時刻を基準としたときＲ
ＡＭ３２２ の読出し終了時刻は以下となる。 ｔｒ３ ＝入力信号周期×（６１６画素＋０．５ ×４
４０画素） ＝入力信号周期×８３６ 画素
【００３１】１ラインの画素数は ８５８または ８６
４であるために、ＲＡＭ３２２ の読出しは１ライン内
で処理可能となる。
４であるために、ＲＡＭ３２２ の読出しは１ライン内
で処理可能となる。
【００３２】以上示した一連の操作により有効画素の輝
度信号ＹＨと色差信号ＣＢＨとに対する処理が完了する
。
度信号ＹＨと色差信号ＣＢＨとに対する処理が完了する
。
【００３３】同様に、ＲＡＭ３２３ 、ＲＡＭ３２４
、２入力選択回路３１２ 、演算回路３７２ 、ＲＡＭ
３９３ 、ＲＡＭ３９４ を用いて有効画素の輝度信号
ＹＬおよび色差信号ＣＢＬに対する信号処理を行い、Ｒ
ＡＭ３２５ 、演算回路３７３、ＲＡＭ３９５ を用い
て色差信号ＣＲに対する信号処理を行う。
、２入力選択回路３１２ 、演算回路３７２ 、ＲＡＭ
３９３ 、ＲＡＭ３９４ を用いて有効画素の輝度信号
ＹＬおよび色差信号ＣＢＬに対する信号処理を行い、Ｒ
ＡＭ３２５ 、演算回路３７３、ＲＡＭ３９５ を用い
て色差信号ＣＲに対する信号処理を行う。
【００３４】ＲＡＭ３９１ 〜３９５ は次のラインの
先頭より入力フォーマットに合わせて第一の画素より順
番に読出しを行い、５入力選択回路３８では読出しを行
っているＲＡＭ３９１ 〜３９５ の出力が選択される
。上述のように本実施例は乗算器を３個に減少できる。
先頭より入力フォーマットに合わせて第一の画素より順
番に読出しを行い、５入力選択回路３８では読出しを行
っているＲＡＭ３９１ 〜３９５ の出力が選択される
。上述のように本実施例は乗算器を３個に減少できる。
【００３５】図４は本発明第四実施例ＣＩＦ変換回路の
ブロック構成図である。図５は本発明第四実施例ＣＩＦ
変換回路の演算回路（７７１ ） の動作を示すタイム
チャートである。図６は本発明第四実施例ＣＩＦ変換回
路の演算回路（７７１ ） の累積加算時のＲＡＭアド
レスと読出しおよび書込みとの関係を示す図である。図
４において、Ｔ１ は入力端子、Ｔ２ は出力端子、７
１１ 〜７１３ は２入力選択回路、７２１ 〜７２３
はＲＡＭ、７９は２入力選択回路、７３は乗算器、７
４は加算器、７５は累積器、７６は累積加算器、７７１
〜７７３ は演算回路および７８は５入力選択回路を
示す。
ブロック構成図である。図５は本発明第四実施例ＣＩＦ
変換回路の演算回路（７７１ ） の動作を示すタイム
チャートである。図６は本発明第四実施例ＣＩＦ変換回
路の演算回路（７７１ ） の累積加算時のＲＡＭアド
レスと読出しおよび書込みとの関係を示す図である。図
４において、Ｔ１ は入力端子、Ｔ２ は出力端子、７
１１ 〜７１３ は２入力選択回路、７２１ 〜７２３
はＲＡＭ、７９は２入力選択回路、７３は乗算器、７
４は加算器、７５は累積器、７６は累積加算器、７７１
〜７７３ は演算回路および７８は５入力選択回路を
示す。
【００３６】本実施例は、輝度信号Ｙの３５２ 画素を
２分割し前半１７６ 画素をＹＨ、後半１７６ 画素を
ＹＬとし、さらに、色差信号ＣＢの１７６ 画素を２分
割し前半８８画素をＣＢＨ後半８８画素をＣＢＬと５種
類の有効画素として制御を行う。
２分割し前半１７６ 画素をＹＨ、後半１７６ 画素を
ＹＬとし、さらに、色差信号ＣＢの１７６ 画素を２分
割し前半８８画素をＣＢＨ後半８８画素をＣＢＬと５種
類の有効画素として制御を行う。
【００３７】図４において演算回路７７１ では輝度信
号ＹＨと色差信号ＣＢＨとに対し、また演算回路７７２
では輝度信号ＹＬと色差信号ＣＢＬとに対し、さらに
演算回路７７３ では色差信号ＣＲに対して重畳を行う
。演算回路７７１ のＲＡＭ７２１ には輝度信号ＹＨ
、演算回路７７２ のＲＡＭ７２２ には色差信号ＣＢ
Ｈ、演算回路７７２ のＲＡＭ７２１ には輝度信号Ｙ
Ｌ、演算回路７７２ 、ＲＡＭ７２２ には色差信号Ｃ
ＢＬおよび演算回路７７３ のＲＡＭ７２３ には色差
信号ＣＲが各々のＲＡＭ７２１ 〜７２３ の処理対象
画素として５ライン分書込まれる。したがってＲＡＭ７
２１ およびＲＡＭ７２２ は８８０ｗｏｒｄ ならび
にＲＡＭ７２３ は４４０ｗｏｒｄ の記憶容量を持つ
。
号ＹＨと色差信号ＣＢＨとに対し、また演算回路７７２
では輝度信号ＹＬと色差信号ＣＢＬとに対し、さらに
演算回路７７３ では色差信号ＣＲに対して重畳を行う
。演算回路７７１ のＲＡＭ７２１ には輝度信号ＹＨ
、演算回路７７２ のＲＡＭ７２２ には色差信号ＣＢ
Ｈ、演算回路７７２ のＲＡＭ７２１ には輝度信号Ｙ
Ｌ、演算回路７７２ 、ＲＡＭ７２２ には色差信号Ｃ
ＢＬおよび演算回路７７３ のＲＡＭ７２３ には色差
信号ＣＲが各々のＲＡＭ７２１ 〜７２３ の処理対象
画素として５ライン分書込まれる。したがってＲＡＭ７
２１ およびＲＡＭ７２２ は８８０ｗｏｒｄ ならび
にＲＡＭ７２３ は４４０ｗｏｒｄ の記憶容量を持つ
。
【００３８】図５および図６において、はじめに２入力
選択回路７１１ は入力端子Ｔ１ 側の入力を選択し、
処理対象画素（ＹＨ）の１ライン分をＲＡＭ７２１ に
書込む。処理対象画素（ＹＨ）の５ライン分の書込みが
終了すると二入力選択回路７１１ は累積加算器７６側
の入力を選択し、２入力選択回路７９はＲＡＭ７２１
側を選択し書込みの２倍の速度で読出しを始める。
選択回路７１１ は入力端子Ｔ１ 側の入力を選択し、
処理対象画素（ＹＨ）の１ライン分をＲＡＭ７２１ に
書込む。処理対象画素（ＹＨ）の５ライン分の書込みが
終了すると二入力選択回路７１１ は累積加算器７６側
の入力を選択し、２入力選択回路７９はＲＡＭ７２１
側を選択し書込みの２倍の速度で読出しを始める。
【００３９】１７６ 画素中の一つの画素に関して５ラ
イン分連続して読出しを行い、各ラインの読出しデータ
は乗算器１３でタップ係数との乗算を行う。乗算結果は
累積加算器７６で５ライン分の重畳を行い、重畳結果を
累積器７５より読出してＲＡＭ７２１ の１ライン目（
５ライン中最も古い有効画素）のアドレスに書込む。５
ライン分の読出しが終了し、重畳結果の書込みが終了す
ると次の画素で同様の処理を行う。１７６ 画素の重畳
が終了すると２入力選択回路７１１ は入力端子Ｔ１
側の入力を選択し、次のラインの処理対象画素の入力を
待つ。
イン分連続して読出しを行い、各ラインの読出しデータ
は乗算器１３でタップ係数との乗算を行う。乗算結果は
累積加算器７６で５ライン分の重畳を行い、重畳結果を
累積器７５より読出してＲＡＭ７２１ の１ライン目（
５ライン中最も古い有効画素）のアドレスに書込む。５
ライン分の読出しが終了し、重畳結果の書込みが終了す
ると次の画素で同様の処理を行う。１７６ 画素の重畳
が終了すると２入力選択回路７１１ は入力端子Ｔ１
側の入力を選択し、次のラインの処理対象画素の入力を
待つ。
【００４０】累積加算器７６での累積加算実行中、２入
力選択回路７１２ では入力端子Ｔ１ 側の入力を選択
し、処理対象画素（ＣＢＨ）の１ライン分をＲＡＭ７２
２ に書込み、書込みが終了すると２入力選択回路７１
２ は累積加算器７７側の入力を選択しＲＡＭ７２１
の累積加算が終了するのを待っている。
力選択回路７１２ では入力端子Ｔ１ 側の入力を選択
し、処理対象画素（ＣＢＨ）の１ライン分をＲＡＭ７２
２ に書込み、書込みが終了すると２入力選択回路７１
２ は累積加算器７７側の入力を選択しＲＡＭ７２１
の累積加算が終了するのを待っている。
【００４１】ＲＡＭ７２１ の累積加算が終了すると２
入力選択回路７８はＲＡＭ７２２ 側の入力を選択し、
ＲＡＭ７２１ と同様にＲＡＭ７２２ で処理対象画素
ＣＢＨに対する重畳を始める。ＲＡＭ７２２ での重畳
が終了すると２入力選択回路７８はＲＡＭ７２１ 側の
入力を選択し次のラインでの処理開始を待つ。
入力選択回路７８はＲＡＭ７２２ 側の入力を選択し、
ＲＡＭ７２１ と同様にＲＡＭ７２２ で処理対象画素
ＣＢＨに対する重畳を始める。ＲＡＭ７２２ での重畳
が終了すると２入力選択回路７８はＲＡＭ７２１ 側の
入力を選択し次のラインでの処理開始を待つ。
【００４２】ＲＡＭ７２１ およびＲＡＭ７２２ での
重畳結果は次のラインでの処理対象画素入力時に、まず
、重畳結果の読出しを行い、その後同じアドレスに新し
いデータの書込みを行う。このときにＲＡＭ７２１、７
２２ に対する制御は入力データの２倍の速度となり、
ＲＡＭ７２１ またはＲＡＭ７２２ には最新の５ライ
ン分の処理対象画素が記憶される。
重畳結果は次のラインでの処理対象画素入力時に、まず
、重畳結果の読出しを行い、その後同じアドレスに新し
いデータの書込みを行う。このときにＲＡＭ７２１、７
２２ に対する制御は入力データの２倍の速度となり、
ＲＡＭ７２１ またはＲＡＭ７２２ には最新の５ライ
ン分の処理対象画素が記憶される。
【００４３】演算回路７７２ では演算回路７７１ と
同様に、輝度信号ＹＬと色差信号ＣＢＬに対する重畳を
行い、演算回路４７３ では演算回路７７１ での輝度
信号ＹＨに対する処理と同様に色差信号ＣＲに対する重
畳を行う。また、５入力選択回路７８は入力信号のフォ
ーマットに従って、該当するＲＡＭ７２１ 〜７２３
の出力を選択し出力端子Ｔ２ から変換結果として出力
する。任意のラインにおいて処理対象画素をＲＡＭ７２
１ 〜７２３ へ書込み、次のラインの処理対象画素が
来るまでの時間を利用して信号処理を行う。
同様に、輝度信号ＹＬと色差信号ＣＢＬに対する重畳を
行い、演算回路４７３ では演算回路７７１ での輝度
信号ＹＨに対する処理と同様に色差信号ＣＲに対する重
畳を行う。また、５入力選択回路７８は入力信号のフォ
ーマットに従って、該当するＲＡＭ７２１ 〜７２３
の出力を選択し出力端子Ｔ２ から変換結果として出力
する。任意のラインにおいて処理対象画素をＲＡＭ７２
１ 〜７２３ へ書込み、次のラインの処理対象画素が
来るまでの時間を利用して信号処理を行う。
【００４４】図６においてＲＡＭ７２１ への書込終了
時刻は輝度信号ＹＨの書込み開始時刻を１としたとき時
刻１７６ となる。ＲＡＭ７２１ の重畳には５ライン
分の読出しと一回の書込みを２倍の速度で１７６画素分
行うので時刻１７７ より開始して時刻７０４ までか
かる。ＲＡＭ７２２ の重畳は同様に８８画素分行うた
め、時刻７０５より開始して時刻９６８ までかかる。 重畳に対する許容時刻はＮＴＳＣまたはＰＡＬにおいて
は２ライン目の輝度信号ＹＨの書き込み終了時刻１０３
５であるため充分に余裕をもって処理が可能であると結
論づけられる。
時刻は輝度信号ＹＨの書込み開始時刻を１としたとき時
刻１７６ となる。ＲＡＭ７２１ の重畳には５ライン
分の読出しと一回の書込みを２倍の速度で１７６画素分
行うので時刻１７７ より開始して時刻７０４ までか
かる。ＲＡＭ７２２ の重畳は同様に８８画素分行うた
め、時刻７０５より開始して時刻９６８ までかかる。 重畳に対する許容時刻はＮＴＳＣまたはＰＡＬにおいて
は２ライン目の輝度信号ＹＨの書き込み終了時刻１０３
５であるため充分に余裕をもって処理が可能であると結
論づけられる。
【００４５】上述のように本実施例は乗算器を３個に減
少できる。
少できる。
【００４６】
【発明の効果】以上説明したように、本発明は、乗算器
の個数を減少してチップサイズを小形にし、かつ消費電
力を少なくすることができる優れた効果がある。
の個数を減少してチップサイズを小形にし、かつ消費電
力を少なくすることができる優れた効果がある。
【図１】 本発明第一実施例ＣＩＦ変換回路のブロッ
ク構成図。
ク構成図。
【図２】 本発明第二実施例ＣＩＦ変換回路のブロッ
ク構成図。
ク構成図。
【図３】 本発明第三実施例ＣＩＦ変換回路のブロッ
ク構成図。
ク構成図。
【図４】 本発明第四実施例ＣＩＦ変換回路のブロッ
ク構成図。
ク構成図。
【図５】 本発明第四実施例ＣＩＦ変換回路の演算回
路（７７１ ） の動作を示すタイムチャート。
路（７７１ ） の動作を示すタイムチャート。
【図６】 本発明第四実施例ＣＩＦ変換回路の演算回
路（７７１ ） の累積加算時のＲＡＭアドレスと読出
しおよび書込みとの関係を示す図。
路（７７１ ） の累積加算時のＲＡＭアドレスと読出
しおよび書込みとの関係を示す図。
【図７】 ＣＩＦ変換回路の入力信号のフレームフォ
ーマット。
ーマット。
【図８】 従来例のＣＩＦ変換回路のブロック構成図
。
。
【図９】 ＮＴＳＣフォーマットまたはＰＡＬフォー
マットとＣＩＦフォーマットとの相互変換を示す図。
マットとＣＩＦフォーマットとの相互変換を示す図。
１１、３１１ 、３１２ 、７１１ 〜７１３ 、７８
２入力選択回路１２、２２、２９、３２１ 〜３２
５ 、３９１ 〜３９５ 、７２１ 〜７２３ Ｒ
ＡＭ １３、２３、３３、４２１ 〜４２５ 、７９ 乗算
器１４、２４、３４、４３１ 〜４３４ 、７４加算器
１５、２５、３５、７５ 累積器 １６、２６、３６、７６ 累積加算器１７１ 〜１７
４ 、２７１ 〜２７４ 、３７１ 〜３７３ 、７７
１ 〜７７３ 演算回路 １８、２８ ４入力選択回路 ３８、７８ ５入力選択回路 ４１１ 〜４１５ 遅延回路 Ｔ１ 入力端子 Ｔ２ 出力端子 ５１ アナログディジタル変換部 ５２ カラーデコーディング部 ５３ 多重部 ５４ ＣＩＦ変換回路 ５５ 帯域圧縮部 ５６ 符号変換部 ６１ 符号逆変換部 ６２ 帯域伸張部 ６３ ＣＩＦ逆変換回路 ６４ 分離部 ６５ カラーエンコーディング部 ６６ ディジタルアナログ変換部
２入力選択回路１２、２２、２９、３２１ 〜３２
５ 、３９１ 〜３９５ 、７２１ 〜７２３ Ｒ
ＡＭ １３、２３、３３、４２１ 〜４２５ 、７９ 乗算
器１４、２４、３４、４３１ 〜４３４ 、７４加算器
１５、２５、３５、７５ 累積器 １６、２６、３６、７６ 累積加算器１７１ 〜１７
４ 、２７１ 〜２７４ 、３７１ 〜３７３ 、７７
１ 〜７７３ 演算回路 １８、２８ ４入力選択回路 ３８、７８ ５入力選択回路 ４１１ 〜４１５ 遅延回路 Ｔ１ 入力端子 Ｔ２ 出力端子 ５１ アナログディジタル変換部 ５２ カラーデコーディング部 ５３ 多重部 ５４ ＣＩＦ変換回路 ５５ 帯域圧縮部 ５６ 符号変換部 ６１ 符号逆変換部 ６２ 帯域伸張部 ６３ ＣＩＦ逆変換回路 ６４ 分離部 ６５ カラーエンコーディング部 ６６ ディジタルアナログ変換部
Claims (5)
- 【請求項１】 入力信号を入力する入力端子と、この
入力信号のｎ個の走査線数を１個の走査線数に変換する
走査線数変換手段と、この走査線数変換手段の出力信号
を出力する出力端子とを備えたＣＩＦ変換回路において
、上記走査線数変換手段は上記入力信号の走査線当りの
輝度信号および色差信号の画素数に基づき１ラインの有
効画素をｎより少ない数のブロックに分けそれぞれのブ
ロックのｎライン分を累積加算して上記出力端子に与え
る累積加算手段を含むことを特徴とするＣＩＦ変換回路
。 - 【請求項２】 ｎは５であり、上記累積加算手段は、
上記入力端子にそれぞれ入力が接続された４個の第一の
演算回路と、この４個の第一の演算回路の出力にそれぞ
れ４入力が接続され出力が上記出力端子に接続された第
一の４入力選択回路とを含み、上記各第一の演算回路は
、上記入力端子から一方の入力に処理対象のブロックの
画素の５ライン分を順次入力し他方の入力に累積加算結
果を入力する第一の２入力選択回路と、この第一の２入
力選択回路の出力信号を入力し入力フォーマットに従っ
て累積加算結果を上記第一の４入力選択回路の該当する
入力に与える第一のＲＡＭと、この第一のＲＡＭから処
理対象のブロックの画素の５ライン分を順次入力し係数
を乗ずる第一の乗算器と、この第一の乗算器の出力信号
を累積加算し累積加算結果を上記第一の２入力選択回路
の他方の入力に与える第一の累積加算器とを含む請求項
１記載のＣＩＦ変換回路。 - 【請求項３】 ｎは５であり、上記累積加算手段は、
上記入力端子に入力が接続された４個の第二の演算回路
と、この４個の第二の演算回路の出力にそれぞれ４入力
が接続され出力が上記出力端子に接続された第二の４入
力選択回路とを含み、上記各第二の演算回路は、上記入
力端子から処理対象とするブロックの５ライン分の画素
を入力する第二のＲＡＭと、この第二のＲＡＭから処理
対象のブロックの画素を順次入力し係数を乗ずる第二の
乗算器と、この第二の乗算器の出力信号を累積加算する
第二の累積加算器と、この第二の累積加算器の累積加算
結果を入力し入力フォーマットに従って上記第二の４入
力選択回路の該当する入力に与える第三のＲＡＭとを含
む請求項１記載のＣＩＦ変換回路。 - 【請求項４】 ｎは５であり、上記累積加算手段は、
上記入力端子から処理対象とするブロックの５ライン分
の画素をそれぞれ入力する２個の第四のＲＡＭ、２個の
第五のＲＡＭおよび第六のＲＡＭと、上記２個の第四の
ＲＡＭの出力信号をそれぞれ一方の入力に入力し上記２
個の第五のＲＡＭの出力信号をそれぞれ他方の入力に入
力する２個の第二の２入力選択回路と、上記２個の第二
の２入力選択回路の出力にそれぞれ入力が接続された２
個の第三の演算回路と、上記第六のＲＡＭの出力に接続
された第四の演算回路と、上記２個の第三の演算回路の
出力にそれぞれ入力が接続され入力フォーマットに従っ
て出力する２個の第七のＲＡＭおよび２個の第八のＲＡ
Ｍと、上記第四の演算回路の出力に入力が接続され入力
フォーマットに従って出力する第九のＲＡＭと、上記２
個の第七のＲＡＭ、上記２個の第八のＲＡＭおよび上記
第九のＲＡＭの出力に対応して５入力がそれぞれ接続さ
れ出力が上記出力端子に接続された第一の５入力選択回
路とを含み、上記各第三の演算回路は、上記第二の２入
力選択回路の出力信号を順次入力し係数を乗ずる第三の
乗算器と、この第三の乗算器の出力信号を累積加算し累
積加算結果を上記第七のＲＡＭおよび上記第八のＲＡＭ
の入力に与える第三の累積加算器とを含み、上記第四の
演算回路は、上記第六のＲＡＭの出力信号を順次入力し
係数を乗ずる第四の乗算器と、この第四の乗算器の出力
信号を累積加算し累積加算結果を上記第九のＲＡＭの入
力に与える第四の累積加算器とを含む請求項１記載のＣ
ＩＦ変換回路。 - 【請求項５】 ｎは５であり、上記累積加算手段は、
上記入力端子から処理対象とするブロックの５ライン分
の画素をそれぞれ入力する２個の第五の演算回路および
第六の演算回路と、この２個の第五の演算回路および第
六の演算回路の出力にそれぞれ４入力が接続され出力が
上記出力端子に接続された第二の五入力選択回路を含み
、上記各第二の演算回路は、上記入力端子から一方の入
力に処理対象とするブロックの５ライン分をそれぞれ順
次に入力し他方の入力に累積加算結果を入力する２個の
第三の２入力選択回路と、この２個の第三の２入力選択
回路の出力信号をそれぞれ入力し入力フォーマットに従
って累積加算結果を上記第二の５入力選択回路の該当す
る入力にそれぞれ与える２個の第十のＲＡＭと、この２
個の第十のＲＡＭから処理対象とするブロックの５ライ
ン分をそれぞれ該当する入力に入力する第四の２入力選
択回路と、この２入力選択回路から処理対象とするブロ
ックの５ライン分を順次入力し計数を乗ずる第五の乗算
器と、この第五の乗算器の出力信号を累積加算し累積加
算結果を上記２個の第三の２入力選択回路の他方の入力
にそれぞれ与える第五の累積加算器と、上記入力端子か
ら一方の入力に処理対象とするブロックの５ライン分を
順次に入力し他方の入力に累積加算結果を入力する第四
の２入力選択回路と、この第四の２入力選択回路の出力
信号を入力し入力フォーマットに従って累積加算結果を
上記第二の５入力選択回路の該当する入力に与える第十
二のＲＡＭと、この第十二のＲＡＭから処理対象とする
ブロックの５ライン分を順次入力し計数を乗ずる第六の
乗算器と、この第六の乗算器の出力信号を累積加算し累
積加算結果を上記第四の２入力選択回路の他方の入力に
与える第六の累積加算器とを含む請求項１記載のＣＩＦ
変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10382891A JP3194980B2 (ja) | 1990-07-31 | 1991-04-08 | Ｃｉｆ変換回路 |
| US07/865,304 US5272520A (en) | 1991-04-08 | 1992-04-08 | CIF converter with reduced multipliers |
| DE69221923T DE69221923T2 (de) | 1991-04-08 | 1992-04-08 | Gemeinsamer Zwischenformat-Umwandler mit verringerter Multipliziereranzahl |
| AU14779/92A AU651295B2 (en) | 1991-04-08 | 1992-04-08 | CIF Converter with reduced multipliers |
| EP92106068A EP0508402B1 (en) | 1991-04-08 | 1992-04-08 | Common intermediate format converter with reduced number of multipliers |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20351190 | 1990-07-31 | ||
| JP2-203511 | 1990-07-31 | ||
| JP10382891A JP3194980B2 (ja) | 1990-07-31 | 1991-04-08 | Ｃｉｆ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229789A true JPH04229789A (ja) | 1992-08-19 |
| JP3194980B2 JP3194980B2 (ja) | 2001-08-06 |
Family
ID=26444416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10382891A Expired - Fee Related JP3194980B2 (ja) | 1990-07-31 | 1991-04-08 | Ｃｉｆ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3194980B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585856A (en) * | 1993-10-27 | 1996-12-17 | Sharp Kabushiki Kaisha | Image processing apparatus that can provide image data of high quality without deterioration in picture quality |
-
1991
- 1991-04-08 JP JP10382891A patent/JP3194980B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585856A (en) * | 1993-10-27 | 1996-12-17 | Sharp Kabushiki Kaisha | Image processing apparatus that can provide image data of high quality without deterioration in picture quality |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3194980B2 (ja) | 2001-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |