JP3542180B2 - ディジタルフィルタ回路 - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明はディジタルフィルタ回路に関し、特に、画像信号処理回路等で用いられている時間伸長回路に接続されるディジタルフィルタ回路に関する。
近年、テレビジョンにおける映像の高画質化の要求が高まっており、今後EDTVやMUSEのような高画質映像の一般家庭での需要の増加が予想される。ところで、高画質テレビジョンのデコーダ回路では、莫大な量の画像信号を処理しなければならず、これら高画質映像の普及による回路規模の増大は避けられない状況にある。そして、高画質テレビジョンを広く一般家庭へ普及させるためにも、回路規模の縮小等によるコストダウンが重要になってくる。そこで、ディジタルフィルタ回路に対しても回路規模を削減してコストを低減することが要望されている。
【0002】
【従来の技術】
従来、EDTVやMUSEのような高画質テレビジョンシステムでは、莫大な量の画像情報を圧縮して伝送する手段の一つとして、時間方向に情報を圧縮する時間軸圧縮/伸長技術が使われている。この時間軸圧縮/伸長技術は、色信号等の情報密度を粗にして伝送しても受信側のデコーダで再生した映像に画質劣化が目立ちにくい信号に対して多く使われる伝送技術である。すなわち、時間軸圧縮/伸長技術は、送信側では画像情報を粗くサンプリング(時間軸圧縮)して伝送し、受信側ではその粗くサンプリングされた情報を数倍に拡大する(時間軸伸長)ことにより、元の映像を再生するものである。
【0003】
通常、デコーダ回路では、上記の時間軸伸長処理を施した(数倍に拡大した)後の信号に対してフィルタリング処理による平滑化を行うようになっているが、このフィルタリング処理においては、何ら特別な工夫がなされていないのが実情である。
図12は従来の一般的なディジタルフィルタ回路の構成を示すブロック図である。同図において、参照符号12-2〜12-Nは遅延素子, 13-1〜13-Nは乗算器, 14は加算器を示している。
【0004】
従来の一般的なディジタルフィルタ回路は、例えば、時間伸張回路の出力信号を受け取り、平滑化して出力するようになっている。すなわち、図12に示されるように、例えば、時間伸張回路の出力信号(IN)は第1段目の乗算器13-1および遅延素子12-2に供給される。ここで、直列に接続された複数段の遅延素子12-2〜12-Nは、それぞれ1クロックに対応する時間だけ(例えば、1画素に対応する時間だけ)データを保持するようになっている。
【0005】
乗算器13-1では、時間伸張回路の出力信号と係数1との乗算が行われ、該乗算器13-1の出力は加算器14に供給される。また、乗算器13-2では、遅延素子12-2の出力と係数2との乗算が行われ、該乗算器13-2の出力は加算器14に供給される。同様に、乗算器13-Nでは遅延素子12-Nの出力と係数Nとの乗算が行われ、該乗算器13-Nの出力は加算器14に供給される。すなわち、各遅延素子12-2〜12-Nの出力は、それぞれ乗算器13-2〜13-Nにおいて係数2〜係数Nと乗算され、該乗算器13-2〜13-Nおよび第1段目の乗算器13-1の出力が加算器14において加算されるようになっている。ここで、加算器14の出力信号OUT は、例えば、時間軸圧縮された映像信号の時間軸伸長を行った信号を平滑した信号として出力されるようになっている。
【0006】
【発明が解決しようとする課題】
図12に示されるように、入力信号(IN)は、乗算器13-1に供給されると共に、遅延素子12-2に供給される。そして、各遅延素子12-2〜12-Nの出力は、それぞれ乗算器13-2〜13-Nにおいて係数2〜係数Nと乗算されて加算器14に供給されている。
【0007】
すなわち、現状のデコーダ回路においては、時間軸伸長処理の直後でフィルタリング処理を行う場合、時間軸伸長処理により同一レベルの信号が数クロックの間連続し、同一パターンの組み合わせの信号を用いてフィルタリングを行うようになっている。具体的に、例えば、時間軸を2倍に伸長する場合には、各乗算回路で2回ずつ同じ信号の乗算処理を行うため、回路として冗長な処理を繰り返して行うことになる。換言すると、従来のディジタルフィルタ回路には、冗長な部分が多数含まれている。
【0008】
このように、従来のディジタルフィルタ回路では、全く同じ信号同士を用いる演算が複数回行われるため、具体的に、時間軸を2倍に伸長する場合には各乗算回路で2回ずつ同じ信号の乗算処理を行うため、回路として冗長な処理を繰り返し行うことになり効率的ではない。
本発明は、主にデコーダ回路の時間軸伸長処理の直後で行われるフィルタリング処理において、回路として冗長な部分を省いた効率的なフィルタリングを行うことにより、ディジタルフィルタの回路規模の削減を図ることを目的とする。
【0009】
【課題を解決するための手段】
本発明によれば、時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路からの出力信号が供給される直列接続された複数の遅延素子と、前記セレクタまたは前記複数の遅延素子に接続される複数の乗算器と、前記乗算器に対応して設けられ、係数を選択して供給するセレクタと、前記乗算器の出力を加算する加算器とを備え、前記各乗算器はそれぞれ2つの前記遅延素子毎に設けられ、前記各セレクタは2つの係数の一方を選択して対応する前記乗算器に出力することを特徴とするディジタルフィルタ回路が提供される。
【0010】
【作用】
本発明に係るディジタルフィルタ回路によれば、直列接続された複数の遅延素子には、時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路からの出力信号が供給され、複数の乗算器は、セレクタまたは複数の遅延素子に接続される。セレクタは、乗算器に対応して設けられ、係数を選択して供給し、加算器は、乗算器の出力を加算する。ここで、各乗算器はそれぞれ2つの遅延素子毎に設けられ、また、各セレクタは2つの係数の一方を選択して対応する乗算器に出力する。
これによって、回路として冗長な部分を省いた効率的なフィルタリングを行うことにより、ディジタルフィルタの回路規模の削減を図ることができる。
【0011】
【実施例】
以下、図面を参照して本発明に係るディジタルフィルタ回路の実施例を説明する。
図1は本発明に係るディジタルフィルタ回路が適用される一例を概略的に示すブロック図であり、時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路の出力信号をフィルタリング処理するディジタルフィルタ回路の例を示すものである。同図において、参照符号1はディジタルフィルタ回路, 2は時間軸伸長回路を示している。ここで、本発明のディジタルフィルタ回路は、例えば、MUSEおよびEDTVにおいて使用される時間軸圧縮/伸長を行う映像信号、或いは、時間軸圧縮/伸長技術を適用した音声信号等の信号処理系に適用される。
【0012】
図1に示されるように、時間軸伸長回路2は、メモリ21およびメモリコントローラ22を備え、メモリ21へのデータの書き込みおよび読み出しタイミングをメモリコントローラ22により制御して時間方向に数倍に拡大して出力する回路である。
図2は本発明のディジタルフィルタ回路の原理的動作処理を説明するためのタイミング図であり、時間軸を2倍に伸長する場合を示すものである。
【0013】
図2において、参照符号 (a)はクロック波形を示し,(b)は元の信号波形(伸長前の信号波形:例えば、1/2に圧縮された信号波形), (c)は2倍の時間軸伸長回路(2)により時間軸を2倍に伸長した後の波形(2倍時間軸伸長後波形),そして,(d)は本発明のディジタルフィルタ回路により零内挿処理された波形(零内挿後波形)を示している。
【0014】
すなわち、図2(b) および図2(c) の比較から明らかなように、時間軸伸長回路2による2倍時間軸伸長後波形は、信号のデータ『1』(高レベル"H")およびデータ『0』(低レベル"L")を時間軸方向に、単純に、2倍するようになっている。そして、この図2(c) に示すような波形の信号を前述した図12に示すディジタルフィルタ回路によりフィルタリング処理すると、全く同じ信号同士を用いる演算が複数回行われるため、具体的に、時間軸を2倍に伸長する場合には各乗算回路で2回ずつ同じ信号の乗算処理を行うため、回路として冗長な処理を繰り返し行うことになり効率的でない。
【0015】
これに対して、本発明のディジタルフィルタ回路による零内挿後波形は、図2(c) および図2(d) の比較から明らかなように、信号のレベルに関わらず、2倍時間軸伸長後波形に対して1クロック毎にデータ『0』(低レベル"L")を挿入するようになっている。尚、本発明を3倍時間軸伸長後波形に対して1クロック毎にデータ『0』(低レベル"L")を挿入することにより、時間軸を3倍に伸長した波形に対しても適用することができる(図7〜図9を参照して後述する)。
【0016】
図3は本発明のディジタルフィルタ回路の原理構成を示すブロック図である。ここで、図3は、単に、本発明の原理構成を示すだけであり、素子数の低減による回路構成の縮小の効果は図4のディジタルフィルタ回路によりもたらされる。図3において、参照符号11はセレクタ, 12-2〜12-Nは遅延素子, 13-1〜13-Nは乗算器, そして, 14は加算器を示している。
【0017】
セレクタ11は、1クロック毎に入力信号IN(時間伸張回路の出力信号)およびデータ『0』(低レベル"L")を選択して出力するようになっており、このセレクタ11の出力が第1段目の乗算器13-1および遅延素子12-2に供給される。ここで、各遅延素子12-2〜12-Nは、それぞれ1クロックに対応する時間だけ(例えば、1画素に対応する時間だけ)データを保持するようになっている。
【0018】
乗算器13-1では、時間伸張回路の出力信号と係数1との乗算が行われ、該乗算器13-1の出力は加算器14に供給される。また、乗算器13-2では、遅延素子12-2の出力と係数2との乗算が行われ、該乗算器13-2の出力は加算器14に供給される。同様に、乗算器13-Nでは遅延素子12-Nの出力と係数Nとの乗算が行われ、該乗算器13-Nの出力は加算器14に供給される。
【0019】
ところで、例えば、奇数段の乗算器13-1, 13-3, 13-5, …, 13-N〔尚、Nは奇数と仮定する。〕に対して、入力信号(時間伸張回路の出力信号)INが供給されている時、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)には、セレクタ11により選択されて挿入されたデータ『0』が供給されている。従って、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nでは、入力信号INとそれぞれ対応する係数1,係数3,係数5,…, 係数Nとの乗算が行われ、それらの出力が加算器14に供給される。このとき、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)の出力は、全てデータ『0』(低レベル"L")となっている。
【0020】
一方、例えば、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)に対して、入力信号(時間伸張回路の出力信号)INが供給されている時、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nには、セレクタ11により選択されて挿入されたデータ『0』が供給されている。従って、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)では、入力信号INとそれぞれ対応する係数2,係数4,係数6,…, 係数N-1との乗算が行われ、それらの出力が加算器14に供給される。このとき、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nの出力は、全てデータ『0』(低レベル"L")となっている。以下に説明する図4に示すディジタルフィルタ回路の実施例は、この点に着目して、回路の冗長な部分を省き、素子数を低減して回路規模の削減を図るようにしたものである。また、加算器14の出力信号OUT は、例えば、時間軸圧縮された映像信号の時間軸伸長を行った信号を平滑した信号となる。
【0021】
図4は本発明のディジタルフィルタ回路の一実施例の構成を示すブロック図であり、図3を参照して説明した本発明のディジタルフィルタ回路の原理を適用し、乗算器の数を削減して回路規模を縮小するようにしたものである。
図4に示されるように、本実施例のディジタルフィルタ回路は、奇数段の乗算器13-1, 13-3, 13-5, …, 13-N〔尚、Nは奇数と仮定し、便宜的に最終段の乗算器を符号13-Nにより示すが、実際には最終段の乗算器は符号13-(N-1)と示される場合もある。〕のみを使用し、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)を省くようになっている。すなわち、図3を参照して説明したように、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nに対して入力信号(時間伸張回路の出力信号)INを供給し、該各乗算器で対応する奇数段の係数1,係数3,係数5,…, 係数Nとの乗算を行う場合には、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)の出力はデータ『0』(低レベル"L")となるので、それらの乗算器13-2, 13-4, 13-6, …, 13-(N-1)を取り去ったのである。ここで、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nに対して入力信号INが供給される場合には、各セレクタ15-1, 15-3, 15-5, …, 15-Nにより奇数段の係数1,係数3,係数5,…, 係数Nが選択され、直接および各遅延素子12-3, 12-5, …, 12-Nを介して供給される入力信号INと係数1,係数3,係数5,…, 係数Nとが該乗算器13-1, 13-3, 13-5, …, 13-Nにおいて乗算されるようになっている。
【0022】
さらに、図3を参照して説明した偶数段の乗算器13-2, 13-4, 13-6, …, 13-(-1) に対して入力信号INが供給される場合、本実施例における乗算器13-1, 13-3, 13-5, …, 13-Nにおいては、各セレクタ15-1, 15-3, 15-5, …, 15-Nにより偶数段の係数2,係数4,係数6,…, 係数N-1が選択され、直接および各遅延素子12-3, 12-5, …, 12-Nを介して供給される入力信号INと係数2,係数4,係数6,…, 係数N-1 とが該乗算器13-1, 13-3, 13-5, …, 13-Nにおいて乗算されるようになっている。
【0023】
以上により、図3を参照して説明したのと同様の処理、すなわち、2倍時間軸伸長後波形(時間軸伸長回路2の出力信号波形)に対して1クロック毎にデータ『0』(低レベル"L")を挿入した波形(図2(d) に示す零内挿後波形)を得るようになっている。ここで、本実施例では、基本的に、乗算器の数を半分にすることができる代わりに、乗算器と同じ数のセレクタが必要となる。しかしながら、セレクタを構成するのに必要な素子数は、乗算器に要求される素子数よりも少ないので、本実施例では、素子数低減の効果が十分に得られる。さらに、本実施例のディジタルフィルタ回路では、直列接続された遅延素子12-2〜12-Nにおけるタップ数を半減することができるため回路規模を削減することができる。
【0024】
以上において、遅延素子12-2〜12-Nとしてラインメモリを用いた場合は、画像の垂直方向の平滑化など垂直方向に対するフィルタリングを実現することができる。また、遅延素子12-2〜12-Nとしてフィールドメモリやフレームメモリを用いた場合は、画像の動きの検出等の時間方向に対するフィルタリングを実現することができる。
【0025】
図5は本発明のディジタルフィルタ回路における処理(2倍時間軸伸長)を従来例と比較して示すタイミング図であり、また、図6は図5に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。図5において、参照符号C11は元の信号波形(伸長前の信号波形),C12は図2(c) に示すような2倍時間軸伸長後の信号波形, そして, C13は図4に示す本発明の一実施例のディジタルフィルタ回路により処理された零内挿後の信号波形(図2(d) 参照)を示している。また、図6において、参照符号L12は図5の2倍伸長後の信号波形C12をフィルタリング処理した後の波形を示し、そして、L13は図5の零内挿後の信号波形C13をL12とまったく同じ係数を用いてフィルタリング処理した後の波形を示している。
【0026】
図6から明らかなように、図4に示す本実施例のディジタルフィルタ回路により零内挿された後の信号波形C13をフィルタリング処理した後の波形L13は、2倍伸長後の信号波形C12をフィルタリング処理した後の波形L12と略一致することが判る。これは、時間軸伸長回路により拡大した信号に対して零内挿を行って周波数を2倍にした信号は、周波数スペクトラム的に折り返しの個所に位置しているためである。このように、例えば、MUSEやEDTVの映像信号、或いは、音声信号に対して本実施例のディジタルフィルタ回路を適用した場合、全く問題なく使用できることが示されている。
【0027】
図7は本発明のディジタルフィルタ回路の他の動作処理を説明するためのタイミング図である。前述した図2のタイミング図は信号の時間軸を2倍に伸長する処理を示すものであるが、図7のタイミング図は信号の時間軸を3倍に伸長する処理を示すものである。
図7において、参照符号 (a)はクロック波形を示し,(b)は元の信号波形(伸長前の信号波形:例えば、1/3に圧縮された信号波形), (c)は3倍の時間軸伸長回路(2)により時間軸を3倍に伸長した後の波形(3倍時間軸伸長後波形),そして,(d)は本発明のディジタルフィルタ回路により零内挿処理された波形(零内挿後波形)を示している。
【0028】
すなわち、図7(b) および図7(c) の比較から明らかなように、時間軸伸長回路2による3倍時間軸伸長後波形は、信号のデータ『1』(高レベル"H")およびデータ『0』(低レベル"L")を時間軸方向に、単純に、3倍するようになっている。そして、本実施例のディジタルフィルタ回路では、図7(c) および図7(d) の比較から明らかなように、信号のレベルに関わらず、3倍時間軸伸長後波形に対して1クロック毎にデータ『0』(低レベル"L")を挿入するようになっている。尚、上記の3倍時間軸伸長後波形に対して1クロック毎にデータ『0』を挿入するディジタルフィルタ回路の構成は、前述した図4に示すものがそのまま適用される。
【0029】
図8は本発明のディジタルフィルタ回路における処理(3倍時間軸伸長)を従来例と比較して示すタイミング図であり、また、図9は図8に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。図8において、参照符号C21は元の信号波形(伸長前の信号波形),C22は図7(c) に示すような3倍時間軸伸長後の信号波形, そして, C23は図4に示す本発明の一実施例のディジタルフィルタ回路により処理された零内挿後の信号波形(図7(d) 参照)を示している。また、図9において、参照符号L22は図8の2倍伸長後の信号波形C22をフィルタリング処理した後の波形を示し、そして、L23は図8の零内挿後の信号波形C23をL22とまったく同じ係数を用いてフィルタリング処理した後の波形を示している。
【0030】
図9から明らかなように、図4に示す本実施例のディジタルフィルタ回路により零内挿された後の信号波形C23をフィルタリング処理した後の波形L23は、3倍伸長後の信号波形C22をフィルタリング処理した後の波形L22と略一致することが判る。これにより、例えば、MUSEやEDTVの映像信号、或いは、音声信号に対して本実施例のディジタルフィルタ回路を適用した場合、全く問題なく使用できることが判る。
【0031】
図10は本発明のディジタルフィルタ回路が適用される一例としてのMUSEデコーダの構成を概略的に示すブロック図であり、図11は図10のMUSEデコーダにおける信号フォーマットを説明するための図である。図10において、参照符号31はアナログ/ディジタル(A/D)コンバータ, 32はセレクタ, 33は輝度信号(Y信号)復調器, 34は色信号(C信号)復調器, そして, 35はマトリクス回路を示している。
【0032】
図10に示されるように、MUSEの映像信号は、輝度信号(Y)と色信号(C)が各領域毎に分かれたフォーマットとなっており、しかも、色信号は水平方向に時間圧縮されている。従って、図11に示されるように、MUSEデコーダで映像をデコードする場合、色信号Cを水平方向に拡大した後で輝度信号Yに混合する必要がある。
【0033】
すなわち、上述した本発明のディジタルフィルタ回路1は、色信号復調器34の出力信号を時間軸伸長する時間軸伸長回路2の後に設けられ、色信号Cを水平方向に拡大してフィルタリング処理するために使用される。そして、ディジタルフィルタ回路1の出力は、マトリクス回路35によって、復調された輝度信号Yと混合され、D/Aコンバータ361,362,363 を介して赤信号R, 緑信号G, および, 青信号Bが出力されるようになっている。
【0034】
尚、本発明のディジタルフィルタ回路は、上述したMUSEデコーダに使用される他に、例えば、EDTVの時間軸方向に圧縮された映像信号を伸長するデコーダ回路、或いは、時間軸方向に圧縮された音声信号を伸長する回路等に対して適用することができる。
以上、詳述したように、本実施例のディジタルフィルタ回路によれば、主にデコーダ回路の時間軸伸長処理の直後で行われるフィルタリング処理において、回路として冗長な部分を省いた効率的なフィルタリングを行うことによって、ディジタルフィルタの回路規模の削減を図ることができる。さらに、直列接続された遅延素子からのタップの数を低減することで回路規模を削減することができる。そして、本実施例のディジタルフィルタ回路を使用することにより、今後の高画質テレビジョンのデコーダのコスト低廉化を推進することが可能となる。
【0035】
【発明の効果】
以上、詳述したように、本発明のディジタルフィルタ回路によれば、フィルタリングの特性をほとんど損なうことなく回路規模を削減することができる。
【図面の簡単な説明】
【図1】本発明に係るディジタルフィルタ回路が適用される一例を概略的に示すブロック図である。
【図2】本発明のディジタルフィルタ回路の原理的動作処理を説明するためのタイミング図である。
【図3】本発明のディジタルフィルタ回路の原理構成を示すブロック図である。
【図4】本発明のディジタルフィルタ回路の一実施例の構成を示すブロック図である。
【図5】本発明のディジタルフィルタ回路における処理(2倍時間軸伸長)を従来例と比較して示すタイミング図である。
【図6】図5に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。
【図7】本発明のディジタルフィルタ回路の他の動作処理を説明するためのタイミング図である。
【図8】本発明のディジタルフィルタ回路における処理(3倍時間軸伸長)を従来例と比較して示すタイミング図である。
【図9】図8に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。
【図10】本発明のディジタルフィルタ回路が適用される一例としてのMUSEデコーダの構成を概略的に示すブロック図である。
【図11】図10のMUSEデコーダにおける信号フォーマットを説明するための図である。
【図12】従来の一般的なディジタルフィルタ回路の構成を示すブロック図である。
【符号の説明】
1…ディジタルフィルタ
2…時間軸伸長回路
21…メモリ
22…メモリコントローラ
11, 15-2〜15-N…セレクタ
12-1〜12-N…遅延素子
13-1〜13-N…乗算器
14…加算器
【産業上の利用分野】
本発明はディジタルフィルタ回路に関し、特に、画像信号処理回路等で用いられている時間伸長回路に接続されるディジタルフィルタ回路に関する。
近年、テレビジョンにおける映像の高画質化の要求が高まっており、今後EDTVやMUSEのような高画質映像の一般家庭での需要の増加が予想される。ところで、高画質テレビジョンのデコーダ回路では、莫大な量の画像信号を処理しなければならず、これら高画質映像の普及による回路規模の増大は避けられない状況にある。そして、高画質テレビジョンを広く一般家庭へ普及させるためにも、回路規模の縮小等によるコストダウンが重要になってくる。そこで、ディジタルフィルタ回路に対しても回路規模を削減してコストを低減することが要望されている。
【0002】
【従来の技術】
従来、EDTVやMUSEのような高画質テレビジョンシステムでは、莫大な量の画像情報を圧縮して伝送する手段の一つとして、時間方向に情報を圧縮する時間軸圧縮/伸長技術が使われている。この時間軸圧縮/伸長技術は、色信号等の情報密度を粗にして伝送しても受信側のデコーダで再生した映像に画質劣化が目立ちにくい信号に対して多く使われる伝送技術である。すなわち、時間軸圧縮/伸長技術は、送信側では画像情報を粗くサンプリング(時間軸圧縮)して伝送し、受信側ではその粗くサンプリングされた情報を数倍に拡大する(時間軸伸長)ことにより、元の映像を再生するものである。
【0003】
通常、デコーダ回路では、上記の時間軸伸長処理を施した(数倍に拡大した)後の信号に対してフィルタリング処理による平滑化を行うようになっているが、このフィルタリング処理においては、何ら特別な工夫がなされていないのが実情である。
図12は従来の一般的なディジタルフィルタ回路の構成を示すブロック図である。同図において、参照符号12-2〜12-Nは遅延素子, 13-1〜13-Nは乗算器, 14は加算器を示している。
【0004】
従来の一般的なディジタルフィルタ回路は、例えば、時間伸張回路の出力信号を受け取り、平滑化して出力するようになっている。すなわち、図12に示されるように、例えば、時間伸張回路の出力信号(IN)は第1段目の乗算器13-1および遅延素子12-2に供給される。ここで、直列に接続された複数段の遅延素子12-2〜12-Nは、それぞれ1クロックに対応する時間だけ(例えば、1画素に対応する時間だけ)データを保持するようになっている。
【0005】
乗算器13-1では、時間伸張回路の出力信号と係数1との乗算が行われ、該乗算器13-1の出力は加算器14に供給される。また、乗算器13-2では、遅延素子12-2の出力と係数2との乗算が行われ、該乗算器13-2の出力は加算器14に供給される。同様に、乗算器13-Nでは遅延素子12-Nの出力と係数Nとの乗算が行われ、該乗算器13-Nの出力は加算器14に供給される。すなわち、各遅延素子12-2〜12-Nの出力は、それぞれ乗算器13-2〜13-Nにおいて係数2〜係数Nと乗算され、該乗算器13-2〜13-Nおよび第1段目の乗算器13-1の出力が加算器14において加算されるようになっている。ここで、加算器14の出力信号OUT は、例えば、時間軸圧縮された映像信号の時間軸伸長を行った信号を平滑した信号として出力されるようになっている。
【0006】
【発明が解決しようとする課題】
図12に示されるように、入力信号(IN)は、乗算器13-1に供給されると共に、遅延素子12-2に供給される。そして、各遅延素子12-2〜12-Nの出力は、それぞれ乗算器13-2〜13-Nにおいて係数2〜係数Nと乗算されて加算器14に供給されている。
【0007】
すなわち、現状のデコーダ回路においては、時間軸伸長処理の直後でフィルタリング処理を行う場合、時間軸伸長処理により同一レベルの信号が数クロックの間連続し、同一パターンの組み合わせの信号を用いてフィルタリングを行うようになっている。具体的に、例えば、時間軸を2倍に伸長する場合には、各乗算回路で2回ずつ同じ信号の乗算処理を行うため、回路として冗長な処理を繰り返して行うことになる。換言すると、従来のディジタルフィルタ回路には、冗長な部分が多数含まれている。
【0008】
このように、従来のディジタルフィルタ回路では、全く同じ信号同士を用いる演算が複数回行われるため、具体的に、時間軸を2倍に伸長する場合には各乗算回路で2回ずつ同じ信号の乗算処理を行うため、回路として冗長な処理を繰り返し行うことになり効率的ではない。
本発明は、主にデコーダ回路の時間軸伸長処理の直後で行われるフィルタリング処理において、回路として冗長な部分を省いた効率的なフィルタリングを行うことにより、ディジタルフィルタの回路規模の削減を図ることを目的とする。
【0009】
【課題を解決するための手段】
本発明によれば、時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路からの出力信号が供給される直列接続された複数の遅延素子と、前記セレクタまたは前記複数の遅延素子に接続される複数の乗算器と、前記乗算器に対応して設けられ、係数を選択して供給するセレクタと、前記乗算器の出力を加算する加算器とを備え、前記各乗算器はそれぞれ2つの前記遅延素子毎に設けられ、前記各セレクタは2つの係数の一方を選択して対応する前記乗算器に出力することを特徴とするディジタルフィルタ回路が提供される。
【0010】
【作用】
本発明に係るディジタルフィルタ回路によれば、直列接続された複数の遅延素子には、時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路からの出力信号が供給され、複数の乗算器は、セレクタまたは複数の遅延素子に接続される。セレクタは、乗算器に対応して設けられ、係数を選択して供給し、加算器は、乗算器の出力を加算する。ここで、各乗算器はそれぞれ2つの遅延素子毎に設けられ、また、各セレクタは2つの係数の一方を選択して対応する乗算器に出力する。
これによって、回路として冗長な部分を省いた効率的なフィルタリングを行うことにより、ディジタルフィルタの回路規模の削減を図ることができる。
【0011】
【実施例】
以下、図面を参照して本発明に係るディジタルフィルタ回路の実施例を説明する。
図1は本発明に係るディジタルフィルタ回路が適用される一例を概略的に示すブロック図であり、時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路の出力信号をフィルタリング処理するディジタルフィルタ回路の例を示すものである。同図において、参照符号1はディジタルフィルタ回路, 2は時間軸伸長回路を示している。ここで、本発明のディジタルフィルタ回路は、例えば、MUSEおよびEDTVにおいて使用される時間軸圧縮/伸長を行う映像信号、或いは、時間軸圧縮/伸長技術を適用した音声信号等の信号処理系に適用される。
【0012】
図1に示されるように、時間軸伸長回路2は、メモリ21およびメモリコントローラ22を備え、メモリ21へのデータの書き込みおよび読み出しタイミングをメモリコントローラ22により制御して時間方向に数倍に拡大して出力する回路である。
図2は本発明のディジタルフィルタ回路の原理的動作処理を説明するためのタイミング図であり、時間軸を2倍に伸長する場合を示すものである。
【0013】
図2において、参照符号 (a)はクロック波形を示し,(b)は元の信号波形(伸長前の信号波形:例えば、1/2に圧縮された信号波形), (c)は2倍の時間軸伸長回路(2)により時間軸を2倍に伸長した後の波形(2倍時間軸伸長後波形),そして,(d)は本発明のディジタルフィルタ回路により零内挿処理された波形(零内挿後波形)を示している。
【0014】
すなわち、図2(b) および図2(c) の比較から明らかなように、時間軸伸長回路2による2倍時間軸伸長後波形は、信号のデータ『1』(高レベル"H")およびデータ『0』(低レベル"L")を時間軸方向に、単純に、2倍するようになっている。そして、この図2(c) に示すような波形の信号を前述した図12に示すディジタルフィルタ回路によりフィルタリング処理すると、全く同じ信号同士を用いる演算が複数回行われるため、具体的に、時間軸を2倍に伸長する場合には各乗算回路で2回ずつ同じ信号の乗算処理を行うため、回路として冗長な処理を繰り返し行うことになり効率的でない。
【0015】
これに対して、本発明のディジタルフィルタ回路による零内挿後波形は、図2(c) および図2(d) の比較から明らかなように、信号のレベルに関わらず、2倍時間軸伸長後波形に対して1クロック毎にデータ『0』(低レベル"L")を挿入するようになっている。尚、本発明を3倍時間軸伸長後波形に対して1クロック毎にデータ『0』(低レベル"L")を挿入することにより、時間軸を3倍に伸長した波形に対しても適用することができる(図7〜図9を参照して後述する)。
【0016】
図3は本発明のディジタルフィルタ回路の原理構成を示すブロック図である。ここで、図3は、単に、本発明の原理構成を示すだけであり、素子数の低減による回路構成の縮小の効果は図4のディジタルフィルタ回路によりもたらされる。図3において、参照符号11はセレクタ, 12-2〜12-Nは遅延素子, 13-1〜13-Nは乗算器, そして, 14は加算器を示している。
【0017】
セレクタ11は、1クロック毎に入力信号IN(時間伸張回路の出力信号)およびデータ『0』(低レベル"L")を選択して出力するようになっており、このセレクタ11の出力が第1段目の乗算器13-1および遅延素子12-2に供給される。ここで、各遅延素子12-2〜12-Nは、それぞれ1クロックに対応する時間だけ(例えば、1画素に対応する時間だけ)データを保持するようになっている。
【0018】
乗算器13-1では、時間伸張回路の出力信号と係数1との乗算が行われ、該乗算器13-1の出力は加算器14に供給される。また、乗算器13-2では、遅延素子12-2の出力と係数2との乗算が行われ、該乗算器13-2の出力は加算器14に供給される。同様に、乗算器13-Nでは遅延素子12-Nの出力と係数Nとの乗算が行われ、該乗算器13-Nの出力は加算器14に供給される。
【0019】
ところで、例えば、奇数段の乗算器13-1, 13-3, 13-5, …, 13-N〔尚、Nは奇数と仮定する。〕に対して、入力信号(時間伸張回路の出力信号)INが供給されている時、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)には、セレクタ11により選択されて挿入されたデータ『0』が供給されている。従って、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nでは、入力信号INとそれぞれ対応する係数1,係数3,係数5,…, 係数Nとの乗算が行われ、それらの出力が加算器14に供給される。このとき、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)の出力は、全てデータ『0』(低レベル"L")となっている。
【0020】
一方、例えば、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)に対して、入力信号(時間伸張回路の出力信号)INが供給されている時、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nには、セレクタ11により選択されて挿入されたデータ『0』が供給されている。従って、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)では、入力信号INとそれぞれ対応する係数2,係数4,係数6,…, 係数N-1との乗算が行われ、それらの出力が加算器14に供給される。このとき、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nの出力は、全てデータ『0』(低レベル"L")となっている。以下に説明する図4に示すディジタルフィルタ回路の実施例は、この点に着目して、回路の冗長な部分を省き、素子数を低減して回路規模の削減を図るようにしたものである。また、加算器14の出力信号OUT は、例えば、時間軸圧縮された映像信号の時間軸伸長を行った信号を平滑した信号となる。
【0021】
図4は本発明のディジタルフィルタ回路の一実施例の構成を示すブロック図であり、図3を参照して説明した本発明のディジタルフィルタ回路の原理を適用し、乗算器の数を削減して回路規模を縮小するようにしたものである。
図4に示されるように、本実施例のディジタルフィルタ回路は、奇数段の乗算器13-1, 13-3, 13-5, …, 13-N〔尚、Nは奇数と仮定し、便宜的に最終段の乗算器を符号13-Nにより示すが、実際には最終段の乗算器は符号13-(N-1)と示される場合もある。〕のみを使用し、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)を省くようになっている。すなわち、図3を参照して説明したように、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nに対して入力信号(時間伸張回路の出力信号)INを供給し、該各乗算器で対応する奇数段の係数1,係数3,係数5,…, 係数Nとの乗算を行う場合には、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)の出力はデータ『0』(低レベル"L")となるので、それらの乗算器13-2, 13-4, 13-6, …, 13-(N-1)を取り去ったのである。ここで、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nに対して入力信号INが供給される場合には、各セレクタ15-1, 15-3, 15-5, …, 15-Nにより奇数段の係数1,係数3,係数5,…, 係数Nが選択され、直接および各遅延素子12-3, 12-5, …, 12-Nを介して供給される入力信号INと係数1,係数3,係数5,…, 係数Nとが該乗算器13-1, 13-3, 13-5, …, 13-Nにおいて乗算されるようになっている。
【0022】
さらに、図3を参照して説明した偶数段の乗算器13-2, 13-4, 13-6, …, 13-(-1) に対して入力信号INが供給される場合、本実施例における乗算器13-1, 13-3, 13-5, …, 13-Nにおいては、各セレクタ15-1, 15-3, 15-5, …, 15-Nにより偶数段の係数2,係数4,係数6,…, 係数N-1が選択され、直接および各遅延素子12-3, 12-5, …, 12-Nを介して供給される入力信号INと係数2,係数4,係数6,…, 係数N-1 とが該乗算器13-1, 13-3, 13-5, …, 13-Nにおいて乗算されるようになっている。
【0023】
以上により、図3を参照して説明したのと同様の処理、すなわち、2倍時間軸伸長後波形(時間軸伸長回路2の出力信号波形)に対して1クロック毎にデータ『0』(低レベル"L")を挿入した波形(図2(d) に示す零内挿後波形)を得るようになっている。ここで、本実施例では、基本的に、乗算器の数を半分にすることができる代わりに、乗算器と同じ数のセレクタが必要となる。しかしながら、セレクタを構成するのに必要な素子数は、乗算器に要求される素子数よりも少ないので、本実施例では、素子数低減の効果が十分に得られる。さらに、本実施例のディジタルフィルタ回路では、直列接続された遅延素子12-2〜12-Nにおけるタップ数を半減することができるため回路規模を削減することができる。
【0024】
以上において、遅延素子12-2〜12-Nとしてラインメモリを用いた場合は、画像の垂直方向の平滑化など垂直方向に対するフィルタリングを実現することができる。また、遅延素子12-2〜12-Nとしてフィールドメモリやフレームメモリを用いた場合は、画像の動きの検出等の時間方向に対するフィルタリングを実現することができる。
【0025】
図5は本発明のディジタルフィルタ回路における処理(2倍時間軸伸長)を従来例と比較して示すタイミング図であり、また、図6は図5に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。図5において、参照符号C11は元の信号波形(伸長前の信号波形),C12は図2(c) に示すような2倍時間軸伸長後の信号波形, そして, C13は図4に示す本発明の一実施例のディジタルフィルタ回路により処理された零内挿後の信号波形(図2(d) 参照)を示している。また、図6において、参照符号L12は図5の2倍伸長後の信号波形C12をフィルタリング処理した後の波形を示し、そして、L13は図5の零内挿後の信号波形C13をL12とまったく同じ係数を用いてフィルタリング処理した後の波形を示している。
【0026】
図6から明らかなように、図4に示す本実施例のディジタルフィルタ回路により零内挿された後の信号波形C13をフィルタリング処理した後の波形L13は、2倍伸長後の信号波形C12をフィルタリング処理した後の波形L12と略一致することが判る。これは、時間軸伸長回路により拡大した信号に対して零内挿を行って周波数を2倍にした信号は、周波数スペクトラム的に折り返しの個所に位置しているためである。このように、例えば、MUSEやEDTVの映像信号、或いは、音声信号に対して本実施例のディジタルフィルタ回路を適用した場合、全く問題なく使用できることが示されている。
【0027】
図7は本発明のディジタルフィルタ回路の他の動作処理を説明するためのタイミング図である。前述した図2のタイミング図は信号の時間軸を2倍に伸長する処理を示すものであるが、図7のタイミング図は信号の時間軸を3倍に伸長する処理を示すものである。
図7において、参照符号 (a)はクロック波形を示し,(b)は元の信号波形(伸長前の信号波形:例えば、1/3に圧縮された信号波形), (c)は3倍の時間軸伸長回路(2)により時間軸を3倍に伸長した後の波形(3倍時間軸伸長後波形),そして,(d)は本発明のディジタルフィルタ回路により零内挿処理された波形(零内挿後波形)を示している。
【0028】
すなわち、図7(b) および図7(c) の比較から明らかなように、時間軸伸長回路2による3倍時間軸伸長後波形は、信号のデータ『1』(高レベル"H")およびデータ『0』(低レベル"L")を時間軸方向に、単純に、3倍するようになっている。そして、本実施例のディジタルフィルタ回路では、図7(c) および図7(d) の比較から明らかなように、信号のレベルに関わらず、3倍時間軸伸長後波形に対して1クロック毎にデータ『0』(低レベル"L")を挿入するようになっている。尚、上記の3倍時間軸伸長後波形に対して1クロック毎にデータ『0』を挿入するディジタルフィルタ回路の構成は、前述した図4に示すものがそのまま適用される。
【0029】
図8は本発明のディジタルフィルタ回路における処理(3倍時間軸伸長)を従来例と比較して示すタイミング図であり、また、図9は図8に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。図8において、参照符号C21は元の信号波形(伸長前の信号波形),C22は図7(c) に示すような3倍時間軸伸長後の信号波形, そして, C23は図4に示す本発明の一実施例のディジタルフィルタ回路により処理された零内挿後の信号波形(図7(d) 参照)を示している。また、図9において、参照符号L22は図8の2倍伸長後の信号波形C22をフィルタリング処理した後の波形を示し、そして、L23は図8の零内挿後の信号波形C23をL22とまったく同じ係数を用いてフィルタリング処理した後の波形を示している。
【0030】
図9から明らかなように、図4に示す本実施例のディジタルフィルタ回路により零内挿された後の信号波形C23をフィルタリング処理した後の波形L23は、3倍伸長後の信号波形C22をフィルタリング処理した後の波形L22と略一致することが判る。これにより、例えば、MUSEやEDTVの映像信号、或いは、音声信号に対して本実施例のディジタルフィルタ回路を適用した場合、全く問題なく使用できることが判る。
【0031】
図10は本発明のディジタルフィルタ回路が適用される一例としてのMUSEデコーダの構成を概略的に示すブロック図であり、図11は図10のMUSEデコーダにおける信号フォーマットを説明するための図である。図10において、参照符号31はアナログ/ディジタル(A/D)コンバータ, 32はセレクタ, 33は輝度信号(Y信号)復調器, 34は色信号(C信号)復調器, そして, 35はマトリクス回路を示している。
【0032】
図10に示されるように、MUSEの映像信号は、輝度信号(Y)と色信号(C)が各領域毎に分かれたフォーマットとなっており、しかも、色信号は水平方向に時間圧縮されている。従って、図11に示されるように、MUSEデコーダで映像をデコードする場合、色信号Cを水平方向に拡大した後で輝度信号Yに混合する必要がある。
【0033】
すなわち、上述した本発明のディジタルフィルタ回路1は、色信号復調器34の出力信号を時間軸伸長する時間軸伸長回路2の後に設けられ、色信号Cを水平方向に拡大してフィルタリング処理するために使用される。そして、ディジタルフィルタ回路1の出力は、マトリクス回路35によって、復調された輝度信号Yと混合され、D/Aコンバータ361,362,363 を介して赤信号R, 緑信号G, および, 青信号Bが出力されるようになっている。
【0034】
尚、本発明のディジタルフィルタ回路は、上述したMUSEデコーダに使用される他に、例えば、EDTVの時間軸方向に圧縮された映像信号を伸長するデコーダ回路、或いは、時間軸方向に圧縮された音声信号を伸長する回路等に対して適用することができる。
以上、詳述したように、本実施例のディジタルフィルタ回路によれば、主にデコーダ回路の時間軸伸長処理の直後で行われるフィルタリング処理において、回路として冗長な部分を省いた効率的なフィルタリングを行うことによって、ディジタルフィルタの回路規模の削減を図ることができる。さらに、直列接続された遅延素子からのタップの数を低減することで回路規模を削減することができる。そして、本実施例のディジタルフィルタ回路を使用することにより、今後の高画質テレビジョンのデコーダのコスト低廉化を推進することが可能となる。
【0035】
【発明の効果】
以上、詳述したように、本発明のディジタルフィルタ回路によれば、フィルタリングの特性をほとんど損なうことなく回路規模を削減することができる。
【図面の簡単な説明】
【図1】本発明に係るディジタルフィルタ回路が適用される一例を概略的に示すブロック図である。
【図2】本発明のディジタルフィルタ回路の原理的動作処理を説明するためのタイミング図である。
【図3】本発明のディジタルフィルタ回路の原理構成を示すブロック図である。
【図4】本発明のディジタルフィルタ回路の一実施例の構成を示すブロック図である。
【図5】本発明のディジタルフィルタ回路における処理(2倍時間軸伸長)を従来例と比較して示すタイミング図である。
【図6】図5に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。
【図7】本発明のディジタルフィルタ回路の他の動作処理を説明するためのタイミング図である。
【図8】本発明のディジタルフィルタ回路における処理(3倍時間軸伸長)を従来例と比較して示すタイミング図である。
【図9】図8に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。
【図10】本発明のディジタルフィルタ回路が適用される一例としてのMUSEデコーダの構成を概略的に示すブロック図である。
【図11】図10のMUSEデコーダにおける信号フォーマットを説明するための図である。
【図12】従来の一般的なディジタルフィルタ回路の構成を示すブロック図である。
【符号の説明】
1…ディジタルフィルタ
2…時間軸伸長回路
21…メモリ
22…メモリコントローラ
11, 15-2〜15-N…セレクタ
12-1〜12-N…遅延素子
13-1〜13-N…乗算器
14…加算器
Claims (2)
- 時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路からの出力信号が供給される直列接続された複数の遅延素子と、
前記セレクタまたは前記複数の遅延素子に接続される複数の乗算器と、
前記乗算器に対応して設けられ、係数を選択して供給するセレクタと、
前記乗算器の出力を加算する加算器とを備え、前記各乗算器はそれぞれ2つの前記遅延素子毎に設けられ、前記各セレクタは2つの係数の一方を選択して対応する前記乗算器に出力することを特徴とするディジタルフィルタ回路。 - 前記ディジタルフィルタ回路は、前記時間軸伸長回路の出力信号に対して所定クロック毎に零データを内挿することを特徴とする請求項1に記載のディジタルフィルタ回路。
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