JPH08139970A

JPH08139970A - ディジタルフィルタ回路

Info

Publication number: JPH08139970A
Application number: JP27261594A
Authority: JP
Inventors: Takahiko Tahira; 孝彦田平; Kiyotaka Ogawa; 清隆小川; Kiyoyuki Kohiyama; 清之小檜山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-11-07
Filing date: 1994-11-07
Publication date: 1996-05-31
Anticipated expiration: 2019-07-14
Also published as: JP3542180B2

Abstract

(57)【要約】【目的】画像信号処理回路等で用いられている時間伸
長回路に接続されるディジタルフィルタ回路に関し、該
ディジタルフィルタの回路規模の削減を図ることを目的
とする。【構成】時間軸圧縮された信号の時間軸伸長を行う時
間軸伸長回路の出力信号を受け取り、該時間軸伸長回路
の出力信号をフィルタリング処理するディジタルフィル
タ回路であって、前記時間軸伸長回路の出力信号に対し
て所定クロック毎に零データを内挿してフィルタリング
処理を行うように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルフィルタ回路
に関し、特に、画像信号処理回路等で用いられている時
間伸長回路に接続されるディジタルフィルタ回路に関す
る。近年、テレビジョンにおける映像の高画質化の要求
が高まっており、今後ＥＤＴＶやＭＵＳＥのような高画
質映像の一般家庭での需要の増加が予想される。ところ
で、高画質テレビジョンのデコーダ回路では、莫大な量
の画像信号を処理しなければならず、これら高画質映像
の普及による回路規模の増大は避けられない状況にあ
る。そして、高画質テレビジョンを広く一般家庭へ普及
させるためにも、回路規模の縮小等によるコストダウン
が重要になってくる。そこで、ディジタルフィルタ回路
に対しても回路規模を削減してコストを低減することが
要望されている。

【０００２】

【従来の技術】従来、ＥＤＴＶやＭＵＳＥのような高画
質テレビジョンシステムでは、莫大な量の画像情報を圧
縮して伝送する手段の一つとして、時間方向に情報を圧
縮する時間軸圧縮／伸長技術が使われている。この時間
軸圧縮／伸長技術は、色信号等の情報密度を粗にして伝
送しても受信側のデコーダで再生した映像に画質劣化が
目立ちにくい信号に対して多く使われる伝送技術であ
る。すなわち、時間軸圧縮／伸長技術は、送信側では画
像情報を粗くサンプリング（時間軸圧縮）して伝送し、
受信側ではその粗くサンプリングされた情報を数倍に拡
大する（時間軸伸長）ことにより、元の映像を再生する
ものである。

【０００３】通常、デコーダ回路では、上記の時間軸伸
長処理を施した（数倍に拡大した）後の信号に対してフ
ィルタリング処理による平滑化を行うようになっている
が、このフィルタリング処理においては、何ら特別な工
夫がなされていないのが実情である。図１２は従来の一
般的なディジタルフィルタ回路の構成を示すブロック図
である。同図において、参照符号12-2〜12-Nは遅延素
子, 13-1〜13-Nは乗算器, 14は加算器を示している。

【０００４】従来の一般的なディジタルフィルタ回路
は、例えば、時間伸張回路の出力信号を受け取り、平滑
化して出力するようになっている。すなわち、図１２に
示されるように、例えば、時間伸張回路の出力信号（Ｉ
Ｎ）は第１段目の乗算器131-1および遅延素子12-2に供
給される。ここで、直列に接続された複数段の遅延素子
12-2〜12-Nは、それぞれ１クロックに対応する時間だけ
（例えば、１画素に対応する時間だけ）データを保持す
るようになっている。

【０００５】乗算器13-1では、時間伸張回路の出力信号
と係数１との乗算が行われ、該乗算器13-1の出力は加算
器14に供給される。また、乗算器13-2では、遅延素子12
-2の出力と係数２との乗算が行われ、該乗算器13-2の出
力は加算器14に供給される。同様に、乗算器13-Nでは遅
延素子12-Nの出力と係数Ｎとの乗算が行われ、該乗算器
13-Nの出力は加算器14に供給される。すなわち、各遅延
素子12-2〜12-Nの出力は、それぞれ乗算器13-2〜13-Nに
おいて係数２〜係数Ｎと乗算され、該乗算器13-2〜13-N
および第１段目の乗算器131-1 の出力が加算器14におい
て加算されるようになっている。ここで、加算器14の出
力信号OUT は、例えば、時間軸圧縮された映像信号の時
間軸伸長を行った信号を平滑した信号として出力される
ようになっている。

【０００６】

【発明が解決しようとする課題】図１２に示されるよう
に、入力信号（ＩＮ）は、乗算器13-1に供給されると共
に、遅延素子12-2に供給される。そして、各遅延素子12
-2〜12-Nの出力は、それぞれ乗算器13-2〜13-Nにおいて
係数２〜係数Ｎと乗算されて加算器14に供給されてい
る。

【０００７】すなわち、現状のデコーダ回路において
は、時間軸伸長処理の直後でフィルタリング処理を行う
場合、時間軸伸長処理により同一レベルの信号が数クロ
ックの間連続し、同一パターンの組み合わせの信号を用
いてフィルタリングを行うようになっている。具体的
に、例えば、時間軸を２倍に伸長する場合には、各乗算
回路で２回ずつ同じ信号の乗算処理を行うため、回路と
して冗長な処理を繰り返して行うことになる。換言する
と、従来のディジタルフィルタ回路には、冗長な部分が
多数含まれている。

【０００８】このように、従来のディジタルフィルタ回
路では、全く同じ信号同士を用いる演算が複数回行われ
るため、具体的に、時間軸を２倍に伸長する場合には各
乗算回路で２回ずつ同じ信号の乗算処理を行うため、回
路として冗長な処理を繰り返し行うことになり効率的で
はない。本発明は、主にデコーダ回路の時間軸伸長処理
の直後で行われるフィルタリング処理において、回路と
して冗長な部分を省いた効率的なフィルタリングを行う
ことにより、ディジタルフィルタの回路規模の削減を図
ることを目的とする。

【０００９】

【課題を解決するための手段】本発明によれば、時間軸
圧縮された信号の時間軸伸長を行う時間軸伸長回路の出
力信号を受け取り、該時間軸伸長回路の出力信号をフィ
ルタリング処理するディジタルフィルタ回路であって、
前記時間軸伸長回路の出力信号に対して所定クロック毎
に零データを内挿してフィルタリング処理を行うように
したことを特徴とするディジタルフィルタ回路が提供さ
れる。

【００１０】

【作用】本発明のディジタルフィルタ回路によれば、時
間軸伸長回路の出力信号に対して所定クロック毎に零デ
ータを内挿してフィルタリング処理が行われる。これに
よって、回路として冗長な部分を省いた効率的なフィル
タリングを行うことにより、ディジタルフィルタの回路
規模の削減を図ることができる。

【００１１】

【実施例】以下、図面を参照して本発明に係るディジタ
ルフィルタ回路の実施例を説明する。図１は本発明に係
るディジタルフィルタ回路が適用される一例を概略的に
示すブロック図であり、時間軸圧縮された信号の時間軸
伸長を行う時間軸伸長回路の出力信号をフィルタリング
処理するディジタルフィルタ回路の例を示すものであ
る。同図において、参照符号１はディジタルフィルタ回
路, ２は時間軸伸長回路を示している。ここで、本発明
のディジタルフィルタ回路は、例えば、ＭＵＳＥおよび
ＥＤＴＶにおいて使用される時間軸圧縮／伸長を行う映
像信号、或いは、時間軸圧縮／伸長技術を適用した音声
信号等の信号処理系に適用される。

【００１２】図１に示されるように、時間軸伸長回路２
は、メモリ２１およびメモリコントローラ２２を備え、
メモリ２１へのデータの書き込みおよび読み出しタイミ
ングをメモリコントローラ２２により制御して時間方向
に数倍に拡大して出力する回路である。図２は本発明の
ディジタルフィルタ回路の原理的動作処理を説明するた
めのタイミング図であり、時間軸を２倍に伸長する場合
を示すものである。

【００１３】図２において、参照符号 (a)はクロック波
形を示し,(b)は元の信号波形（伸長前の信号波形：例え
ば、１／２に圧縮された信号波形), (c)は２倍の時間軸
伸長回路（２）により時間軸を２倍に伸長した後の波形
（２倍時間軸伸長後波形),そして,(d)は本発明のディジ
タルフィルタ回路により零内挿処理された波形（零内挿
後波形）を示している。

【００１４】すなわち、図２(b) および図２(c) の比較
から明らかなように、時間軸伸長回路２による２倍時間
軸伸長後波形は、信号のデータ『１』（高レベル"H")お
よびデータ『０』（低レベル"L")を時間軸方向に、単純
に、２倍するようになっている。そして、この図２(c)
に示すような波形の信号を前述した図１２に示すディジ
タルフィルタ回路によりフィルタリング処理すると、全
く同じ信号同士を用いる演算が複数回行われるため、具
体的に、時間軸を２倍に伸長する場合には各乗算回路で
２回ずつ同じ信号の乗算処理を行うため、回路として冗
長な処理を繰り返し行うことになり効率的でない。

【００１５】これに対して、本発明のディジタルフィル
タ回路による零内挿後波形は、図２(c) および図２(d)
の比較から明らかなように、信号のレベルに関わらず、
２倍時間軸伸長後波形に対して１クロック毎にデータ
『０』（低レベル"L")を挿入するようになっている。
尚、本発明を３倍時間軸伸長後波形に対して１クロック
毎にデータ『０』（低レベル"L")を挿入することによ
り、時間軸を３倍に伸長した波形に対しても適用するこ
とができる（図７〜図９を参照して後述する）。

【００１６】図３は本発明のディジタルフィルタ回路の
原理構成を示すブロック図である。ここで、図３は、単
に、本発明の原理構成を示すだけであり、素子数の低減
による回路構成の縮小の効果は図４のディジタルフィル
タ回路によりもたらされる。図３において、参照符号１
１はセレクタ, 12-2〜12-Nは遅延素子, 13-1〜13-Nは乗
算器, そして, １４は加算器を示している。

【００１７】セレクタ１１は、１クロック毎に入力信号
ＩＮ（時間伸張回路の出力信号）およびデータ『０』
（低レベル"L")を選択して出力するようになっており、
このセレクタ１１の出力が第１段目の乗算器131-1 およ
び遅延素子12-2に供給される。ここで、各遅延素子12-2
〜12-Nは、それぞれ１クロックに対応する時間だけ（例
えば、１画素に対応する時間だけ）データを保持するよ
うになっている。

【００１８】乗算器13-1では、時間伸張回路の出力信号
と係数１との乗算が行われ、該乗算器13-1の出力は加算
器14に供給される。また、乗算器13-2では、遅延素子12
-2の出力と係数２との乗算が行われ、該乗算器13-2の出
力は加算器14に供給される。同様に、乗算器13-Nでは遅
延素子12-Nの出力と係数Ｎとの乗算が行われ、該乗算器
13-Nの出力は加算器14に供給される。

【００１９】ところで、例えば、奇数段の乗算器13-1,
13-3, 13-5, …, 13-N〔尚、Ｎは奇数と仮定する。〕に
対して、入力信号（時間伸張回路の出力信号）ＩＮが供
給されている時、偶数段の乗算器13-2, 13-4, 13-6,
…, 13-(N-1)には、セレクタ１１により選択されて挿入
されたデータ『０』が供給されている。従って、奇数段
の乗算器13-1, 13-3, 13-5, …, 13-Nでは、入力信号Ｉ
Ｎとそれぞれ対応する係数1,係数3,係数5,…, 係数Ｎと
の乗算が行われ、それらの出力が加算器１４に供給され
る。このとき、偶数段の乗算器13-2, 13-4, 13-6, …,
13-(N-1)の出力は、全てデータ『０』（低レベル"L")と
なっている。

【００２０】一方、例えば、偶数段の乗算器13-2, 13-
4, 13-6, …, 13-(N-1)に対して、入力信号（時間伸張
回路の出力信号）ＩＮが供給されている時、奇数段の乗
算器13-1, 13-3, 13-5, …, 13-Nには、セレクタ１１に
より選択されて挿入されたデータ『０』が供給されてい
る。従って、偶数段の乗算器13-2, 13-4, 13-6, …, 13
-(N-1)では、入力信号ＩＮとそれぞれ対応する係数2,係
数4,係数6,…, 係数Ｎ-1との乗算が行われ、それらの出
力が加算器１４に供給される。このとき、奇数段の乗算
器13-1, 13-3, 13-5, …, 13-Nの出力は、全てデータ
『０』（低レベル"L")となっている。以下に説明する図
４に示すディジタルフィルタ回路の実施例は、この点に
着目して、回路の冗長な部分を省き、素子数を低減して
回路規模の削減を図るようにしたものである。また、加
算器14の出力信号OUT は、例えば、時間軸圧縮された映
像信号の時間軸伸長を行った信号を平滑した信号とな
る。

【００２１】図４は本発明のディジタルフィルタ回路の
一実施例の構成を示すブロック図であり、図３を参照し
て説明した本発明のディジタルフィルタ回路の原理を適
用し、乗算器の数を削減して回路規模を縮小するように
したものである。図４に示されるように、本実施例のデ
ィジタルフィルタ回路は、奇数段の乗算器13-1, 13-3,
13-5, …, 13-N〔尚、Ｎは奇数と仮定し、便宜的に最終
段の乗算器を符号13-Nにより示すが、実際には最終段の
乗算器は符号13-(N-1)と示される場合もある。〕のみを
使用し、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-
1)を省くようになっている。すなわち、図３を参照して
説明したように、奇数段の乗算器13-1, 13-3, 13-5,
…, 13-Nに対して入力信号（時間伸張回路の出力信号）
ＩＮを供給し、該各乗算器で対応する奇数段の係数1,係
数3,係数5,…, 係数Ｎとの乗算を行う場合には、偶数段
の乗算器13-2, 13-4, 13-6, …, 13-(N-1)の出力はデー
タ『０』（低レベル"L")となるので、それらの乗算器13
-2, 13-4, 13-6, …, 13-(N-1)を取り去ったのである。
ここで、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nに
対して入力信号ＩＮが供給される場合には、各セレクタ
15-1, 15-3, 15-5, …, 15-Nにより奇数段の係数1,係数
3,係数5,…, 係数Ｎが選択され、直接および各遅延素子
12-3, 12-5, …, 12-Nを介して供給される入力信号ＩＮ
と係数1,係数3,係数5,…, 係数Ｎとが該乗算器13-1, 13
-3, 13-5, …, 13-Nにおいて乗算されるようになってい
る。

【００２２】さらに、図３を参照して説明した偶数段の
乗算器13-2, 13-4, 13-6, …, 13-(-1) に対して入力信
号ＩＮが供給される場合、本実施例における乗算器13-
1, 13-3, 13-5, …, 13-Nにおいては、各セレクタ15-1,
15-3, 15-5, …, 15-Nにより偶数段の係数2,係数4,係
数6,…, 係数Ｎ-1が選択され、直接および各遅延素子12
-3, 12-5, …, 12-Nを介して供給される入力信号ＩＮと
係数2,係数4,係数6,…,係数N-1 とが該乗算器13-1, 13-
3, 13-5, …, 13-Nにおいて乗算されるようになってい
る。

【００２３】以上により、図３を参照して説明したのと
同様の処理、すなわち、２倍時間軸伸長後波形（時間軸
伸長回路２の出力信号波形）に対して１クロック毎にデ
ータ『０』（低レベル"L")を挿入した波形（図２(d) に
示す零内挿後波形）を得るようになっている。ここで、
本実施例では、基本的に、乗算器の数を半分にすること
ができる代わりに、乗算器と同じ数のセレクタが必要と
なる。しかしながら、セレクタを構成するのに必要な素
子数は、乗算器に要求される素子数よりも少ないので、
本実施例では、素子数低減の効果が十分に得られる。さ
らに、本実施例のディジタルフィルタ回路では、直列接
続された遅延素子12-2〜12-Nにおけるタップ数を半減す
ることができるため回路規模を削減することができる。

【００２４】以上において、遅延素子12-2〜12-Nとして
ラインメモリを用いた場合は、画像の垂直方向の平滑化
など垂直方向に対するフィルタリングを実現することが
できる。また、遅延素子12-2〜12-Nとしてフィールドメ
モリやフレームメモリを用いた場合は、画像の動きの検
出等の時間方向に対するフィルタリングを実現すること
ができる。

【００２５】図５は本発明のディジタルフィルタ回路に
おける処理（２倍時間軸伸長）を従来例と比較して示す
タイミング図であり、また、図６は図５に示す信号のフ
ィルタリング処理した後の波形を比較して示す波形図で
ある。図５において、参照符号Ｃ11は元の信号波形（伸
長前の信号波形),Ｃ12は図２(c) に示すような２倍時間
軸伸長後の信号波形, そして, Ｃ13は図４に示す本発明
の一実施例のディジタルフィルタ回路により処理された
零内挿後の信号波形（図２(d) 参照）を示している。ま
た、図６において、参照符号Ｌ12は図５の２倍伸長後の
信号波形Ｃ12をフィルタリング処理した後の波形を示
し、そして、Ｌ13は図５の零内挿後の信号波形Ｃ13をＬ
12とまったく同じ係数を用いてフィルタリング処理した
後の波形を示している。

【００２６】図６から明らかなように、図４に示す本実
施例のディジタルフィルタ回路により零内挿された後の
信号波形Ｃ13をフィルタリング処理した後の波形Ｌ13
は、２倍伸長後の信号波形Ｃ12をフィルタリング処理し
た後の波形Ｌ12と略一致することが判る。これは、時間
軸伸長回路により拡大した信号に対して零内挿を行って
周波数を２倍にした信号は、周波数スペクトラム的に折
り返しの個所に位置しているためである。このように、
例えば、ＭＵＳＥやＥＤＴＶの映像信号、或いは、音声
信号に対して本実施例のディジタルフィルタ回路を適用
した場合、全く問題なく使用できることが示されてい
る。

【００２７】図７は本発明のディジタルフィルタ回路の
他の動作処理を説明するためのタイミング図である。前
述した図２のタイミング図は信号の時間軸を２倍に伸長
する処理を示すものであるが、図７のタイミング図は信
号の時間軸を３倍に伸長する処理を示すものである。図
７において、参照符号 (a)はクロック波形を示し,(b)は
元の信号波形（伸長前の信号波形：例えば、１／３に圧
縮された信号波形), (c)は３倍の時間軸伸長回路（２）
により時間軸を３倍に伸長した後の波形（３倍時間軸伸
長後波形),そして,(d)は本発明のディジタルフィルタ回
路により零内挿処理された波形（零内挿後波形）を示し
ている。

【００２８】すなわち、図７(b) および図７(c) の比較
から明らかなように、時間軸伸長回路２による３倍時間
軸伸長後波形は、信号のデータ『１』（高レベル"H")お
よびデータ『０』（低レベル"L")を時間軸方向に、単純
に、３倍するようになっている。そして、本実施例のデ
ィジタルフィルタ回路では、図７(c) および図７(d)の
比較から明らかなように、信号のレベルに関わらず、３
倍時間軸伸長後波形に対して１クロック毎にデータ
『０』（低レベル"L")を挿入するようになっている。
尚、上記の３倍時間軸伸長後波形に対して１クロック毎
にデータ『０』を挿入するディジタルフィルタ回路の構
成は、前述した図４に示すものがそのまま適用される。

【００２９】図８は本発明のディジタルフィルタ回路に
おける処理（３倍時間軸伸長）を従来例と比較して示す
タイミング図であり、また、図９は図８に示す信号のフ
ィルタリング処理した後の波形を比較して示す波形図で
ある。図８において、参照符号Ｃ21は元の信号波形（伸
長前の信号波形),Ｃ22は図７(c) に示すような３倍時間
軸伸長後の信号波形, そして, Ｃ23は図４に示す本発明
の一実施例のディジタルフィルタ回路により処理された
零内挿後の信号波形（図７(d) 参照）を示している。ま
た、図９において、参照符号Ｌ22は図８の２倍伸長後の
信号波形Ｃ22をフィルタリング処理した後の波形を示
し、そして、Ｌ23は図８の零内挿後の信号波形Ｃ23をＬ
22とまったく同じ係数を用いてフィルタリング処理した
後の波形を示している。

【００３０】図９から明らかなように、図４に示す本実
施例のディジタルフィルタ回路により零内挿された後の
信号波形Ｃ23をフィルタリング処理した後の波形Ｌ23
は、３倍伸長後の信号波形Ｃ22をフィルタリング処理し
た後の波形Ｌ22と略一致することが判る。これにより、
例えば、ＭＵＳＥやＥＤＴＶの映像信号、或いは、音声
信号に対して本実施例のディジタルフィルタ回路を適用
した場合、全く問題なく使用できることが判る。

【００３１】図１０は本発明のディジタルフィルタ回路
が適用される一例としてのＭＵＳＥデコーダの構成を概
略的に示すブロック図であり、図１１は図１０のＭＵＳ
Ｅデコーダにおける信号フォーマットを説明するための
図である。図１０において、参照符号３１はアナログ／
ディジタル（Ａ／Ｄ）コンバータ, ３２はセレクタ,３
３は輝度信号（Ｙ信号）復調器, ３４は色信号（Ｃ信
号）復調器, そして, ３５はマトリクス回路を示してい
る。

【００３２】図１０に示されるように、ＭＵＳＥの映像
信号は、輝度信号（Ｙ）と色信号（Ｃ）が各領域毎に分
かれたフォーマットとなっており、しかも、色信号は水
平方向に時間圧縮されている。従って、図１１に示され
るように、ＭＵＳＥデコーダで映像をデコードする場
合、色信号Ｃを水平方向に拡大した後で輝度信号Ｙに混
合する必要がある。

【００３３】すなわち、上述した本発明のディジタルフ
ィルタ回路１は、色信号復調器３４の出力信号を時間軸
伸長する時間軸伸長回路２の後に設けられ、色信号Ｃを
水平方向に拡大してフィルタリング処理するために使用
される。そして、ディジタルフィルタ回路１の出力は、
マトリクス回路３５によって、復調された輝度信号Ｙと
混合され、Ｄ／Ａコンバータ361,362,363 を介して赤信
号Ｒ, 緑信号Ｇ, および, 青信号Ｂが出力されるように
なっている。

【００３４】尚、本発明のディジタルフィルタ回路は、
上述したＭＵＳＥデコーダに使用される他に、例えば、
ＥＤＴＶの時間軸方向に圧縮された映像信号を伸長する
デコーダ回路、或いは、時間軸方向に圧縮された音声信
号を伸長する回路等に対して適用することができる。以
上、詳述したように、本実施例のディジタルフィルタ回
路によれば、主にデコーダ回路の時間軸伸長処理の直後
で行われるフィルタリング処理において、回路として冗
長な部分を省いた効率的なフィルタリングを行うことに
よって、ディジタルフィルタの回路規模の削減を図るこ
とができる。さらに、直列接続された遅延素子からのタ
ップの数を低減することで回路規模を削減することがで
きる。そして、本実施例のディジタルフィルタ回路を使
用することにより、今後の高画質テレビジョンのデコー
ダのコスト低廉化を推進することが可能となる。

【００３５】

【発明の効果】以上、詳述したように、本発明のディジ
タルフィルタ回路によれば、フィルタリングの特性をほ
とんど損なうことなく回路規模を削減することができ
る。

【図面の簡単な説明】

【図１】本発明に係るディジタルフィルタ回路が適用さ
れる一例を概略的に示すブロック図である。

【図２】本発明のディジタルフィルタ回路の原理的動作
処理を説明するためのタイミング図である。

【図３】本発明のディジタルフィルタ回路の原理構成を
示すブロック図である。

【図４】本発明のディジタルフィルタ回路の一実施例の
構成を示すブロック図である。

【図５】本発明のディジタルフィルタ回路における処理
（２倍時間軸伸長）を従来例と比較して示すタイミング
図である。

【図６】図５に示す信号のフィルタリング処理した後の
波形を比較して示す波形図である。

【図７】本発明のディジタルフィルタ回路の他の動作処
理を説明するためのタイミング図である。

【図８】本発明のディジタルフィルタ回路における処理
（３倍時間軸伸長）を従来例と比較して示すタイミング
図である。

【図９】図８に示す信号のフィルタリング処理した後の
波形を比較して示す波形図である。

【図１０】本発明のディジタルフィルタ回路が適用され
る一例としてのＭＵＳＥデコーダの構成を概略的に示す
ブロック図である。

【図１１】図１０のＭＵＳＥデコーダにおける信号フォ
ーマットを説明するための図である。

【図１２】従来の一般的なディジタルフィルタ回路の構
成を示すブロック図である。

【符号の説明】

１…ディジタルフィルタ２…時間軸伸長回路２１…メモリ２２…メモリコントローラ１１, 15-2〜15-N…セレクタ 12-1〜12-N…遅延素子 13-1〜13-N…乗算器１４…加算器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 7/24

Claims

【特許請求の範囲】

【請求項１】時間軸圧縮された信号の時間軸伸長を行
う時間軸伸長回路の出力信号を受け取り、該時間軸伸長
回路の出力信号をフィルタリング処理するディジタルフ
ィルタ回路であって、前記時間軸伸長回路の出力信号に対して所定のクロック
毎に零データを内挿してフィルタリング処理を行うよう
にしたことを特徴とするディジタルフィルタ回路。
【請求項２】前記ディジタルフィルタ回路は、直列接続された複数の遅延素子 (12-2〜12-N) と、該遅延素子の所定数毎に設けられた複数の乗算器（13-
1, 13-3, 13-5, …, 13-N; 13-2, 13-5, 13-8, …, 13-
N) と、前記所定数毎の遅延素子に対応した係数を選択して、前
記各乗算器に供給する複数のセレクタ（15-1, 15-3, 15
-5, …, 15-N; 15-2, 15-5, 15-8, …, 15-N)と、該各セレクタの出力を加算する加算器（１４）とを具備
することを特徴とする請求項１のディジタルフィルタ回
路。
【請求項３】前記各乗算器（13-1, 13-3, 13-5, …,
13-N）は、それぞれ２つの遅延素子毎（12-2, 12-3; 12
-4, 12-5; …; 12-(N-1), 12-N）に設けられ、前記各セ
レクタ（15-1, 15-3, 15-5, …, 15-N）は、２つの係数
の一方を選択して前記各乗算器（13-1, 13-3, 13-5,
…, 13-N）に出力するようになっていることと特徴とす
る請求項２のディジタルフィルタ回路。
【請求項４】前記ディジタルフィルタ回路は、前記時
間軸伸長回路の出力信号に対して１クロック毎に零デー
タを内挿してフィルタリング処理を行うようになってい
ることを特徴とする請求項１のディジタルフィルタ回
路。
【請求項５】前記ディジタルフィルタ回路は、時間軸
圧縮された画像信号を時間軸伸長するデコーダ回路に使
用され、該画像信号の色信号のフィルタリング処理を行
うようになっていることを特徴とする請求項１のディジ
タルフィルタ回路。
【請求項６】前記遅延素子をレジスタにより構成し、
前記ディジタルフィルタ回路を前記画像信号の水平方向
のフィルタとして構成したことを特徴とする請求項５の
ディジタルフィルタ回路。
【請求項７】前記遅延素子をラインメモリにより構成
し、前記ディジタルフィルタ回路を前記画像信号の垂直
方向のフィルタとして構成したことを特徴とする請求項
５のディジタルフィルタ回路。
【請求項８】前記遅延素子をフレームメモリにより構
成し、前記ディジタルフィルタ回路を前記画像信号の時
間方向のフィルタとして構成したことを特徴とする請求
項５のディジタルフィルタ回路。