JP3443989B2 - 垂直輪郭強調回路用信号発生回路およびアスペクト比変換回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、映像信号の垂直輪郭強
調回路用信号発生回路およびアスペクト比変換回路に関
するものである。 【０００２】 【従来の技術】次世代テレビ方式において、垂直方向の
高画質化や画面のアスペクト比を１６：９とするワイド
化を追求するため、ＨＤＴＶ（走査線１１２５本インタ
ーレース走査）や第２世代ＥＤＴＶ（走査線５２５本順
次走査）等のテレビ方式が推進されている。また、従来
のテレビ方式走査線５２５本インターレース走査）にお
いてもアスペクト比１６：９のワイド化が推進されてい
る。 【０００３】このようにアスペクト比が従来の４：３か
ら１６：９になり、撮像装置やディスプレイは専用の設
備のワイド対応の装置を使用しなければならず、従来の
設備とワイド専用の設備の両方が必要となる問題点があ
る。 【０００４】このため画面をワイド化したテレビ方式に
対応した映像信号処理装置を構成するに当たり、従来の
標準テレビ用の映像信号処理装置の回路やＬＳＩを使用
して開発コストを低減し、かつ従来のアスペクト比４：
３の信号も出力可能である安価なワイド画面用の撮像装
置を提供する手法が近年提案されてきている。 【０００５】以下、図３〜図５を用いて従来のワイド画
面対応のインターレース走査撮像装置について説明す
る。 【０００６】図３において、撮像素子２２より光電変換
された信号はアナログプロセス回路２３で、ブラックバ
ランス等による黒レベル調整やホワイトバランス等によ
る白レベル調整、さらにプリニー処理等を施される。こ
のアナログ信号は後段のＡＤ変換器２４によりディジタ
ル信号に変換される。このＡＤ変換器２４の出力信号は
ディジタル信号処理回路群２５に入力され、ガンマ補
正、ブランキング処理、マトリクス処理、垂直・水平輪
郭強調処理等の種々のディジタル処理が施され、輝度信
号および色差信号として出力される。 【０００７】図４は、ディジタル信号処理回路群２５の
垂直輪郭強調信号作成回路の構成例を示す。 【０００８】図４において、図示していない前段信号処
理回路より入力されたＲ、Ｇ、Ｂ撮像信号はそれぞれ入
力信号を１水平走査期間遅延する１Ｈディレイライン２
８、２９、３０に書き込まれ、インターレースインター
レース走査系の１水平走査期間遅延される。１Ｈディレ
イラインにより１水平走査期間遅延されたＲ、Ｇ撮像信
号はさらに次の１Ｈディレイライン３１、３２にそれぞ
れ入力され、入力から合計２水平走査期間遅延される。
また、遅延されていない（０Ｈ遅延）Ｒ、Ｇ撮像信号は
加算器３３により加算され、０Ｈ遅延高域輝度信号とな
る。 【０００９】１水平走査期間遅延された（１Ｈ遅延）
Ｒ、Ｇ撮像信号は加算器３４により加算され１Ｈ遅延高
域輝度信号となる。そして２水平走査期間遅延された
（２Ｈ遅延）Ｒ、Ｇ撮像信号は加算器３５により加算さ
れて２Ｈ遅延高域輝度信号となる。０Ｈ、２Ｈ遅延高域
輝度信号は垂直輪郭強調信号の１Ｈ−（０Ｈ＋２Ｈ）／
２のバンドパスフィルタ（ＢＰＦ）を構成するため加算
器３６により加算されて（０Ｈ＋２Ｈ）／２の垂直ＢＰ
Ｆ作成用信号として出力される。また、水平輪郭強調信
号用の垂直ローパスフィルタ（ＬＰＦ）を構成するため
にセレクタ３７で（０Ｈ＋２Ｈ）／２、０Ｈ、１Ｈ、２
Ｈの高域輝度信号より垂直ＬＰＦ選択信号で１系統の信
号が選択され、垂直ＬＰＦ作成用信号として出力され
る。 【００１０】また、垂直輪郭強調信号作成回路のＲ、
Ｇ、Ｂ撮像信号出力は垂直ＢＰＦ、ＬＰＦの中心信号と
垂直方向の位相を一致させるため、１Ｈ遅延されたＲ、
Ｇ、Ｂ撮像信号が出力される。 【００１１】このようにディジタル信号処理群２５でデ
ィジタル処理された信号は、アスペクト比変換回路群２
６でアスペクト比１６：９の信号を従来のアスペクト比
４：３に変換される。切り換えによりアスペクト比１
６：９の信号をそのまま出力することを可能である。 【００１２】このアスペクト比変換回路群２６の動作に
ついて、図５の（ａ）、（ｂ）、（ｃ）を用いて説明す
る。アスペクト比変換回路群２６は、図５（ａ）に示す
ように、１ＨメモリＡ３８と１ＨメモリＢ３９およびセ
レクタ４０により構成される。同図（ｂ）のタイミング
チャート図に示すように１ＨメモリＡ３８は入力信号の
奇数ライン（１、３、５…番目ライン）を書き込み、１
水平走査期間遅延して読み出す。同様に１ＨメモリＢ３
９は偶数ライン（２、４、６…番目ライン）を書き込
み、１水平走査期間遅延して読み出す。このように１Ｈ
メモリＡ３８、１ＨメモリＢ３９は書き込みと読み出し
を１Ｈ毎に交互に行う。セレクタ４０は読み出し動作を
行っている１Ｈメモリの信号を出力するように１Ｈメモ
リ切り換え信号で制御される。 【００１３】アスペクト比１６：９の信号を出力する場
合は、１Ｈメモリへの書き込み時に１水平走査期間の有
効信号をすべて書き込む。アスペクト比を４：３に変換
する場合は同図（ｃ）に示すように、書き込み時に１水
平走査期間のうち４：３画面の出力に必要な部分のみを
書き込み、書き込み周波数の３／４倍の周波数で読み出
すことによりアスペクト比変換を行う。 【００１４】アスペクト比変換回路群２６の出力信号は
ＤＡ変換器２７でアナログ信号に変換され出力される。 【００１５】 【発明が解決しようとする課題】しかしながら、上記従
来のワイド画面対応の撮像装置では、アスペクト比変換
を行うために１Ｈディレイラインを使用した専用の特別
処理回路群を必要としており、高価な汎用のメモリを使
用することにより回路規模および撮像装置のコストが大
きくなる。また、個々の処理を専用ＬＳＩとして開発す
るとしても各ＬＳＩに対してそれぞれ開発費が必要とな
り、開発コストが大きくなるという問題があった。 【００１６】本発明は、このような従来の問題を解決す
るものであり、ワイド画面対応の撮像装置において、デ
ィジタル信号処理回路群の垂直輪郭強調信号作成に使用
する１水平走査期間遅延回路および周辺回路を利用し
て、小規模の回路増加のみでアスペクト変換回路を実現
し、専用に開発コストを必要とせず安価にＬＳＩ化を可
能にする撮像装置を提供することを目的とする。 【００１７】 【課題を解決するための手段】この目的を達成するため
に本発明は、１水平走査期間の撮像信号を保持する第１
と第２の記憶手段と、前記記憶手段の書き込みおよび読
み出しを任意に制御する記憶手段制御部と、入力撮像信
号と前記第１の記憶手段の出力信号が入力され、前記第
２の記憶手段へ選択された信号を出力する第１の信号切
換回路と、前記第１の記憶手段の出力信号と前記第２の
記憶手段の出力信号が入力され、選択された信号を出力
する第２の信号切換回路と、前記第２の切換回路の出力
信号を出力する出力手段を備え、前記第１の信号切換回
路で前記第１の記憶手段の出力信号を出力し、前記第２
の信号切換回路で前記第１の記憶手段の出力信号を出力
して入力撮像信号（０Ｈ遅延信号）を前記第１の記憶手
段で前記記憶手段制御部の制御により１水平走査期間遅
延して１水平走査期間遅延信号（１Ｈ遅延信号）を得、
前記１Ｈ遅延信号を前記第２の記憶手段で前記記憶手段
制御部の制御によりさらに１水平走査期間遅延して入力
より２水平走査期間遅延した信号（２Ｈ遅延信号）を得
て、前記０、１、２Ｈ遅延信号より垂直輪郭強調信号を
作成するとともに出力手段より前記１Ｈ遅延信号を出力
する垂直輪郭強調信号作成回路を備え、かつ前記第１の
信号切換回路で入力撮像信号が前記第２の記憶手段に入
力されるように制御し、また前記記憶手段制御部の動作
を切り換えて入力撮像信号が奇数ラインの時は前記第１
の記憶手段に読み出しに必要な信号成分のみを書き込
み、入力撮像信号が偶数ラインの時は前記第２の記憶手
段に読み出しに必要な信号成分のみを書き込むように前
記第１および第２の記憶手段が１水平走査期間毎に交互
に書き込み動作を行うように制御し、前記第１の記憶手
段が書き込み動作中は前記第２の記憶手段に書き込まれ
た信号を任意の周波数で読み出し、前記第２の記憶手段
が書き込み動作中は前記第１の記憶手段に書き込まれた
信号を任意の周波数で読み出して前記第１および第２の
記憶手段が書き込まれた信号を１水平走査期間遅延して
１水平走査期間毎に交互に読み出し動作を行うように制
御して、前記第１と第２の記憶手段のうち読み出し動作
中の記憶手段の出力信号が出力されるように１水平走査
期間毎に前記第２の信号切換回路を切り換えて撮像信号
を出力することにより撮像信号を任意のアスペクト比に
変換するアスペクト比変換回路を備えたものである。 【００１８】また、本発明の撮像装置は入力撮像信号を
画素毎に分割して２系統の信号系列を出力する画素分割
回路と、前記画素分割回路より出力される２系統の信号
系列それぞれについて、１水平走査期間の撮像信号を保
持する第１と第２の記憶手段と、前記記憶手段の書き込
みおよび読み出しを任意に制御する記憶手段制御部と、
前記画素分割回路の出力信号と前記第１の記憶手段の出
力信号が入力され、前記第２の記憶手段へ選択された信
号を出力する第１の信号切換回路と、前記第１の記憶手
段の出力信号と前記第２の記憶手段の出力信号が入力さ
れ、選択された信号を出力する第２の信号切換回路と、
画素毎に分割された２系統の信号系列それぞれの第２の
信号切換回路の出力信号を１系統の信号に切り換えて合
成する第３の信号切換回路と、前記第３の切換回路の出
力信号を出力する出力手段を備え、前記画素分割回路で
画素分割動作を行わずに入力撮像信号をそのまま出力
し、前記第１の信号切換回路で前記第１の記憶手段の出
力信号を出力し、前記第２の信号切換回路で前記第１の
記憶手段の出力信号を出力して入力撮像信号（０Ｈ遅延
信号）を前記第１の記憶手段で前記記憶手段制御部の制
御により１水平走査期間遅延して１水平走査期間遅延信
号（１Ｈ遅延信号）を備え、前記１Ｈ遅延信号を前記第
２の記憶手段で前記記憶手段制御部の制御によりさらに
１水平走査期間遅延して入力より２水平走査期間遅延し
た信号（２Ｈ遅延信号）を得て、前記０、１、２Ｈ遅延
信号より垂直輪郭強調信号を作成するとともに出力手段
より前記１Ｈ遅延信号を出力する垂直輪郭強調信号作成
回路を備え、かつ前記画素分割回路により入力される撮
像信号を画素毎に２系統の信号系列に分割して入力撮像
信号の周波数を１／２倍とし、該２系統のそれぞれの信
号系列で前記第１の信号切換回路で入力撮像信号が前記
第２の記憶手段に入力されるように制御し、また前記記
憶手段制御部の動作を切り換えて入力撮像信号が奇数ラ
インの時は前記第１の記憶手段に読み出しに必要な信号
成分のみを書き込み、入力撮像信号が偶数ラインの時は
前記第２の記憶手段に読み出しに必要な信号成分のみを
書き込むように前記第１および第２の記憶手段が１水平
走査期間毎に交互に書き込み動作を行うように制御し、
前記第１の記憶手段が書き込み動作中は前記第２の記憶
手段に書き込まれた信号を任意の周波数で読み出し、前
記第２の記憶手段が書き込み動作中は前記第１の記憶手
段に書き込まれた信号を任意の周波数で読み出して前記
第１および第２の記憶手段が書き込まれた信号を１水平
走査期間遅延して１水平走査期間毎に交互に読み出し動
作を行うように制御して、前記第１および第２の記憶手
段のうち読み出し動作中の記憶手段の出力信号が出力さ
れるように１水平走査期間毎に前記第２の信号切換回路
を切り換えて撮像信号を出力し、画素毎に分割された２
系統それぞれの前記第２の信号切換回路の出力信号を前
記第３の信号切換回路で１系統の信号に切り換えて合成
することにより１水平走査期間の有効画素数が記憶手段
の画素数の２倍までの画素数の撮像信号に対応できる任
意のアスペクト比に変換するアスペクト比変換回路を備
えたものである。 【００１９】 【作用】本発明によれば、ディジタル信号処理回路の垂
直輪郭強調信号作成に使用する１Ｈメモリおよび周辺回
路の動作を切り換えてアスペクト比変換動作をさせ、１
Ｈメモリを共用することにより機能毎に開発コストを必
要とせずに安価にＬＳＩ化を可能とするアスペクト比変
換回路を３系統構成することができるという作用を有す
る。 【００２０】また、本発明によれば、ディジタル信号処
理回路の垂直輪郭強調信号作成に使用する１Ｈメモリお
よび周辺回路の動作を切り換えて、画素分割、アスペク
ト比変換、画素合成動作をさせ、１Ｈメモリを共用する
ことにより１水平走査期間の有効画素数が１Ｈメモリの
画素数を越える撮像装置においても入力信号をｎ系統の
信号に画素毎に分割してアスペクト比変換後に画素分割
する前の順となるように画素合成することにより１Ｈメ
モリのｎ倍の画素数に対応した、機能毎に開発コストを
必要とせずに安価にＬＳＩ化を可能とするアスペクト比
変換回路を構成することができるという作用を有する。 【００２１】 【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。 【００２２】図１は、本発明の第１の実施例における撮
像装置の構成を示すブロック図である。 【００２３】図１において、１、２、３、４、５、６は
撮像信号を１水平走査期間（１Ｈ）遅延し、書き込みお
よび読み出しが別々に制御可能な１Ｈメモリ、７は１Ｈ
メモリ１〜６の制御信号を発生する１Ｈメモリ制御回
路、８、９、１０、１１は加算器、１２は加算器８〜１
１からの４信号入力のうち任意の１信号を出力するセレ
クタ、１３、１４、１５、１６、１７、１８は２信号入
力のうち任意の１信号を出力するセレクタである。 【００２４】以下、本発明の第１の実施例の垂直輪郭強
調信号作成回路としての動作について説明する。 【００２５】図１において、図示していない前段信号処
理部より入力端ａ、ｂ、ｃに入力されたＲ、Ｇ、Ｂ撮像
信号入力はそれぞれ１Ｈメモリ１、２、３に入力され
る。１Ｈメモリ１、２、３は１Ｈメモリ制御回路７によ
り入力信号を１Ｈ遅延するように制御される。 【００２６】１Ｈメモリ１、２、３から出力される１Ｈ
遅延されたＲ、Ｇ、Ｂ撮像信号はセレクタ１３、１４、
１５に入力される。セレクタ１３、１４、１５にはそれ
ぞれ遅延されていない（０Ｈ遅延）Ｒ、Ｇ、Ｂ撮像信号
と１Ｈ遅延されたＲ、Ｇ、Ｂ撮像信号が入力されている
が、１Ｈ遅延信号のみを出力する。 【００２７】セレクタ１３、１４、１５の出力信号はそ
れぞれ１Ｈメモリ４、５、６に入力される。１Ｈメモリ
４、５、６は１Ｈメモリ１、２、３と同様に１Ｈメモリ
制御回路７により入力信号を１Ｈ遅延するように制御さ
れる。 【００２８】１Ｈメモリ４、５、６より２Ｈ遅延された
Ｒ、Ｇ、Ｂ撮像信号が出力される。また、１Ｈ遅延され
たＲ、Ｇ、Ｂ撮像信号はセレクタ１６、１７、１８に入
力される。セレクタ１６、１７、１８にはそれぞれ１Ｈ
遅延されたＲ、Ｇ、Ｂ撮像信号と２Ｈ遅延されたＲ、
Ｇ、Ｂ撮像信号が入力されているが、１Ｈ遅延信号のみ
を出力する。セレクタ１６、１７、１８の出力信号はそ
のまま出力１、２、３として出力される。加算器８、
９、１０、１１およびセレクタ１２の回路は従来例の垂
直輪郭強調信号作成処理と全く同様であり、故にその動
作も同様であり、動作説明は省略する。 【００２９】このようにして従来の垂直輪郭強調信号作
成回路と同様の動作を得ることができる。 【００３０】次にアスペクト変換回路としての動作を説
明する。入力端ａ、ｂ、ｃより入力されるＲ，Ｇ，Ｂ撮
像信号は１Ｈメモリ１、２、３とセレクタ１３、１４、
１５に入力される。セレクタ１３、１４、１５は入力端
ａ、ｂ、ｃのＲ，Ｇ，Ｂ撮像信号を出力する。セレクタ
１３、１４、１５より出力されたＲ，Ｇ，Ｂ撮像信号は
１Ｈメモリ４、５、６に入力される。 【００３１】１Ｈメモリ１、２、３と１Ｈメモリ４、
５、６は１Ｈメモリ制御回路７により１Ｈ毎に交互に入
力信号を書き込み、１Ｈ遅延した信号を読み出すように
制御される。１Ｈメモリ１、２、３は入力信号の奇数ラ
イン（１、３、５…番目ライン）を書き込み、１Ｈ遅延
して読み出す。同様に１Ｈメモリ４、５、６は偶数ライ
ン（２、４、６…番目ライン）を書き込み、１Ｈ遅延し
て読み出す。セレクタ１６、１７、１８は読み出し動作
を行っている１Ｈメモリの信号を出力するように制御さ
れる。 【００３２】アスペクト比１６：９の信号を出力する場
合は、１Ｈメモリへの書き込み時に１水平走査期間の有
効信号をすべて書き込む。アスペクト比を４：３に変換
する場合は、書き込み時に１水平走査期間のうち４：３
画面の出力に必要な部分のみを書き込み、書き込み周波
数の３／４倍の周波数で読み出すことによりアスペクト
比変換を行う。任意の周波数で読み出すことにより、任
意のアスペクト比変換を行うことができる。 【００３３】加算器８、９、１０、１１およびセレクタ
１２はアスペクト比変換動作とは無関係である。 【００３４】このようにして従来のアスペクト比変換回
路と同様の動作を得ることができる。 【００３５】このように本発明の第１の実施例によれ
ば、ワイド画面対応の撮像装置において、ディジタル信
号処理回路の垂直輪郭強調信号作成回路は１Ｈメモリお
よび周辺回路を利用して、１Ｈメモリの動作を切り換
え、信号経路にセレクタ回路を追加して切り換えられる
ようにすることにより、従来の垂直輪郭強調信号作成回
路に加えてアスペクト比変換回路を３系統実現すること
ができ、専用の開発コストを必要とせず、安価にＬＳＩ
化が可能となる信号処理構成を得ることができる。 【００３６】次に、本発明の第２の実施例の撮像装置に
ついて説明する。図２は、本発明の第２の実施例におけ
る撮像装置の構成を示すブロック図である。 【００３７】図２において、１、２、３、４、５、６は
撮像信号を１Ｈ遅延し、書き込みおよび読み出しが別々
に制御可能な１Ｈメモリ、７は１Ｈメモリ１〜６の制御
信号を発生する１Ｈメモリ制御回路、８、９、１０、１
１は加算器、１２は加算器８〜１１からの４信号入力の
うち任意の１信号を出力するセレクタ、１３、１４、１
５、１６、１７、１８は２信号入力のうち任意の１信号
を出力するセレクタ、１９は入力信号のうち奇数画素
（１、３、５…番目画素）のみを出力する第１の画素間
引き回路、２０は入力信号のうち偶数画素（２、４、６
…番目画素）を出力する第２の画素間引き回路、２１は
奇数画素の信号系列と偶数画素の信号系列を１系統の信
号系列に切り換えるセレクタである。 【００３８】この第２の実施例において、第１の実施例
と違うところは、第１の画素間引き回路１９と第２の画
素間引き回路２０及びセレクタ２１が追加される点にあ
る。その他の回路はまったく同様の回路であり、故にそ
の動作、作用も同様であるから、その動作説明は省略す
る。 【００３９】以下、追加した回路の動作について説明す
る。１水平走査期間の有効画素数がそれぞれ１Ｈメモリ
１、２、３、４、５、６の画素数を超える撮像装置にお
いて、入力端ａおよび入力端ｂに同じ信号を入力する。
入力端ａより入力された信号は画素間引き回路１９に入
力され、奇数画素（１、３、５…番目画素）のみを出力
する。入力端ｂより入力された信号は画素間引き回路２
０に入力され、偶数画素（２、４、６…番目画素）のみ
を出力する。 【００４０】画素間引き回路１９の出力信号は１Ｈメモ
リ１および１Ｈメモリ４に１Ｈ毎に交互に書き込まれ、
セレクタ１６で１系統の信号として出力される。画素間
引き回路２０の出力信号は１Ｈメモリ２および１Ｈメモ
リ５に１Ｈ毎に交互に書き込まれ、セレクタ１７で１系
統の信号として出力される。 【００４１】セレクタ１６とセレクタ１７の出力信号は
セレクタ２１に入力され、奇数画素（１、３、５…番目
画素）と偶数画素（２、４、６…番目画素）の２系統の
信号系列に分割された信号を元の１系統の信号系列
（１、２、３、４、５、６…番目画素）になるように切
り換えられて出力される。セレクタ２１の出力はそのま
ま出力端Ａに出力される。 【００４２】このようにして１水平走査期間の有効画素
数が１Ｈメモリの画素数を超える撮像装置においても、
撮像信号を奇数画素と偶数画素の２系統の信号系列に分
割して処理し、元の１系統の信号系列に合成することに
より１Ｈメモリの２倍の画素数の撮像装置に対応した１
系統のアスペクト比変換回路を得ることができる。 【００４３】また、撮像信号をｎ系統の信号系列に画素
毎に分割して処理し、画素毎に分割されたｎ系統の信号
系列を元の１系統の信号系列となるように切り換えて合
成することにより１Ｈメモリのｎ倍の水平有効画素数を
有する撮像装置に対応できることは言うまでもない。 【００４４】次に１水平走査期間の有効画素数が１Ｈメ
モリ１、２、３、４、５、６の画素数以内である撮像装
置における通常の垂直輪郭強調信号作成回路としての動
作について説明する。 【００４５】図２において、入力端ａより入力されたＲ
撮像信号は画素間引き回路１９に入力される。画素間引
き回路１９は入力信号をそのまま出力するように制御さ
れ、その出力信号は１Ｈメモリ１に入力される。同様に
画素間引き回路２０も入力信号をそのまま出力するよう
に制御されるため、入力端ｂより入力されたＧ撮像信号
は画素間引き回路２０をそのまま通り、１Ｈメモリ２に
入力される。セレクタ２１はセレクタ１６とセレクタ１
７の出力をそれぞれ入力するが、セレクタ１６の出力を
そのまま出力する。 【００４６】このようにして画素間引き回路１９、画素
間引き回路２０を追加しても従来の垂直輪郭強調信号作
成回路と全く同様の動作を得ることができる。また、ア
スペクト比変換動作も画素間引き回路１９、画素間引き
回路２０およびセレクタ２１を垂直輪郭強調作成回路と
同じように制御することにより第１の実施例の３系統の
アスペクト比変換回路と同様の動作を得ることができ
る。 【００４７】このように本発明の第２の実施例によれ
ば、ワイド画面対応の撮像装置において、ディジタル信
号処理回路の垂直輪郭強調信号作成回路の１Ｈメモリお
よび周辺回路を利用して、１Ｈメモリの動作を切り換
え、信号経路にセレクタ回路を追加して切り換えられる
ようにすることにより、垂直輪郭強調信号作成回路と１
水平走査期間の有効画素数が１Ｈメモリの画素数を超え
る撮像装置にも対応できるアスペクト比変換回路をそれ
ぞれ実現することができ、専用の開発コストを必要とせ
ずに、安価にＬＳＩ化が可能となる信号処理構成を得る
ことができる。 【００４８】 【発明の効果】本発明は上記実施例から明らかなよう
に、従来はディジタル信号処理に必要な回路群とは別に
高価なメモリ等の回路を使用してアスペクト比変換回路
を実現していたのに対して、ディジタル信号処理回路群
の垂直輪郭強調信号作成回路にセレクタ回路を追加して
１Ｈメモリを共用した回路構成とすることにより、１つ
のＬＳＩの制御を切り換えて垂直輪郭強調信号作成回路
とアスペクト比変換回路の両方の回路が得られ、安価で
専用の開発費を必要としない撮像装置を提供できる。 【００４９】また、本発明によれば画素間引き回路で奇
数画素と偶数画素に画素分割して、これを画素合成用の
セレクタで画素合成する回路を追加することにより、１
つのＬＳＩの制御を切り換えて垂直輪郭強調信号作成回
路と１Ｈ水平走査期間の有効画素数が１Ｈメモリの画素
数を超える撮像装置にも対応したアスペクト比変換回路
が得られ、安価で専用の開発費を必要としない撮像装置
が提供できる。

【図面の簡単な説明】 【図１】本発明の第１実施例である撮像装置の構成を示
すブロック図 【図２】本発明の第２実施例である撮像装置の構成を示
すブロック図 【図３】従来の撮像装置の構成を示すブロック図 【図４】従来の撮像装置の垂直輪郭強調信号作成回路の
構成を示すブロック図 【図５】（ａ）は従来の撮像装置のアスペクト比変換回
路群の構成を示すブロック図 （ｂ）、（ｃ）はそのタイミングチャート 【符号の説明】 １、２、３、４、５、６ １Ｈメモリ ７ １Ｈメモリ制御回路 ８、９、１０、１１ 加算器 １２ セレクタ １３、１４、１５、１６、１７、１８ セレクタ １９ 第１の画素間引き回路 ２０ 第２の画素間引き回路 ２１ セレクタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−202071（ＪＰ，Ａ) 特開 平５−244519（ＪＰ，Ａ) 特開 平６−90466（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 7/00 - 7/01 H04N 5/262 - 5/278

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 撮像素子より得られた赤色撮像信号を一
   水平走査時間遅延させるために１ライン分の前記赤色撮
   像信号を記憶する第１の記憶手段、前記第１の記憶手段
   の出力信号をさらに１水平走査時間遅延させるために１
   ライン分の前記出力信号を記憶する第２の記憶手段、前
   記撮像素子より得られた緑色撮像信号を１水平走査時間
   遅延させるために１ライン分の前記撮像信号を記憶する
   第３の記憶手段、前記第３の記憶手段の出力信号をさら
   に１水平走査時間遅延させるために１ライン分の前記出
   力信号を記憶する第４の記憶手段、遅延されていない前
   記赤色撮像信号と遅延されていない前記緑色撮像信号と
   を加算する第１の加算器、前記第１の記憶手段の出力信
   号である１水平走査時間遅延された赤色撮像信号と前記
   第３の記憶手段の出力信号である１水平走査時間遅延さ
   れた緑色撮像信号とを加算する第２の加算器ならびに前
   記第２の記憶手段の出力信号である２水平走査時間遅延
   された赤色撮像信号と前記第４の記憶手段の出力信号で
   ある２水平走査時間遅延された緑色撮像信号とを加算す
   る第３の加算器を備え、前記第１、第２および第３の加
   算器の出力信号を発生する垂直輪郭強調回路用信号発生
   回路、および 撮像信号の偶数画素の間引きを行う第１の画素間引き手
   段、前記第１の画素間引き手段の出力信号を記憶する前
   記第１の記憶手段、前記第１の画素間引き手段の出力信
   号と前記第１の記憶手段の出力信号とが入力され前記第
   １の画素間引き手段の出力信号を選択する第１の信号切
   換手段、前記第１の信号切換手段の出力信号を記憶する
   前記第２の記憶手段、前記第１の記憶手段の出力信号と
   前記第２の記憶手段の出力信号とが入力されいずれかを
   選択する第２の信号切換手段、前記撮像信号の奇数画素
   の間引きを行う第２の画素間引き手段、前記第２の画素
   間引き手段の出力信号を記憶する前記第３の記憶手段、
   前記第２の画素間引き手段の出力信号と前記第３の記憶
   手段の出力信号とが入力され前記第２の画素間引き手段
   の出力信号を選択する第３の信号切換手段、前記第３の
   信号切換手段の出力信号を記憶する前記第４の記憶手
   段、前記第３の記憶手段の出力信号と前記第４の記憶手
   段の出力信号とが入力されいずれかを選択する第４の信
   号切換手段ならびに前記第２の信号切換手段の出力信号
   と前記第４の信号切換手段の出力信号と が入力されいず
   れかを選択する第５の信号切換手段とを備え、前記第
   １、第２、第３および第４の記憶手段は予め定められた
   アスペクト比に応じて必要な前記撮像信号の画素データ
   の書き込みおよび読み出しが行われ前記第２、第４およ
   び第５の信号切換手段は、前記読み出しされた撮像信号
   を切り換え１系統の信号系列とすることによりアスペク
   ト比変換を行うアスペクト比変換回路を具備し、 前記垂直輪郭強調回路用信号発生回路と前記アスペクト
   比変換回路との前記第１、第２、第３および第４の記憶
   手段を共用させることにより、いずれかの回路を選択的
   に使用できることを特徴とする垂直輪郭強調回路用信号
   発生回路およびアスペクト比変換回路。