JPH07143455A

JPH07143455A - ビデオ画像デコーダおよびその信号処理方法

Info

Publication number: JPH07143455A
Application number: JP6136272A
Authority: JP
Inventors: Fabio Scalise; スカリゼファビオ; Rinaldo Poluzzi; ポルッツィリナルド
Original assignee: STMicroelectronics SRL; SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1993-05-26
Filing date: 1994-05-26
Publication date: 1995-06-02
Also published as: DE69329332T2; DE69329332D1; EP0626788B1; EP0626788A1; US5459519A

Abstract

(57)【要約】【目的】メモリラインの量を少なくしてハードウェア
・シリコン面積を削減し，さらに，モジュール性を向上
させる。【構成】伝送チャンネル（Ｊ，Ｌ）と，対応する処理
ブロック１３，１４とを，それらチャンネル（Ｊ，Ｌ）
のそれぞれからの信号を個別に処理するために受信する
デマルチプレクサ１２を含む，対応伝送チャンネル
（Ｊ，Ｌ）上で受信されるＴＶ信号を処理するのに適し
た種類の高解像度ＴＶ受像装置上の４０ｍｓモードでの
処理アルゴリズムをインプリメントするためのビデオ画
像デコーダおよびその信号処理方法である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は，高解像度ＴＶ（ＨＤ
ＴＶ）信号を処理するための高解像度テレビジョン多重
化アナログコンポーネント（ＨＤＭＡＣ：ＨｉｇｈＤ
ｅｆｉｎｉｔｉｏｎＴｅｌｅｖｉｓｉｏｎＭｕｌｔ
ｉｐｌｅｘｉｎｇＡｎａｌｏｇＣｏｍｐｏｎｅｎ
ｔ）システムのデコータ内部で，ＴＶ画像のゆがみ修正
アルゴリズムを実現するするためのハードウエア・アー
キテクチャ，すなわち，ビデオ画像デコーダおよびその
信号処理方法に関するものである。

【０００２】

【従来の技術】周知のように，高解像度テレビジョン
（ＨＤＴＶ）は現在エレクトロニクス分野で最も技術的
に有望な可能性を持った応用分野のひとつになってい
る。これは，基本的には，そうしたタイプのテレビジョ
ンと直接，間接に関連した電子機器の市場での将来的な
可能性に起因するものである。この市場での将来的な可
能性は非常に巨大であり，大衆向けエレクトロニクス製
品に関係しているすべての企業の主たる関心の対象とな
っている。こうした状況の下で，より幅広い大衆に対し
て益々質的に優れた製品を提供するためのかなりの努力
が関連企業によって行われている。

【０００３】高解像度テレビジョン（ＨＤＴＶ）の分野
において，ヨーロッパの大手メーカーのチームが，水平
方向と垂直方向の両方で従来のものより二倍の解像度を
もつＴＶ画像をアナログ形式で送信することができるよ
うにする「高解像度多重化アナログ・コンポーネント」
（ＨＤＭＡＣ）と呼ばれる標準を提案している（この標
準は，ここでは以後“アルゴリズム”と称するが，それ
はプロセッサ・プログラムだけがその標準を実現する唯
一の方法であることを意味するものではない）。ＨＤＭ
ＡＣアルゴリズムは，低解像度標準ＴＶ信号用の既存の
ＴＶ受像装置と互換性を持つフォーマットである。

【０００４】このアルゴリズムは，伝送される画像がそ
うした低解像度ＴＶと互換性をもつフォーマットになる
ように，伝送前に一定の画像前処理ステップを実行す
る。同様に，受像装置はそれを最初のフォーマットに戻
すための処理を実行する能力を備えていなければならな
い。

【０００５】本発明をより明確に理解できるようにする
ため，以下に，ＨＤＭＡＣ方式におけるＨＤ（高解像
度）画像について簡単に説明する。ＴＶカメラで撮影さ
れた画像は１２５０本のラインにより形成されており
（そのうち，１１５２本がアクティブ），５０Ｈｚの半
フレーム周波数と，５４ＭＨｚの線サンプリング周波数
で，１本のラインあたり１７２８のサンプル（そのう
ち，１４４０だけがアクティブ）を提供するインターレ
イスされた方式で伝送される。一方，標準解像度画像フ
ォーマットは半分のライン（６２５本）と１ラインあた
り半分のサンプル（８４６サンプル）とにより構成され
ている。加えて，サンプリング周波数は２７ＭＨｚであ
る。したがって，ラインピリオドは６４μs となる。

【０００６】このように，ＨＤ画像のフォーマットを標
準解像度のフォーマットに戻すためには，伝送サンプル
数を最初の画像サンプル数の４分の１に減らさなければ
ならない。言い換えると，ＨＤＭＡＣ方式では，高解像
度画像はコーディング・レベルで４：１の割合にてサブ
サンプリングされるので，通常標準ＴＶフォーマット用
に用いられる伝送チャンネルの帯域内において伝送する
ことができる。こうしたサンプル選択方法（サブサンプ
リング）を適用するためには，現在取り扱われている画
像のタイプを考慮に入れなければならない。

【０００７】したがって，画像は先行画像に関連してど
のような動作をするかということと，サブサンプリング
・グリッド・パターン数が関連している３つの異なった
レベルにより分類される。特に，それらは，「静止」，
「スロー・モーション」画像，あるいは，「ファスト・
モーション」画像と呼ばれている。

【０００８】伝送されるサンプルの数はモードが違って
も一定であるが，ＨＤ画像から取り出されるサンプルの
位置は変わる。したがって，伝送用画像を作成するシス
テムの部分，例えば，エンコーダ内においては，現在の
画像に関するサブサンプリング・モードを決めることが
できる画像動作内容評価部が設けられている。

【０００９】なお，動作評価，したがって，サブサンプ
リング決定は，ＨＤ画像の場合，１６×１６サンプルの
ブロック上で行われる。その結果，それぞれの画像は６
４９０ブロックに分割され（クロック・シーケンスのコ
ーディングにおける選択の自由を制限する一定の隣接制
約の場合を除いて），それぞれ別個にコード化される。

【００１０】上に概述した３つのサブサンプリング・モ
ードは，サブサンプリング・グリッド・パターンを構成
するためにシステムが必要とする時間に応じて，「２０
ミリ秒」，「４０ミリ秒」および「８０ミリ秒」モード
と呼ばれる。図１７は，上記３つのサンプリング・モー
ドに対応する３つのグリッド・パターンを示している。

【００１１】すでに述べたように，表示装置に送られる
前に，その最初の解像度を有する画像を得るために，Ｈ
Ｄ画像上で失われたサンプルを復元できるように，受像
装置上で逆方向の操作が行われている。通常，デコーダ
は，中間フィルタに基づく非線形補間技術を用いて，そ
のフル・フォーマットに画像を再構成する。

【００１２】より具体的には，ミッシング・サンプルは
いわゆる作業ウィンドウを通じて，一定の数の近接サン
プルを補間することによって復元される。ひとつのモー
ドから別のモードへの切り替えにおいては，作業ウィン
ドウの基本的な構造は変化しないが，グリッド・パター
ン上に存在するサンプルの密度によって拡大してしま
う。

【００１３】図１８は，上に述べた３つの異なったモー
ドにおける輝度に関する３つの補間ウィンドウを示して
いる。例えば，クロミナンスなどの色サンプルにも同様
のことがあてはまる。

【００１４】図１９は，４０ｍｓモードの場合における
補間ウィンドウをさらに詳細に示したものである。ＨＤ
ＭＡＣ方式において現在用いられている補間機能は，図
を参照すれば明白である。例えば，座標ｅ８を補間する
ためには，以下の線形式を用いることができる。すなわ
ち，ｅ８＝０．５＊ｍｆ（Ｂ）−０．２５＊ｍｆ（Ａ）−０．２５＊ｍｆ（Ｃ）＋０．１２５＊ｅｔ＋０．３７５＊ｅ７＋０．３７５＊ｅ９＋０．３７５＊ｅ１１である。

【００１５】この重み付け合計の３つのタームは利用で
きないので（例えば，ｅ６，ｅ８，ｅ１０の場合，その
２番目のものは補間されるのと同じ画素である），こう
したタームは実際に手に入るサンプルから得なければな
らない。こうした値を得るためには，図１９のＡ，Ｂ，
Ｃに示されているように，レフトハンド・スリーポイン
ト中間フィルタが用いられる。要するに，その合計の３
つの失われたタームに，スリー中間フィルタにより実行
されるフィルタリング操作の結果が代入される。すなわ
ち，ｅ６の場合にＡ，ｅ８の場合にＢ，そして，ｅ１０
の場合にＣが代入される。

【００１６】Ｎ個のサンプルに関する中間フィルタは，
フィルタリングにかけたＮ個の値から“中間”値のサン
プルを供給してくれる。例えば，１０，２３および１２
４の中間フィルタ操作の結果は２３であり，１，１２０
および１２２に関する中間フィルタリングの結果は１２
０である。

【００１７】このステップの最後に，画像奇数ライン・
サンプルのすべて，すなわち，インターレイスされた信
号の奇数領域が復元される。これは，「４０ミリ秒」モ
ードの場合のサブサンプリング・グリッド・パターンに
おいては，図１７から分かるように，ＨＤ画像の奇数領
域からのサンプルだけが存在しているからである。

【００１８】しかしながら，ＨＤ画像をその最初の解像
度に戻すためには，偶数ラインの復元も必要である。
「８０ミリ秒」モードを考慮した場合，グリッド・パタ
ーンは両方の画像領域からのサンプルを含んでおり，さ
らに，ラインのすべては補間ステップの終了時には復元
されている。一方，２０ミリ秒モードの場合，いまだそ
の段階でも失われている画素は同じラインの２つの隣接
サンプル，すなわち，最初のサンプルと補間されたサン
プルの平均値から得られる。

【００１９】したがって，４０ミリ秒モードは先行する
補間ステップ後にも，まだ不完全な唯一のモードであ
る。こうした理由から，コンピュータ的な観点から見る
と，このコーディング・モードが一番大変である。とい
うのは，画像動作の内容を補間するために，さらに線形
時間補間ステップを必要とするからである。

【００２０】４０ミリ秒モードにおけるアルゴリズムの
第２の部分は最初のステップで復元された，時間的に連
続する２つの奇数領域からの，サンプルの時間平均を供
給してくれる。図２０は，この種の時間的補間を図示し
たものである。

【００２１】ただし，特に注意すべき点は，単一の均一
平均，すなわち，同じ場所ではあるが，２つの奇数領域
（ＪとＬ）のサンプルからの平均は，２つの奇数領域の
時間的相関性の高さが不十分なので，表示装置内に示さ
れる画像の連続性に悪影響を及ぼす可能性があることで
ある。相関性が低いのは画像内に一定の動作速度（ｍｏ
ｔｉｏｎｒａｔｅ）が存在しており，その結果，同族
位置での２つの時間平均エレメントの相関性が制約され
てしまうことになる。時間平均操作のために用いられる
サンプルを選択するときに動作の内容（ｍｏｔｉｏｎ
ｃｏｎｔｅｎｔｓ）を考慮に入れねばならないのは，こ
うした理由からである。

【００２２】こうした観点で，通常，エンコーダ内に組
み入れられる動作評価部によりつくりだされる一部の制
御データが用いられる。このデータは「動作ベクトル」
と呼ばれる。この「ベクトル」という用語は，全体的な
ブロックの動きの方向を示すベクトル情報を示してい
る。図２０に示されているのは，２つの領域ＪとＬとに
関連して対照的な位置関係にある動作ベクトルの２つの
成分である。

【００２３】時間的補間を実行することによって，その
画像の偶数領域を，図２０に示すように，４０ミリ秒で
満足すべき状態で作成して，それによって，その画像を
最初の解像度で表示することが可能になる。

【００２４】中間フィルタに基づく非線形補間と，画像
動作評価（ｉｍａｇｅｍｏｔｉｏｎｅｓｔｉｍａｔ
ｅ）に基づく線形補間とは画像シーケンスに対してラス
タ形式で作用する。したがって，作業ウィンドウは一般
的に画像のいくつかの連続する画像を内包するので補間
ステップが実行される度に，ライン・メモリ（ＬＭｓ）
を用いる必要がある。さらに，２つの補間が独自に，そ
して，時間的に連続して行われるので，益々多くのライ
ン・メモリの必要性が明らかになる。

【００２５】高解像度受像装置用のＴＶ信号デコーダの
従来技術に基づく実施例のひとつが，１９８９年にトム
ソン社（ＴｈｏｍｓｏｎＴＣＥ）によって開発され
た。これについては，本発明との比較において後で検討
する。

【００２６】図２１は，輝度を決めるために，４０ミリ
秒モードにおいて操作されている上記デコーダのアーキ
テクチャ５０の概要図である。第１のブロック５１は中
間フィルタを用いて非線形フィルタリングを行い，それ
によって，その信号の水平方向の解像度が２倍になる。
このブロック５１は，すでに述べたように，４０ミリ秒
モードの特殊なグリッド・パターンに関連した入力サン
プルを受け取る。つながっている各デコーダは部分５１
と６１に分割され，それによって，その動作に対応する
のに必要な，平行な２つの連続する奇数領域チャンネル
を受け入れ，管理することが可能になる。動作周波数は
２７ＭＨｚである。

【００２７】図２２には，非線形補間器５１および６１
のひとつの内部構造が図示されている。各ブロックに信
号が入力されると，２つのライン・メモリ５３，５４が
サブサンプリング・グリッド４５（図２４参照）の３つ
の連続するライン，例えば，図１９に示した３つのサン
プル“Ａ”を受け取る。これら３つのサンプルは連続ブ
ロック（中間フィルタ）５５に用いることができ，この
ブロックは，スリー・ポイント中間フィルタリングを実
行する。

【００２８】サンプリング時間差ＦＦを導入するための
セレクタ５６がフィルタリング・ブロック５１，６１の
中央脚部５８上に設けられている。これは，奇数ライン
（ａ，ｅ）に中心を合わせた作業ウィンドウ６０（図２
３参照）から奇数領域（ＪまたはＬ）の偶数ライン
（ｃ，ｇ）に中心を合わせたウィンドウに移動する際に
必要になる。

【００２９】実際，グリッド・パターン上のひとつの奇
数領域（ａ，ｅ）の奇数ラインは奇数サンプルを含んで
おり，一方，奇数領域（ｅ，ｇ）の偶数ラインは偶数サ
ンプルだけを含んでいる。

【００３０】上記図１９に関連して，３つのサンプル
“Ａ”は３つの対応ライン・メモリ５４から同時に入っ
てくるが，一方，以下に述べるような二重補間処理例に
おいては，中心サンプル（ｅ５）は，他の２つより１ブ
ロック時間だけ先に入ってくるので，図２２に示される
ように，係数ＦＦ５６Ａによって遅延させる必要があ
る。信号ＬＴは奇数領域においてライン・パリティを得
るためにセレクタ５６を制御するため，意図的に与えら
れる。このセレクタ５６は新しいグリッド・ラインの開
始時，すなわち，６４μs 毎にスイッチする。

【００３１】中間フィルタ５５の出力には，サンプル遅
延エレメントＦＦ（２７ＭＨｚのクロック期間，すなわ
ち，３７ｎｓ）と，７つのエレメントにより構成され，
いわゆる，非線形補間作業ウィンドウを提供する，線形
補間機能のインプリメントを可能にする加算器とで構成
されたネットワーク５７が存在する。

【００３２】さらに，セレクタ５６と中間フィルタ５５
との間には，補間されたサンプルと共に出力されるオリ
ジナル・サンプルがサブサンプリング・グリッド・パタ
ーンから抽出されている。

【００３３】このように，各クロック期間に，オリジナ
ル・サンプルと補間サンプルの２つのサンプルがそれぞ
れの新しいサンプル入力のために出力される。このよう
にして，水平方向の解像度が２倍化される。

【００３４】従来技術の範囲内なので，特に図示されて
いない２つのセレクタが２つの出力に接続されており，
奇数領域のライン・パリティに従ってサンプルをアドレ
スすることができるので，偶数サンプルは第１の出力４
９に，また，奇数サンプルは第２の出力５９に現れる
（図２１参照）。接続バス上で２７ＭＨｚの動作周波数
を維持するためにはこうして分離することが必要であ
る。上の信号ＬＴはこれら２つのセレクタを制御するの
に十分である。この時点で，画像奇数領域は，図２４か
らも分かる通り，十分に復元されている。

【００３５】画像の偶数領域のゆがみの修正（ｒｅｓｔ
ｉｔｕｔｉｏｎ）を完全に実行するためには，領域Ｊと
Ｌの時間平均値が必要であり，また，いわゆる動作ベク
トル４７も考慮しなければならない。こうした目的のた
めに，図２１に示すようなＲＡＭ４６により構成される
バッファ記憶部６７が用いられる。この記憶部６７は補
間器５１，６１とＲＡＭ４６との間に少なくとも４つの
接続ルートを持っており，そのうち２つは奇数領域の奇
数ライン・サンプル用，そして，他の２つは偶数サンプ
ル用に用いられる。こうした接続ルートは２つの領域
（ＪおよびＬ）に関連しており，それぞれ，図２５に示
される構成７０を形成する。

【００３６】シフト・レジスタ（ＳＲ８）４０は６４ビ
ットの記憶ワード内における８つのセットにアセンブル
するように機能し，これらワードはセレクタ４４経由
で，２つのＲＡＭ４６に交互に書き込まれる。サンプル
はシフト・レジスタ４０のシリアル入力に１回にひとつ
の割合で導かれ，６４ビットにより構成される１ワード
が８つの入力（ｏｎｃｏｍｉｎｇ）サンプル毎にメモリ
に書き込まれる。各メモリの容量は５４０ワード，つま
り，各サンプルを８ビット構成として，８６４サンプル
の５ラインである。その結果，メモリ書き込み速度は
１．６８７５ＭＨｚ（すなわち，２７／１６ＭＨｚ）と
なる。

【００３７】各メモリの出力には，読み出し操作によっ
て各メモリから得られる６４ビットの２ワードを受け取
るために，シフト・レジスタが二重ペア（ｄｏｕｂｌｅ
ｐａｒｉｓ）で設けられている。各ペア６３あるいは
６４の第２のレジスタ６５により，サンプルを他のシフ
ト・レジスタのシリアル出力にシフトすることが可能に
なる。これにより，現ワードの８つのサンプルを前に読
み出されたワードの８つのサンプルとパイプラインする
ことが可能になる。

【００３８】レジスタ・ペア６３，６４の後ろに，いろ
いろな長さの一連のサンプル遅延エレメント６６が設け
られている。各シリーズは動作ベクトルの水平方向成分
により制御され，それによって，その動作に対応するた
めに必要な水平方向オフセットが選定される。

【００３９】動作ベクトルの垂直成分は，読み出し操作
のために６４ビット・ワードのメモリ・アドレスを設定
する。したがって，各クロック期間において，各メモリ
の出力時に４つの異なったサンプルが利用できる。

【００４０】図２６を図２０と比較すると，この特徴が
よりよく理解できる。偶数ラインＪおよびＬの偶数ライ
ン（ラインｂ，ｄ，ｆ）が存在しないので，動作ベクト
ルの値がミッシング領域からのサンプル，すなわち，動
作ベクトルの水平方向成分のサンプル，この例では２を
必要とするタイミングを判断するために，さらに補間操
作が必要になる。このさらなる補間は，すべて同じカラ
ムにある，メモリから得られる４つのサンプル上におい
て実行される。逆に，サンプルが実際に存在している場
合，例えば，動作ベクトルの垂直成分が奇数である場合
には，垂直補間重み付け合計（ｖｅｒｔｉｃａｌｉｎ
ｔｅｒｐｏｌａｔｉｏｎｗｅｉｇｈｔｅｄｓｕｍ）
の影響を打ち消すためには（実際には，重み付け合計は
１となる），そのサンプルを４つの出力に送るだけで十
分である。図２７は，先行技術に基づいて動作するデコ
ーダ・アーキテクチャの構造を完全に示している。ここ
に示されているブロック７５は，中間領域（Ｋという）
をつくりだすために，２つの領域ＪおよびＬの時間平均
値をインプリメントする。この構造が偶数サンプルにも
繰り返される。

【００４１】ブロック７５に対する４つの入力（Ｊおよ
びＬに関する偶数および奇数入力）は，先ず，選択可能
な係数（Ｊに対しては０．５か１，Ｌに対しては０．５
か０）により処理され，次に，サンプルを出力する加算
器６９に適切な値（ａｐｐｒｏｐｒｉａｔｅ）として送
られる。

【００４２】乗算係数の選択に関して，偶数領域をつく
りだすときは係数０．５で，奇数領域をつくりだすとき
Ｊに対しては係数１，そしてＬに対しては係数０で時間
平均を行うことができるようにする信号ＦＰによって，
領域周期性（５１Ｈｚ）により実行される。後者の場合
は平均なしで行うのと同じである。

【００４３】図２８には，そのシステム内で用いられる
２つのタイミング信号ＬＴとＦＰのパターンと時間の比
較が示されている。

【００４４】上に述べたことは，ＨＤ−ＭＡＣシステム
内におけるコーディングおよびデコーディング・アルゴ
リズムの機能を広い意味で定義するための説明である。

【００４５】

【発明が解決しようとする課題】従来の技術は，以上の
ように構成されているため，ハードウェア・シリコン面
積を縮小できず，装置の大型化を招来し，デコーディン
グ・アルゴリズムの重要部分の最適化を図れない問題点
があった。すなわち，従来の技術にあっては，メモリラ
インの量が多くなり，ハードウェア・シリコン面積の削
減を阻害し，さらに，モジュール性が悪く，アルゴリズ
ムの必要性に従った補間ステップのために簡単に装置を
再構成することができないという問題点があった。

【００４６】この発明は，上記に鑑みてなされたもので
あって，４０ミリ秒モードＴＶが像のゆがみ修正アルゴ
リズムを効率的に取り扱うことができ，同時に先行技術
による方式の限界を克服できる構造的，機能的特徴を有
する高解像度ＹＶ受像装置に組み込むためのデコーダ・
アーキテクチャを提供することを目的とする。

【００４７】

【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るビデオ画像デコーダは，伝送チャ
ンネルＪおよびＬ上にて受信されるＴＶ信号を処理する
ような種類の高解像度ＴＶ装置で４０ミリ秒モードを処
理するためのビデオ画像デコーダにおいて，伝送チャン
ネルＪおよびＬ上にて前記ＴＶ信号を入力として受信す
るビデオ信号デマルチプレクサと，それぞれのチャンネ
ルからの信号を個別に処理し，それぞれビデオ画像フォ
ーマット・コンバータと前記ビデオ画像フォーマット・
コンバータの出力に接続されたローカル・メモリとを含
んだ２つの処理ブロックと，前記処理ブロックの出力を
供給するために，ビデオ画像の連続するラインに関連し
た信号サンプルを，補間によって復元するための，前記
メモリの後にカスケード接続で設けられた少なくともひ
とつの中間フィルタおよびひとつのシストリック（ｓｙ
ｓｔｏｌｉｃ）・フィルタと，前記チャンネルＪおよび
Ｌの復元されたサンプル間における時間的平均を得るた
めに，前記各処理ブロックからの出力を加算する加算ノ
ードとから構成されるものである。

【００４８】また，請求項２に係るビデオ画像デコーダ
は，前記ローカル・メモリが，予め決められたビデオ・
ラインのすべてのサンプルを任意のバンクに記憶するた
めに，個別にアドレスできるメモリ・バンクにより構成
されているものである。

【００４９】また，請求項３に係るビデオ画像デコーダ
は，前記各メモリ・バンクのワード長が６４ビットであ
る。

【００５０】また，請求項４に係るビデオ画像デコーダ
は，前記ビデオ画像フォーマット・コンバータが，次々
に，対応処理ブロックからの信号サンプルを前記ローカ
ル・メモリの対応する複数のバンクに供給するための複
数の出力を有するデマルチプレクサにより構成されてい
るものである。

【００５１】また，請求項５に係るビデオ画像デコーダ
は，前記各種バンクの選択が同期化信号のシフトによっ
てインクリメントされるカウンタを介して駆動されるも
のである。

【００５２】また，請求項６に係るビデオ画像デコーダ
は，前記各メモリ・バンクが２つのデュアルポートＲＡ
Ｍ記憶装置により形成され，書き込みおよび読み出し処
理が交互に行われ，一方のＲＡＭ記憶装置は任意のビデ
オ・ラインの奇数位置のサンプルを含んでおり，他方の
ＲＡＭ記憶装置は偶数位置のサンプルを含んでいるもの
である。

【００５３】また，請求項７に係るビデオ画像デコーダ
は，前記中間フィルタがセレクタおよびコンパレータに
より構成され，すべてが前記中間フィルタの入力から
フィルタの出力への中間サンプルを選択するためのセレ
クタに対して少なくとも１対の制御信号をつくりだすよ
うに動作する組み合わせネットワークの出力に接続され
ているものである。

【００５４】また，請求項８に係るビデオ画像デコーダ
は，前記シストリック・フィルタは，チェーン接続さ
れ，それぞれ適切な遅延信号サンプルを受信し，それら
の信号を作業ウィンドウにフェージングすると共にチェ
ーン接続の前のエレメントからの加算けた上げを行うた
めのエレメントの配列を含んでおり，前記シストリック
・フィルタがさらに，予め決められた補間ウィンドウの
各種サンプルをチェーン内の先行エレメントからのけた
上げを行うフェーズで加算できるようにするために，時
間差が徐々に増大していくフェージング・ネットワーク
を含んでいるものである。

【００５５】また，請求項９に係るビデオ画像デコーダ
は，前記シストリック・フィルタは，補間係数乗算器
（ｉｎｔｅｒｐｏｌａｔｉｏｎｃｏｅｆｆｉｃｉｅｎ
ｔｍｕｌｔｉｐｌｉｅｒ）を有する包括的処理エレメ
ントと，前記乗算器の後に接続された加算器，そして，
チェーン内の先行エレメントからのけた上げを伝送する
ための前記加算器に接続された記憶セルとを含んでいる
ものである。

【００５６】また，請求項１０に係るビデオ画像デコー
ダは，動作周波数が５４ＭＨｚ以上に設定されるもので
ある。

【００５７】また，請求項１１に係るビデオ画像デコー
ダは，４０ミリ秒モードのＨＤＭＡＣフォーマットＴＶ
信号を処理するためのビデオ画像デコーダにおいて，前
記ＴＶ信号をＪ領域およびＬ領域にデマルチプレクシン
グするためのデマルチプレクサと，第１および第２の処
理ブロックであって，第１の処理ブロックがＪ領域を受
信し，第２の処理ブロックがＬ領域を受信し，さらに，
各処理ブロックが対応する領域を受信し，そこからフォ
ーマット化された出力を供給するフォーマット・コンバ
ータ，該フォーマット化された出力を受信し，記憶する
ための記録手段，補間の作業ウィンドウにしたがって前
記記憶手段から選択される受信された第２の複数入力に
基づいて，第１の複数中間値を同時並行的に供給する中
間フィルタ手段，そして，対応領域の復元された出力を
つくりだし，第１の複数の中間値を受信すると同時に，
前記作業ウィンドウにしたがって前記記憶手段から選択
される第３の複数入力を受信するためのシストリック・
フィルタリング手段であって，少なくとも対応する領域
の２つのラインの失われた水平方向サンプルを同時並行
的に補間するための手段とＴＶ信号の動作ベクトルにし
たがって対応する領域の失われている垂直方向サンプル
を補間するための手段を含んでいる前記シストリック・
フィルタリング手段を含む前記第１および第２の処理ブ
ロックと，復元された出力の時間平均をつくりだす出力
手段であって，該復元された出力と時間平均値を出力す
る前記出力手段とから構成されるものである。

【００５８】また，請求項１２に係る信号処理方法は，
４０ミリ秒のＨＤＭＡＣフォーマットＴＶ信号を処理す
る信号処理方法において，第１の領域と第２の領域にＴ
Ｖ信号をデマルチプレクシングするステップと，補間さ
れた領域をつくりだすために前記第１および第２の領域
を並行して処理するステップと，各領域をメモリに格納
するステップと，対応する領域の少なくとも２つのライ
ンの失われた水平方向サンプルに関する値を同時並行的
につくりだすために，補間の作業ウィンドウにしたがっ
て水平方向の補間を行うと同時に，ＴＶ信号の動作ベク
トルにしたがって垂直方向サンプルをつくりだすため
に，水平方向で補間された領域を垂直方向に補間するス
テップと，対応する補間領域の時間平均値をつくりだす
ために補間された領域を加算するステップとから構成さ
れるものである。

【００５９】また，請求項１３に係るビデオ画像デコー
ダは，前記記憶手段が，第４の複数のバンクを含んでお
り，各バンクが対応する領域の対応する水平方向ライン
のすべての受信されたサンプルを格納するものである。

【００６０】また，請求項１４に係るビデオ画像デコー
ダは，前記第４のバンクの数が６個であり，前記作業ウ
ィンドウが５つの水平方向のラインの距離に広がるもの
である。

【００６１】また，請求項１５に係るビデオ画像デコー
ダは，各バンクが対応するラインの奇数領域のサンプル
が第１のＲＡＭ記憶装置に格納され，偶数領域のサンプ
ルが第２のＲＡＭ記憶装置に保存されるようにインター
リーブされているものである。

【００６２】また，請求項１６に係るビデオ画像デコー
ダは，失われた水平方向サンプルを同時並行的に補間す
るための前記シストリック・フィルタリング手段が，第
１の固定係数配列と第２の固定係数配列により構成さ
れ，各固定係数配列が対応する領域の対応するラインの
失われたサンプルを補間するものである。

【００６３】また，請求項１７に係るビデオ画像デコー
ダは，前記失われた垂直方向サンプルを補間するための
手段が，第１および第２の固定係数配列に接続された可
変係数配列を含むものである。

【００６４】また，請求項１８に係るビデオ画像デコー
ダは，可変係数配列が指定可能な数の補間用係数を含ん
でおり，前記係数の選択が第１および第２の固定係数配
列に対応するものである。

【００６５】また，請求項１９に係るビデオ画像デコー
ダは，第１および第２のＲＡＭ記憶装置が１ワードを８
ビットとして９０ワードの容量を有するものである。

【００６６】また，請求項２０に係るビデオ画像デコー
ダは，各処理ブロックが５４ＭＨｚの動作周波数を有し
ているものである。

【００６７】また，請求項２１に係るビデオ画像デコー
ダは，４０ミリ秒モードのＨＤＤＭＡＣフォーマットＴ
Ｖ信号を処理するためのビデオ画像デコーダにおいて，
前記ＴＶ信号をＪ領域とＬ領域にデマルチプレクシング
するためのデマルチプレクサと，第１および第２の処理
ブロックであって，第１の処理ブロックがＪ領域を受信
し，第２の処理ブロックがＬ領域を受信し，各処理ブロ
ックが対応する領域を受信し，そこからフォーマット化
された出力を供給する画像フォーマット・コンバータ，
該フォーマット化された出力を受信し，記憶するための
メモリ，補間の作業ウィンドウにしたがって前記メモリ
から選択される受信された第２の複数入力に基づいて，
第１の複数中間値を同時並行的に供給する中間フィル
タ，そして，対応領域の復元された出力をつくりだし，
第１の複数の中間値を受信すると同時に，作業ウィンド
ウにしたがって前記メモリから選択される第三の複数入
力を受信するためのシストリック・フィルタであって，
少なくとも対応する領域の２つのラインの失われた水平
方向サンプルを同時並行的に補間するための手段とＴＶ
信号の動作ベクトルにしたがって対応する領域の失われ
ている垂直方向サンプルを補間するための手段を含んで
いる前記シストリック・フィルタを含む前記第１および
第２の処理ブロックと，復元された出力の時間平均値を
つくりだし，復元された出力とその時間平均値を出力す
る出力ノードとから構成されるものである。

【００６８】

【作用】この発明に係るビデオ画像デコーダおよびその
信号処理方法（請求項１〜２１）は，ＨＤＭＡＣ受像装
置の最も重要な部分をインプリメントするための新しい
アーキテクチャに関するものであり，特に，「４０ミリ
秒モード」の輝度成分に関する処理チャンネルに関連す
るものである。好ましい実施例は，ハードウエア・シリ
コン面積をかなり縮小し，同時に，デコーディング・ア
ルゴリズムの重要部分の最適化を可能にすることができ
る。

【００６９】また，本発明の好ましい実施例のデコーダ
・アーキテクチャは，伝送されたＴＶ信号を受信するビ
デオ信号デマルチプレクサを含んでいる。このＴＶ信号
は２つの領域に分離され，各領域は対応する処理ブロッ
クに伝送される。各処理ブロックはビデオ画像フォーマ
ット・コンバータ，このコンバータに接続されたローカ
ル・メモリ，および，メモリの後に直列に接続された中
間フィルタおよびシストリック・フィルタを含んでい
る。加算ノードは，ＴＶ信号の領域のそれぞれの時間平
均値を得るために，各処理ブロックの出力を付加する。
中間フィルタとシストリック・フィルタは共動して補間
および動作補正を実行する。

【００７０】本発明の特徴と利点は，発明の範囲を限定
するためではなく，実例として示される実施例と，関連
図面を参照することにより，明らかになる。

【００７１】

【実施例】以下，この発明に係るビデオ画像デコーダお
よびその信号処理方法の実施例を図面に基づいて説明す
る。図１において，１０は本発明の好ましい実施例に係
る高解像度ＴＶ受像装置において４０ミリ秒モードにお
ける処理アルゴリズムをインプリメントするための画像
デコーダのアーキテクチャを示している。この画像デコ
ーダ１０において，最大動作周波数は，先行技術におけ
る２７ＭＨｚではなく，５４ＭＨｚである。

【００７２】こうした構成における主要な結果は，従来
におけるアーキテクチャ（トムソンＴＣＥ）２７ＭＨｚ
チャンネルを５４ＭＨｚ周波数で単一バス上でアドレス
できるようになったことである。

【００７３】画像デコーダ１０における最初のブロック
はデマルチプレクサ１２で，これは最初のチャンネルＪ
およびＬを分離して，それらを２つの同じサブブロック
１３および１４に送る。各チャンネルにより実行される
処理は，したがって，同じである。

【００７４】この２つの分離チャンネルは，２つの処理
ブロック１３および１４を提供し，これらのブロックは
非線形補間および動作補正により復元される２つの対応
サンプル・シーケンスＪｉおよびＬｉを出力する。こう
した出力シーケンスは加算器１１において付加され，そ
れによって，ＪとＬの時間平均値を得て，４０ミリ秒モ
ードにおける最後のサンプルＯｉを出力する。

【００７５】図２〜図４は，２つの入力チャンネルのそ
れぞれを取り扱うための各処理ブロック１３または１４
の内部構造を示している。各ブロックの入力にはフォー
マット・コンバータ１５が設けられており，このフォー
マット・コンバータ１５は少なくとも６つの出力を有
し，対応処理ブロック１３あるいは１４の入力からのサ
ンプルと共にローカル・メモリ１７の６つのバンク１５
（図４参照）を次々に供給するすることができるレジス
タＳＲ８セレクタ（デマルチプレクサ）１６（図３参
照）により構成されている。各バンク１８シフトは，ひ
とつのビデオ・ラインのすべてのサンプルを任意のバン
ク１８内に記憶するために，ビデオ・ライン・シフトと
同時に行われる。各記憶バンク１８のワード長は６４ビ
ット（それぞれ８ビットのサンプルが連続して８つ）で
あり，各バンク１８の容量は１８０ワード，つまり，７
２０の８ビット・サンプルの２つのアクティブ・ビデオ
・ライン（すなわち，１バンクあたり１１，５２０ビッ
ト）である。指定されたワード長に基づき，そして，供
給バスが８ビットにより構成されているので，それぞれ
８ビットづつの８つのセルＳＲ８により構成されてお
り，ローカル・メモリ１７の入力で直列／並列変換がで
きるシフト・レジスタ２０（図３参照）を用いる必要が
ある。フォーマット・コンバータ１５のハードウエア構
成を図３に示す。

【００７６】ローカル・メモリ１７（チャンネルＪとＬ
の組み合わせ）の全体的な容量は１２バンクで，これは
６４ビット・ワード２１４０個分（すなわち，１３８，
２４０ビット）に等しい。メモリ書き込み速度は，選ば
れたワード・ストラクチャおよびバンクへの分割から
３．３７５ＭＨｚであり，これは任意のバンク１８のア
クティブ期間中の２９０ナノ秒という書き込みアクセス
のために使える時間に対応する。各種バンク１８からの
バンクの選択は，信号ＬＴ（図示されていないが，上記
において説明）のシフトによりインクリメントされるモ
ジュール−６カウンタ１９（図３参照) によって駆動さ
れる。

【００７７】図４は，ローカル・メモリ１７の各種バン
ク１８を示している。各メモリ・バンク１８は，実際に
は同じメモリ・アドレスにではないが，読み出しと書き
込みを同時に行わせるようにする２つの二重ポートＲＡ
Ｍ記憶装置により構成されている。各バンクの両方の記
憶装置は９０ワードの容量を持っており，交互に書き込
みを行うために用いられる（インターリービング）の
で，このＲＡＭ記憶装置のアクセスにあたっては，ほぼ
２倍の時間（５１０ナノ秒程度）が使えることになる。
都合のよいことに，１つのＲＡＭ記憶装置が任意のビデ
オ・ライン上の奇数位置サンプルを含んでおり，他方の
ＲＡＭ記憶装置が偶数位置のサンプルを含むことにな
る。メモリ・バンク書き込み操作は低速書き込み（３．
３７５ＭＨｚ）を特徴としているが，データ読み出し操
作は，各クロック期間（５４ＭＨｚ）に利用できるデー
タを確実に更新できるようにするのに適したクロック周
波数で実行されなければならない。

【００７８】このように，２つの異なった記憶装置から
２つの隣接ワードを（例えば，平行に）アクセスできる
可能性を利用して，最大１６個のサンプルを，１つの読
み出しサイクルで各バンク１８の出力で利用することが
可能になる。これにより，これら１６のサンプルが２８
８ナノ秒毎に，すなわち，動作ベクトルの値に変化が起
きる度に，リフレッシュで更新されることが可能にな
る。

【００７９】バンク・アドレスとそのバンクのワード・
アドレスとはその動作ベクトルの垂直成分２９（図６参
照) から判断される。バンク１８の一部は，書き込み操
作中に優先的に取り扱われていたものが失われるという
特徴（ポーリング）を可能にする。

【００８０】それぞれ６バンクづつの２つのビデオ・ラ
インにより構成されるチャンネル・ストラクチャを用い
た場合，８サンプル・ブロックのいずれでも一回に６つ
の異なった隣接ビデオ・ラインのいずれからでもアドレ
スできることになり，そして，これら６つの隣接ライン
は１２の連続するライン（図５参照）により構成される
ウィンドウ３０から選択できることになる。こうした機
能はサンプルＪｉ，Ｌｉを，このローカル・メモリ１７
の後にくる中間フィルタ２５（図２参照）の構成の必要
性に応じて，ローカル・メモリ１７から出力できるよう
にする。

【００８１】図４において，ローカル・メモリ１７の出
力側に，６つの選択されたブロック１８のうちの５つを
中間フィルタ２５の作業ウィンドウによって必要とされ
る順番で送るセレクタ２２が設けられている。対象とな
るモードの作業ウィンドウ３０を図５に示す。

【００８２】図５よりわかるのは，この作業ウィンドウ
３０がトムソン社により開示された従来におけるアーキ
テクチャにおいて用いられているウィンドウ６０（図２
３参照) よりかなり広いことである。ウィンドウ３０の
複雑さが増大していることは，それを取り扱うハードウ
ェアの負担の増大を意味しているが，しかし，後で述べ
るように，ローカル・メモリ１７後の処理選択のために
必要なメモリをかなり減少できることを意味している。

【００８３】図５からも分かるように，ウィンドウ３０
はサブサンプリング・グリッド・パターンの６つ以上の
隣接ラインを含んでいる。指定された部分によってバン
ク内にアドレスできる６番目のラインが必要なのは，次
の作業ウィンドウ３１（図６参照），すなわち，１クロ
ック期間（１８ｎｓ）後に現れるウィンドウがもはや１
番目のラインは含んでおらず，６番目のラインを含んで
いるからである。こうした変更（ａｌｔｅｒａｔｉｏ
ｎ）は，各クロック期間後に現れる。

【００８４】図６に示されているのは，２つの連続する
クロック・タイミングに関係する２つの別個の作業ウィ
ンドウ３１，３２である。補間されるべきサンプルの位
置は，常に同じ論理ライン，すなわち，オリジナル画像
の復元されるべきライン上にある。

【００８５】図７に，ローカル・メモリ１７（図２に示
した）の後に配置された中間フィルタ部２５が示されて
いる。２つの接続された固定係数シストリック・フィル
タリング部（固定係数シストリック配列）２７Ａのため
にサンプルＺｉを作成するために６つの個別平行平均化
操作を行う目的で，フィルタ動作が作業ウィンドウ３０
に対して実行される。なお，２７は係数シストリック部
である。

【００８６】シストリック・フィルタリングは，中間フ
ィルタリング動作の後で，７つのサンプルに対して行わ
れる。特に，固定係数シストリック配列２７Ａは図５で
“Ｍ”という符号がつけられているサンプルをつくりだ
すための補間を行い，一方，第２の配列（ａｒｒａｙ）
は“Ｎ”という符号のつけられたサンプルをつくりだす
ための補間を行う。ウィンドウ３０の“Ｍ”および
“Ｎ”と同じコラムの５つのサンプルに対して，前に動
作補正との関連で説明したのと同様の方法で，後で垂直
補間を行うために役立つサンプルをつくりだすために，
両方の補間が必要である。

【００８７】図９に垂直補間ステップの概要を示す。な
お，利用できる６つのビデオ・ラインの内，５つのビデ
オ・ラインにより構成されるウィンドウ全体が変更され
ることから，垂直補間は４つではなく５つの係数を必要
とし，これはそのうちのひとつが無（ｎｕｌｌ）である
ことを意味している。さらに，補間係数は，後で可変係
数シストリック・フィルタリング部との関連で後で説明
するように，作業ウィンドウ３０の変更特性にしたがっ
て補間係数をシフトする必要がある。

【００８８】図８に，メジアン・フィルタリング部２５
をインプリメントするストラクチャが示されている。３
つの比較器２４は中間フィルタ２５の３つの入力ＩＮｉ
間で可能なすべての比較（３つの可能な比較）を実行
し，その出力Ｓｉで，上側の入力が下側の入力より高い
か，あるいはそれと等しい場合は０，そしてそれより低
い場合は１の論理値を持つビットを出力する。これら３
つの出力ビットが，それぞれ８ビットの，３つの入力端
を持つセレクタ３６への２つの制御信号Ｃ０，Ｃ１をつ
くりだすコンビネーション・ネットワークを構成する。
これにより，３つの入力Ｓｉの中間サンプルがその出力
にアドレスされる。セレクタ３６に対する制御信号Ｃ
０，Ｃ１などをつくるコンビネーション・ネットワーク
３５の構成を図１１に示す。

【００８９】図１２に，そのうちの４つがいつでも使
え，３つが中間フィルタリング操作から得られる７つの
サンプルに対する補間を行う固定係数シストリック配列
の構造を示している。配列２０Ａの各処理エレメントＰ
Ｅｉは適切にゆがみ修正されたサンプルＩ（ｉ）を受け
取るので，同じ作業ウィンドウ３０に関連したものにフ
ェーズ・バックされ，他のエレメントによって処理され
ると同時に，そのチェーン内の先行エレメントからけた
上げ加算される。５４ＭＨｚクロック信号など，適切な
タイミング信号は各エレメントＰＥｉの動作を他のそれ
と同期化させ，それによって補間ステップをうまく実行
させる。

【００９０】サンプル遅延ＦＦを増大させる適切なリフ
ェージング・ネットワーク３４は任意の補間ウィンドウ
３０の各種のサンプルＩ（ｉ）をそのチェーン内の先行
エレメントからのけた上げにフェーズ・アッド（ｐｈａ
ｓｅａｄｄｅｄ）できるようにする。これらすべては
図１３に示されている。

【００９１】そのエレメントに入力されるサンプルＩ
（ｉ）は８ビットでコード化され，その係数ａ（ｉ）と
の乗算の結果は１０ビットを必要とし，さらに，部分積
合計（ｐａｒｔｉａｌｐｒｏｄｕｃｔｓｕｍ）のダ
イナミック・レンジ全体を十分にカバーするためには，
ひとつのセルから別のセルへのけた上げは１１ビットを
必要とする。固定係数シストリック配列２７Ａ内におけ
る一般処理エレメントのストラクチャを図１４に示す。
一般的入力サンプルはアサインされた補間係数ａ（ｉ）
を掛けてから，先行セルからのけた上げＳ（ｉ−１）に
付加される。

【００９２】フリップ・フロップ３３は，セル３８を先
行セルに同期できるようにし，それによって，クロック
期間と正確に等しく，そしてすべてのセル３８に対して
同じである１セルあたりの時間差を付加する。その結
果，Ｓ（ｉ）は最終的には次のセルに入力される。こう
したやり方で，その配列のいずれかの入力と出力との間
に起きる時間差は同じとなり，それによって，その装置
の時間制御が適切に実行される。

【００９３】係数のインプリメンテーションはまったく
単純で，乗数は必要としない。実際，好ましい実施例に
おいては，こうした係数はすべて２の倍数か約数であ
り，あるいはいずれの場合においても，２の倍数および
約数の合計に修正できる。このように，その上にサンプ
ルが存在している入力バスのリード線を単純に接続すれ
ば，最も効率的かつ簡単な方法で乗算を行うことが可能
になる。このように，補間に必要なすべての係数を提供
することが可能である。

【００９４】図１５には，補間係数およびそれぞれのハ
ードウエアのために必要なすべての値が示されている。
注意すべき点は，補間において用いられるすべての係数
は０．１２５（すなわち，１／８）の倍数に修正できる
ことである。こうした方法で，（分数の）係数はそれら
に８を掛けて整数だけを得ることができ，補間の最終結
果を８で割ることにより，補間式の最終的な演算におい
て重大なエラーを発生させるような（除算による）切り
捨てを行わなくてもすむ。この８で割る操作はチェーン
内における最後のエレメントから出力バスの３つの最小
有意ビットを切り捨てることによって行われる。

【００９５】第１の固定係数シストリック配列からの出
力は，図５のサンプル“Ｍ”を含んでいるラインのサン
プルであり，第２の固定係数シストリック配列からの出
力は，“Ｎ”を含むラインのサンプルで，この場合も周
波数は５４ＭＨｚである。

【００９６】これら２つのサンプルは垂直補間を実行す
る可変係数シストリック配列３９に対して入力される
（図２のシストリック・フィルタリングは配列２７Ａと
配列３９とにより構成されている）。この可変係数シス
トリック配列３９は基本的にはフィルタ２７Ａのそれと
まったく同様のストラクチャを有しているが，７つでは
なく５つの係数で作動する可変係数シストリック・フィ
ルタであり，その違いは，係数選択のためのセレクタ２
３を含めて，各種係数のインプリメンティング・ストラ
クチャがより複雑な点である。必要とされる各種係数の
値をそのインプリメンティング・ストラクチャと共に図
１６に示す。このシストリック・フィルタリング・ブロ
ック３９の出力で，８ビット・バスの小さな方から３つ
を切り捨てることにより，補間結果を８で割る演算が行
われる。そして，サブサンプリング・グリッド・パター
ンから得られる最初のものと，シストリック補間によっ
て得られるもうひとつのものとの２つのサンプルがつく
りだされる。サンプリング速度はそれぞれの出力に対し
て２７ＭＨｚである。

【００９７】最後に，マルチプレクサ３７（図７）が２
つの出力を５４ＭＨｚの周波数で作動するひとつのチャ
ンネルにまとめ，このチャンネルが，加算器１１（図
１）に送られるべき，チャンネルＪ（またはＬ）に関連
するサンプルＹｉのシーケンスを示し，さらにこの加算
器１１が伝送された２つの奇数領域（それぞれＪおよび
Ｌ）の時間平均値をつくりだす。これらすべてのことが
らは両方のチャンネルＪとＬにあてはまる。

【００９８】

【発明の効果】以上，説明した通り，この発明に係るビ
デオ画像デコーダ（請求項１〜２１）は，従来の方式に
くらべていくつかの利点を提供する。第１に，そのブロ
ック全体でのインプリメンテーションに必要なメモリの
量が大幅に少なくなる。特に，トムソン社が開示してい
るアーキテクチャは非線形補間器（したがって，このス
トラクチャはチャンネルＡとＣとの間で分離されるの
で，４ライン）をインプリメントするための２つの７２
０サンプル・メモリと，動作対応バッファ用の１０個の
７２０サンプル（したがって，偶数サンプルおよび奇数
サンプルのための，各チャンネルＪおよびＬのための２
つのサブチャンネルが存在しているので，さらに４０ラ
イン）により構成されている。したがって，トムソン社
のアーキテクチャでは全部で４４のメモリ・ラインが必
要である。

【００９９】それとは対照的に，本願で開示されている
アーキテクチャは６つのバンクを用い，チャンネルＪと
Ｌのそれぞれに対して２つの７２０チャンネル，全部で
２４メモリ・ラインである。

【０１００】したがって，本願のアーキテクチャでは，
互換性を保持するためにその入力および出力端では維持
されているものの，システム内部ではラスタ・フォーマ
ットは用いられない。加えて，中間フィルタに基づく非
線形補間は動作に対応するための線形補間と組み合わさ
れているので，必要とされるメモリ・ラインが減少され
る。

【０１０１】このメモリ・ラインの減少は以下のことに
直接つながる。トムソン社の開示においては，非線形補
間器にすでに復元されているライン（したがって，１４
４０サンプル）は，動作に対応するために記憶されねば
ならない。本発明のアーキテクチャにおいては，動作は
ひとつの作業ウィンドウを用い，ビデオ・ラインを半分
の水平方向解像度（７２０ビデオ・サンプル）でローカ
ル・メモリに記憶するだけで，非線形補間と共に対応さ
れる。

【０１０２】ライン・メモリおよび動作対応バッファ記
憶装置がシリコンの物理的な面積の大部分を占めている
ことを考えれば，メモリ・ラインの節減は，チップの製
造に必要なシリコン面積の大幅な節減につながる。メモ
リの数の減少はシステム全体でのシリコン面積の必要性
の大幅な削減を意味し，その結果，４０ミリ秒モードの
処理プロセス全体をひとつのチップに組み込む可能性も
でてくる。

【０１０３】第２に，このストラクチャは５４ＭＨｚの
サンプル速度を維持して，そのことによって，従来の技
術で採用されているようなどんな二重化処理ストラクチ
ャも，偶数サンプルと奇数サンプルを取り扱うための接
続バス，例えば，チャンネルＪおよびＬのための二重化
動作対応メモリも必要がなくなる。

【０１０４】本発明のもうひとつの利点は，シストリッ
ク構造に基づく補間ウィンドウ・インプリメンテーショ
ンであって，これは高度のモジュール性と，インプリメ
ントされるアルゴリズムの必要性に従った補間ステップ
のために簡単に再構成できる特徴とによってもたらされ
る。

【０１０５】シストリック・ストラクチャを用いている
ので，モジュール性が高く，将来修正が必要になった場
合，シストリック配列内の処理エレメントの数やタイプ
を変更するだけで，補間ウィンドウの形状や補間係数に
合わせて簡単に設計し直すことが可能である。

【０１０６】上に述べたような本発明のいくつかの具体
的な実施例を用いれば，当業者には，各種の変更，修正
および改善が可能である。こうした変更，修正，および
改善は，ここでは特に述べられていないが本開示の範囲
内であり，本発明の精神と範囲内のものである。したが
って，上記の説明は，単に実例を示すことを意図しただ
けであり，制限を意図するものではない。本発明は，本
明細書に添付される特許請求の範囲およびそれと同等の
ものによってのみ制限される。

【図面の簡単な説明】

【図１】本発明に係るデコーダ・アーキテクチャの概略
構成を示すブロック図である。

【図２】図１２に示したアーキテクチャのより詳細な構
成を示すブロック図である。

【図３】図１２に示したアーキテクチャのより詳細な構
成を示すブロック図である。

【図４】図１２に示したアーキテクチャのより詳細な構
成を示すブロック図である。

【図５】本発明に係るアーキテクチャにより処理される
ゆがみ修正アルゴリズム，いわゆる補間ウィンドウの説
明図である。

【図６】本発明に係るアーキテクチャにより処理される
ゆがみ修正アルゴリズム，いわゆる補間ウィンドウの説
明図である。

【図７】図１２に示したアーキテクチャのより詳細な構
成を示すブロック図である。

【図８】図１２に示したアーキテクチャのより詳細な構
成を示すブロック図である。

【図９】本発明に係るアーキテクチャにより処理される
ゆがみ修正アルゴリズム，いわゆる補間ウィンドウの説
明図である。

【図１０】本発明に係るアーキテクチャにより処理され
るゆがみ修正アルゴリズム，いわゆる補間ウィンドウの
説明図である。

【図１１】図１２に示したアーキテクチャのより詳細な
構成を示すブロック図である。

【図１２】図１２に示したアーキテクチャのより詳細な
構成を示すブロック図である。

【図１３】図１２に示したアーキテクチャのより詳細な
構成を示すブロック図である。

【図１４】図１２に示したアーキテクチャのより詳細な
構成を示すブロック図である。

【図１５】図１２に示したアーキテクチャのより詳細な
構成を示すブロック図である。

【図１６】図１２に示したアーキテクチャのより詳細な
構成を示すブロック図である。

【図１７】従来におけるＴＶ画像のゆがみ修正アルゴリ
ズムの処理ステップを示す説明図である。

【図１８】従来におけるＴＶ画像のゆがみ修正アルゴリ
ズムの処理ステップを示す説明図である。

【図１９】従来におけるＴＶ画像のゆがみ修正アルゴリ
ズムの処理ステップを示す説明図である。

【図２０】従来におけるＴＶ画像のゆがみ修正アルゴリ
ズムの処理ステップを示す説明図である。

【図２１】従来におけるＴＶ信号デコーダ・アーキテク
チャの概要を示すブロック図である。

【図２２】従来におけるＴＶ信号デコーダ・アーキテク
チャの概要を示すブロック図である。

【図２３】従来におけるアルゴリズム処理ステップの他
の例を示す説明図である。

【図２４】従来におけるアルゴリズム処理ステップの他
の例を示す説明図である。

【図２５】図２１に示したアーキテクチャの概要を示す
ブロック図である。

【図２６】従来におけるアルゴリズム処理ステップの他
の例を示す説明図である。

【図２７】図２１に示したアーキテクチャの概要を示す
ブロック図である。

【図２８】図２１に示したアーキテクチャに存在する制
御信号のパターンと時間の関係を示すタイミングチャー
トである。

【符号の説明】

１０画像デコーダ１１加算器１２デマルチプレクサ１３処理ブロッ
ク１４処理ブロック１５フォーマッ
ト・コンバータ１６セレクタ１７ローカル・
メモリ１８バンク１９カウンタ２０シフトレジスタ２２セレクタ２４比較器２５中間フィル
タ２７係数シストリック部２７Ａ固定係数
シストリック配列３４リフェージング・ネットワーク３５コンビネーション・ネットワーク３６セレクタ３８セル３９可変係数シストリック配列

【手続補正書】

【提出日】平成６年９月１２日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２６】

【図２５】

【図２７】

【図２８】

Claims

【特許請求の範囲】

【請求項１】伝送チャンネルＪおよびＬ上にて受信さ
れるＴＶ信号を処理するような種類の高解像度ＴＶ装置
で４０ミリ秒モードを処理するためのビデオ画像デコー
ダにおいて，伝送チャンネルＪおよびＬ上にて前記ＴＶ信号を入力と
して受信するビデオ信号デマルチプレクサと，それぞれのチャンネルからの信号を個別に処理し，それ
ぞれビデオ画像フォーマット・コンバータと前記ビデオ
画像フォーマット・コンバータの出力に接続されたロー
カル・メモリとを含んだ２つの処理ブロックと，前記処理ブロックの出力を供給するために，ビデオ画像
の連続するラインに関連した信号サンプルを，補間によ
って復元するための，前記メモリの後にカスケード接続
で設けられた少なくともひとつの中間フィルタおよびひ
とつのシストリック（ｓｙｓｔｏｌｉｃ）・フィルタ
と，前記チャンネルＪおよびＬの復元されたサンプル間にお
ける時間的平均を得るために，前記各処理ブロックから
の出力を加算する加算ノードとから構成されることを特
徴とするビデオ画像デコーダ。
【請求項２】前記ローカル・メモリが，予め決められ
たビデオ・ラインのすべてのサンプルを任意のバンクに
記憶するために，個別にアドレスできるメモリ・バンク
により構成されていることを特徴とする請求項１記載の
のビデオ画像デコーダ。
【請求項３】前記各メモリ・バンクのワード長が６４
ビットであることを特徴とする請求項２記載のビデオ画
像デコーダ。
【請求項４】前記ビデオ画像フォーマット・コンバー
タが，次々に，対応処理ブロックからの信号サンプルを
前記ローカル・メモリの対応する複数のバンクに供給す
るための複数の出力を有するデマルチプレクサにより構
成されていることを特徴とする請求項１記載のビデオ画
像デコーダ。
【請求項５】前記各種バンクの選択が同期化信号のシ
フトによってインクリメントされるカウンタを介して駆
動されることを特徴とする請求項４記載のビデオ画像デ
コーダ。
【請求項６】前記各メモリ・バンクが２つのデュアル
ポートＲＡＭ記憶装置により形成され，書き込みおよび
読み出し処理が交互に行われ，一方のＲＡＭ記憶装置は
任意のビデオ・ラインの奇数位置のサンプルを含んでお
り，他方のＲＡＭ記憶装置は偶数位置のサンプルを含ん
でいることを特徴とする請求項２記載のビデオ画像デコ
ーダ。
【請求項７】前記中間フィルタがセレクタおよびコン
パレータにより構成され，すべてが前記中間フィルタの
入力からフィルタの出力への中間サンプルを選択するた
めのセレクタに対して少なくとも１対の制御信号をつく
りだすように動作する組み合わせネットワークの出力に
接続されていることを特徴する請求項１記載のビデオ画
像デコーダ。
【請求項８】前記シストリック・フィルタは，チェー
ン接続され，それぞれ適切な遅延信号サンプルを受信
し，それらの信号を作業ウィンドウにフェージングする
と共にチェーン接続の前のエレメントからの加算けた上
げを行うためのエレメントの配列を含んでおり，前記シ
ストリック・フィルタがさらに，予め決められた補間ウ
ィンドウの各種サンプルをチェーン内の先行エレメント
からのけた上げを行うフェーズで加算できるようにする
ために，時間差が徐々に増大していくフェージング・ネ
ットワークを含んでいることを特徴とする請求項１記載
のビデオ画像デコーダ。
【請求項９】前記シストリック・フィルタは，補間係
数乗算器（ｉｎｔｅｒｐｏｌａｔｉｏｎｃｏｅｆｆｉ
ｃｉｅｎｔｍｕｌｔｉｐｌｉｅｒ）を有する包括的処
理エレメントと，前記乗算器の後に接続された加算器，
そして，チェーン内の先行エレメントからのけた上げを
伝送するための前記加算器に接続された記憶セルとを含
んでいることを特徴とする請求項８記載のビデオ画像デ
コーダ。
【請求項１０】各処理ブロックが５４ＭＨｚの動作周
波数を有していることを特徴とする請求項８記載のビデ
オ画像デコーダ。
【請求項１１】４０ミリ秒モードのＨＤＭＡＣフォー
マットＴＶ信号を処理するためのビデオ画像デコーダに
おいて，前記ＴＶ信号をＪ領域およびＬ領域にデマルチプレクシ
ングするためのデマルチプレクサと，第１および第２の処理ブロックであって，第１の処理ブ
ロックがＪ領域を受信し，第２の処理ブロックがＬ領域
を受信し，さらに，各処理ブロックが対応する領域を受
信し，そこからフォーマット化された出力を供給するフ
ォーマット・コンバータ，該フォーマット化された出力
を受信し，記憶するための記録手段，補間の作業ウィン
ドウにしたがって前記記憶手段から選択される受信され
た第２の複数入力に基づいて，第１の複数中間値を同時
並行的に供給する中間フィルタ手段，そして，対応領域
の復元された出力をつくりだし，第１の複数の中間値を
受信すると同時に，前記作業ウィンドウにしたがって前
記記憶手段から選択される第３の複数入力を受信するた
めのシストリック・フィルタリング手段であって，少な
くとも対応する領域の２つのラインの失われた水平方向
サンプルを同時並行的に補間するための手段とＴＶ信号
の動作ベクトルにしたがって対応する領域の失われてい
る垂直方向サンプルを補間するための手段を含んでいる
前記シストリック・フィルタリング手段を含む前記第１
および第２の処理ブロックと，復元された出力の時間平均をつくりだす出力手段であっ
て，該復元された出力と時間平均値を出力する前記出力
手段とから構成されることを特徴とするビデオ画像デコ
ーダ。
【請求項１２】４０ミリ秒のＨＤＭＡＣフォーマット
ＴＶ信号を処理する信号処理方法において，第１の領域と第２の領域にＴＶ信号をデマルチプレクシ
ングするステップと，補間された領域をつくりだすために前記第１および第２
の領域を並行して処理するステップと，各領域をメモリに格納するステップと，対応する領域の少なくとも２つのラインの失われた水平
方向サンプルに関する値を同時並行的につくりだすため
に，補間の作業ウィンドウにしたがって水平方向の補間
を行うと同時に，ＴＶ信号の動作ベクトルにしたがって
垂直方向サンプルをつくりだすために，水平方向で補間
された領域を垂直方向に補間するステップと，対応する補間領域の時間平均値をつくりだすために補間
された領域を加算するステップとから構成されることを
特徴とする信号処理方法。
【請求項１３】前記記憶手段が，第４の複数のバンク
を含んでおり，各バンクが対応する領域の対応する水平
方向ラインのすべての受信されたサンプルを格納するこ
とを特徴とする請求項１１記載のビデオ画像デコーダ。
【請求項１４】前記第４のバンクの数が６個であり，
前記作業ウィンドウが５つの水平方向のラインの距離に
広がることを特徴とする請求項１３記載のビデオ画像デ
コーダ。
【請求項１５】各バンクが対応するラインの奇数領域
のサンプルが第１のＲＡＭ記憶装置に格納され，偶数領
域のサンプルが第２のＲＡＭ記憶装置に保存されるよう
にインターリーブされていることを特徴とする請求項１
３記載ののビデオ画像デコーダ。
【請求項１６】失われた水平方向サンプルを同時並行
的に補間するための前記シストリック・フィルタリング
手段が，第１の固定係数配列と第２の固定係数配列によ
り構成され，各固定係数配列が対応する領域の対応する
ラインの失われたサンプルを補間することを特徴とする
請求項１１記載のビデオ画像デコーダ。
【請求項１７】前記失われた垂直方向サンプルを補間
するための手段が，第１および第２の固定係数配列に接
続された可変係数配列を含むことを特徴とする請求項１
６記載のビデオ画像デコーダ。
【請求項１８】可変係数配列が指定可能な数の補間用
係数を含んでおり，前記係数の選択が第１および第２の
固定係数配列に対応することを特徴とする請求項１７記
載のビデオ画像デコーダ。
【請求項１９】第１および第２のＲＡＭ記憶装置が１
ワードを８ビットとして９０ワードの容量を有すること
を特徴とする請求項１５記載のビデオ画像デコーダ。
【請求項２０】各処理ブロックが５４ＭＨｚの動作周
波数を有していることを特徴とする請求項１１記載のビ
デオ画像デコーダ。
【請求項２１】４０ミリ秒モードのＨＤＤＭＡＣフォ
ーマットＴＶ信号を処理するためのビデオ画像デコーダ
において，前記ＴＶ信号をＪ領域とＬ領域にデマルチプレクシング
するためのデマルチプレクサと，第１および第２の処理ブロックであって，第１の処理ブ
ロックがＪ領域を受信し，第２の処理ブロックがＬ領域
を受信し，各処理ブロックが対応する領域を受信し，そ
こからフォーマット化された出力を供給する画像フォー
マット・コンバータ，該フォーマット化された出力を受
信し，記憶するためのメモリ，補間の作業ウィンドウに
したがって前記メモリから選択される受信された第２の
複数入力に基づいて，第１の複数中間値を同時並行的に
供給する中間フィルタ，そして，対応領域の復元された
出力をつくりだし，第１の複数の中間値を受信すると同
時に，作業ウィンドウにしたがって前記メモリから選択
される第三の複数入力を受信するためのシストリック・
フィルタであって，少なくとも対応する領域の２つのラ
インの失われた水平方向サンプルを同時並行的に補間す
るための手段とＴＶ信号の動作ベクトルにしたがって対
応する領域の失われている垂直方向サンプルを補間する
ための手段を含んでいる前記シストリック・フィルタを
含む前記第１および第２の処理ブロックと，復元された出力の時間平均値をつくりだし，復元された
出力とその時間平均値を出力する出力ノードとから構成
されることを特徴とするビデオ画像デコーダ。