JP2002171412A

JP2002171412A - Ｘ分木命令を備えるｓｉｍｄ型情報処理装置

Info

Publication number: JP2002171412A
Application number: JP2000363757A
Authority: JP
Inventors: Hiroaki Yoshino; 宏昭吉野; Yoshiaki Sudo; 義明数藤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-11-29
Filing date: 2000-11-29
Publication date: 2002-06-14

Abstract

(57)【要約】【課題】１つの命令で、複数のデータ中の或るビット
で構成されるビットプレーンに対するＸ分木による演算
処理を実現するＳＩＭＤ型情報処理装置を提供する。【解決手段】ｎ個のｍビットデータに対する４分木命
令であるか否かをｋ²分木命令判別部１０６で判別した
場合、ｋ²分木演算部１０７はソースレジスタＡ、Ｂの
データに基づいて４分木演算を行う。ここで、ｋ²分木
演算部１０７は、ソースレジスタＡに記憶されている１
６個のデータ（各データは８ビット）において、ソース
レジスタＢで示されるビットプレーンに対する４分木演
算を行い、その結果を、演算データ選択部１０８が選択
肢、デスティネーションレジスタに格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は様々な処理情報の符
号化、特に静止画像や動画像などの画像情報についてビ
ットプレーン毎に符号化を行う場合、効率よく符号化す
るために用いられる４分木のためのＳＩＭＤ型の情報処
理装置に関するものである。

【０００２】

【従来の技術】図６は６４×６４の濃淡画像である。１
ピクセル（画素）を８ビット（２５６階調）で表現して
いるものとする。この場合、６４×６４画素の画像を表
すためには３２,７６８ビット必要となる。符号化を行
う場合、この情報を１次元に並べ替え順次符号化を行い
データ量の圧縮を行うことになる。

【０００３】ただし、ウェーブレット変換のような周波
数変換を行った場合、変換後の各周波成分に８ビットを
割り当てたとしても、その上位のビット、特に最上位ビ
ット（ＭＳＢ＝ビット７）は“０”となる割合が高い。
そこで、各値の同じビット位置で構成されるプレーン
（ビットプレーン）を生成し、それを単位に圧縮符号化
することが考えられる。

【０００４】ここで上位のビットプレーンほど“０”の
データが占める割合が多くなるのは上記の通り予想がつ
くので、この点に関して効率的な処理が望まれる。

【０００５】このような画像情報などの符号化におい
て、符号化対象となるビット列を効率よく符号化するた
めにｋ²分木を用いると便利になる場合がある。以下で
はｋ＝２の場合である４分木を用い、情報の内容を表し
てから、必要となる部分のみビット列として符号化を行
う例を以下に説明する。

【０００６】なお、以下では１つのデータを「画素」と
して表現するが、これは便宜的なものであり、例えば、
ＤＣＴ変換後の各周波数成分データをも含むものであ
る。

【０００７】図７は６４×６４画素の画像データ（各画
素は８ビット）に対する４分木を用いて画像情報を表し
方を示している。ここで、各画素データの同じビットｉ
のビット情報だけで構成されるプレーンをｉ番目のプレ
ーンという。従って、最下位ビット（ＬＳＢ）から構成
されるのプレーンは０番目のプレーン、最上位ビットで
構成されるプレーンは７番目のプレーンという。

【０００８】ここで、図７に示す如く、Ｐ番目（０≦Ｐ
≦７）のビットプレーンについて説明する。なお、以下
の説明で「要素」とは、６４×６４の画像データの１画
素の値（濃度や輝度、或いはＤＣＴ等の変換係数）を示
すものとする。

【０００９】今、Ｐ番目のビットプレーンに着目してい
るわけであるから、２^P以上の値を持つ要素があるかど
うかを判断する。この意味は、そのような値を持つ要素
が存在するのであれば、Ｐ番目のプレーンより上位のプ
レーンに“１”となっているビットが存在することにな
り、もし、なければＰ番目のプレーンより上位のプレー
ンの全ビットは“０”となっていることを意味する。例
えば、４番目のプレーンを着目した場合、“１６”（＝
２⁴）以上の値を持つものが存在するかどうかを判断
し、もし存在すれば５番目以上のビットプレーンに
“１”となっている部分が存在することになる。

【００１０】この結果、Ｐ番目のプレーンにおいて２^P
以上の要素が存在すれば、注目しているプレーンについ
ての状態として“１”を出力し、存在しなければ“０”
を出力する。ここで、この出力値が“０”の場合には、
このビットプレーンに含まれる情報はないとして符号化
対象となるビット列には０とだけ出力し、ビット列の生
成処理を終了する。すなわち、この場合、Ｐ番目のビッ
トプレーンは１ビットの“０”だけでそのデータを表現
できることを意味する。

【００１１】一方、出力値が“１”の場合には、全体を
４分割し、それぞれの子ブロック内に２^P以上の値を持
つ要素が存在するかどうかを調べ、存在するなら“１”
を、存在しないなら“０”を判定結果として出力する。
そして、この値が“１”ならば、その子ブロックに対し
て更に４分割を行い孫ブロック内に２^P以上の要素が存
在するか否かを調べる。

【００１２】このようにして各ブロックの情報を表した
４分木情報をビット列として生成し、最後の孫ブロック
で“１”と判定された部分についてのみ、その内部のビ
ットを並べる。こうすることで“０”と判定された部分
はビット列から削除され、ビット列生成時で効率よく情
報を削減できる。

【００１３】図示の場合、１回目の判定処理では、Ｐ番
目のビットプレーンには、２^P以上の値を持つ要素が存
在することを示しているので、初期段階の判定値は
“１”となる。

【００１４】次いで、２回目、すなわち、４分割した際
の子ブロック中の左上、右上のブロックに２^P以上の値
を持つ要素が含まれることを示している。左上隅から右
側へ走査し、それが終わると１つ下げて右側へ走査する
こととすると、その出力値は“１１００”となる。

【００１５】そして、３回目では、２回目の出力値が
“１”となったブロックを更に４分割し、それぞれのブ
ロック（孫ブロック）について判定する（２回めの判定
結果が“０”のブロックについては考察しない）。図示
の場合には、その出力値は“１０１１０１１１”（８ビ
ット）となる。なお、この８ビットデータ列は、２回め
の“１”となった子ブロックに対応することは一義的に
決まるので、上位の判定結果から辿っていくことで、孫
ブロックの位置が確定され、その位置が不定となること
はない。

【００１６】３回目の判定処理で終了し、その出力値が
“１”となった孫ブロックは、１６×１６ビット備える
ことになるから、この孫ブロックについてはそのままの
ビットデータを羅列する。尚、孫ブロックにまで分割し
たとき、スキャンする順序において、或る孫ブロックか
ら最後の孫ブロックまでの判定結果が“０”の場合に
は、その値は考慮する必要はない（除去する）。

【００１７】以上の結果、判定結果として１＋１１００＋１０１１０１１１の計１３ビットとなり、３回目の判定で“１”となった
ブロック（計６個）についてはそのプレーンのビットデ
ータをそのまま利用するとすると、１６×１６×６＝１
５３６ビットとなる。つまり、判定結果と合わせて１５
４９（＝１５３６＋１３）ビットで表現できることにな
る。

【００１８】これは、１プレーンが６４×６４ビット＝
４０９６ビットであったわけであるから、実に半分以下
にまで情報量を減らすことができたことを意味する。

【００１９】なお、最上位ビットのビットプレーンにつ
いては、多くの場合“１”となるものが少ないので、場
合によっては全て“０”となることもある。この場合、
１回目の判定結果でその処理は終了する。すなわち、こ
のビットプレーンのデータ長は“０”の１ビットのみと
なる。

【００２０】因に、Ｐ番目のビットプレーンのすべての
要素が２^Pを越える場合、その情報量は最大になる。こ
の場合、１〜３回目の判定結果の全てが“１”となるの
で、全部で１＋４＋１６の計２１ビットが判定結果とな
る。これに１６個の孫ブロックのビット数（各孫ブロッ
クは１６×１６ビット）が加わることになる。すなわ
ち、上記の判定処理による判定ビットである２１ビット
分増加することになるが、この意味するところは、高々
２つ以上の孫ブロックの判定結果が“０”になるだけ
で、情報量が少なくなることを意味していることに他な
らない。

【００２１】ところで、複数の情報を一括して演算する
ＳＩＭＤ(Single Instruction Multiple Data)型の情報
処理装置がある。

【００２２】ＳＩＭＤ型情報処理装置では、１つの演算
命令でレジスタ内のｎ個のｍビットの要素に対してそれ
ぞれ演算が行われる（ｎとｍは自然数）。演算として
は、加算や減算、乗算などの算術演算や、論理和や論理
積などのビット論理演算、さらにシフト演算や比較演算
などが備わっている。このＳＩＭＤ型情報処理装置の命
令には、乗算の種類を指定するフィールドや、２つもし
くは１つのソースとなるレジスタを指定するフィールド
や、１つのデスティネーションレジスタを指定するフィ
ールドが含まれている。ただし一方のソースレジスタが
デスティネーションレジスタを兼ねる場合もある。ま
た、命令の中にはレジスタ内の要素の分割方法を指定す
るフィールドも存在し、レジスタはある場合にｎ個のｍ
ビットに分割されたり、他の場合には２ｎ個のｍ/２ビ
ットに分割されたりする。通常、レジスタ分割はデータ
長が８,１６,３２ビットの要素に分割されていることが
多く、またレジスタ全長としては６４ビットや１２８ビ
ットであることが多いが、これに限定される訳ではな
い。

【００２３】このようなＳＩＭＤ型情報処理装置では図
８に示されるように指定された２つのレジスタ間の対応
する要素間で演算が行われる。図ではｎ＝４の場合が指
定されているが、他の場合でも同様にすべての要素間で
演算が行われる。また、命令内の指定（特定のフィール
ドが予約されている）によって２つのレジスタ間の対応
する要素間ではなく、図９に示されるように一方のレジ
スタのある特定の要素（最上位や最下位の要素）と、も
う一方のレジスタの各要素との演算を行う場合もある。
この図でもｎ=４の場合が示されているが、他の場合で
も同様に、一方のレジスタのすべての要素に対して演算
が行われる。また、２つのレジスタ間の演算ではなく、
図１０に示されるように命令に埋め込まれた即値と１つ
のソースレジスタの各要素との演算を行う場合もある。

【００２４】情報処理装置内部で、以上のような演算命
令を、すべてハードウェアによって演算機能を実現して
いる場合（ハードワイヤードロジック方式）と、装置内
部に演算を行うためのプログラムを持ってそのプログラ
ムにしたがって演算機能を実現している場合（マイクロ
プログラム方式）がある。しかし、これは内部的な構成
の相違であり、情報処理装置上で動作するプログラムに
はどのような影響も与えることはない。

【００２５】

【発明が解決しようとする課題】以上のようなＳＩＭＤ
型装置で、画像情報の符号化時等において先に説明した
ｋ²分木作成を行う場合は、シフト演算と比較演算を行
うことで計算対象となるビットを取り出し、論理演算を
用いて各ブロックの論理和の計算を行い、さらにその結
果を比較して続く処理を実行しなければならず、計算時
間が長くなるという問題があった。

【００２６】本発明はかかる問題に鑑みなされたもので
あり、１つの命令で、複数のデータ中の或るビットで構
成されるビットプレーンに対するＸ分木による演算処理
を実現するＳＩＭＤ型情報処理装置を提供しようとする
ものである。

【００２７】また、他の発明は、上記Ｘ分木処理中に必
要となる比較演算を高速にするＳＩＭＤ型情報処理装置
を提供しようとするものである。

【００２８】

【課題を解決するための手段】この課題を解決するた
め、例えば本発明のＳＩＭＤ型情報処理装置は以下の構
成を備える。すなわち、ｍビットで表されるデータをｎ
個保持可能なレジスタと、該レジスタに格納されたデー
タそれぞれのビットｉで構成されるビットプレーンに対
して有意なビットの存在を示すデータを、１つのＸ分木
処理の処理命令で生成するＸ分木演算手段とを備えるＳ
ＩＭＤ型情報処理装置であって、前記Ｘ分木演算手段
は、前記レジスタ内のｎ個のデータそれぞれと２ⁱの比
較し、比較結果を出力する比較手段と、ｎ個の比較結果
の論理和を演算する第１演算手段と、ｎ個の比較結果中
のｎ／Ｘ個の比較結果を論理和を演算するＸ個の第２演
算手段と、該第２演算手段の論理和の結果が有意である
場合に、当該第２演算手段で論理和演算の対象となった
前記比較結果を出力する第３演算手段と、前記第１演算
手段、前記第２演算手段、前記第３演算手段の演算結果
を出力する出力手段とを備える。

【００２９】

【発明の実施の形態】以下、添付図面に従って本発明に
係る実施形態を詳細に説明する。

【００３０】＜第１の実施形態＞本実施形態において
は、４分木を用いた場合について述べる。ただし、以下
の説明から明らかになるように、４分木ではなくそれ以
上であっても構わないので、これによって本願発明が限
定されるものではない。

【００３１】図１は実施形態におけるＳＩＭＤ型情報処
理装置を示すブロック図であり、主要な特徴部分はｋ²
分木命令判別部、ｋ²分木演算部及び演算データ選択部
である。

【００３２】ＳＩＭＤ型情報処理装置において、命令供
給部１０１は命令を記憶装置（メモリ）から読み込む機
能を実現し、そこで読み込まれた命令は命令デコーダ部
１０２によって命令のビット列から演算の種類やソース
レジスタ番号、デスティネーションレジスタ番号を抜き
出し、レジスタファイル１０３をアクセスしてソースデ
ータ（ソースレジスタ）を読み込む。演算部１０４で
は、命令デコーダ部から渡された演算の種類を示す制御
信号に基づいて、ソースデータの演算を行う。演算の種
類にしたがって２つのソースデータを必要とする演算
と、１つのソースレジスタを利用する演算に分けられ
る。この演算結果はメモリアクセス部１０５とレジスタ
書き込み部に渡され、メモリアクセス命令であれば、こ
こでメモリアクセスが行われ、そうでなければメモリア
クセス部では何もせずにデータを通してレジスタ書き込
み部において演算結果やメモリアクセス結果をデスティ
ネーションレジスタに書き込む。以上が情報処理装置内
での演算の流れである。

【００３３】本実施形態では、命令デコーダ部１０２に
４分木命令判別部１０６を用意し、そこで読み込んだ命
令が特別に用意した４分木命令であるかどうかを判別す
る。もし、４分木命令であれば、演算部に渡される制御
信号内に４分木命令であることを示す信号が出力され
る。また、演算部１０４には、ソースレジスタから４分
木命令にしたがった演算を行う４分木演算部１０７を用
意する。また、演算データ選択部１０８には４分木命令
であることを示す信号が命令デコーダ部からきていた場
合に、４分木演算部１０７による演算結果を演算データ
として選択する回路を加える。以上のようなモジュール
を付加することで、本実施形態の４分木命令を行う情報
処理装置が実現される。

【００３４】実施形態における４分木の演算例を図１１
に示す。なお、このときの対象ブロックの並びは図１２
のようになっているとする。図１２は４×４のブロック
を示している。各ブロックＭ［ｉ］（０≦ｉ≦１５）は
１６×１６画素データ（各８ビット）の論理和結果を格
納しているものとする（図７における孫ブロックに対応
する）。つまり、図示では６４×６４の領域についての
ものである。

【００３５】図１１において、ソースレジスタ１１０は
１２８ビットであり１６個のデータがＭ［０］〜［１
５］の順に格納されていることになる。また、ソースレ
ジスタ１１１の最下位３ビットには０〜７が格納され、
何番目のビットプレーンに対して４分木処理するかを示
すデータが格納される。

【００３６】この２つのレジスタに従い、図７に示す処
理を行った判定結果が、デスティネーションレジスタ１
１２に格納されることになる。デスティネーションレジ
スタには、先に説明したように最大２１ビットのデータ
が格納されるが、孫ブロックの判定結果における“０”
となった位置から最後の位置まで“０”が連続する場合
には、そのデータは無意味（省略可能）であるので、図
示では、判定結果として１３ビットが判定結果として意
味のあるデータとなる。

【００３７】なお、実施形態では、レジスタに格納され
たデータ順は、レジスタの最上位に、記憶アドレスの小
さいほうに格納されたデータが格納されていることを仮
定している。但し、これが逆順の場合は論理和対象が同
じになるように演算を行い逆順に保存することで同様の
結果を得るものであるので、それによって本発明が限定
されるものではない。

【００３８】図２と図３は実施形態における４分木演算
部のブロック図である。これは情報処理装置内部の４分
木演算部がハードワイヤードロジックによって実装され
ている例である。

【００３９】図２におけるソースレジスタＡは図１１に
おけるソースレジスタ１１０、ソースレジスタＢは図１
１のソースレジスタ１１１に対応する。

【００４０】シフト部２０１では、ソースレジスタＢの
下位３ビットの値Ｎで示された回数だけ、初期値“１”
を上位へシフトする（２^Nを算出することと等価）。

【００４１】比較器２０２では、ソースレジスタＡのＭ
［０］の８ビットを取り出し、それがシフト部２０１か
ら供給された値（２^N）と比較し、ソースレジスタＡか
らのデータが、２^N以上である場合には“ＦＦ”、２^N未
満の場合には“００”（いずれも１６進数表記）を、判
定結果の最初のデータとして書き出す。以下、この処理
をＭ［１］、Ｍ［２］、…Ｍ［１５］と行い、図示のよ
うに１６個の“００”、又は、“ＦＦ”の値を生成し、
要素判定結果として４分木演算回路２０３に出力する。

【００４２】４分木演算回路２０３は、図３の構造を成
している。図示において、３０２は１６個のデータ（２
^N以上であるか否かのデータ）を記憶する内部レジスタ
であって、格納されるデータは“００”か“ＦＦ”のい
ずれか一方であるので、各データの適当な１ビット（最
下位ビットとする）を取り出す。

【００４３】論理和部３０３は、取り出した１６個のデ
ータ（１６ビット）を論理和を演算取るものであり、こ
の結果は演算データ生成部の先頭ビットに格納される。
この論理和部３０３は、図１１で説明した最初段階での
判定処理を行うものに対応する。

【００４４】論理和ユニット３０４は４つの論理和部で
構成され、それぞれは図１１の２回目の判定、すなわ
ち、子ブロックの判定を演算する部分である。この為、
各論理和部には４ビット（２×２）の入力端子を備えて
いる。

【００４５】また、論理和ユニット３０５は、多数のセ
レクタで構成されるものであり、図１１の３回目の判
定、すなわち、孫ブロックの判定を演算する部分であ
る。図示の構造からもわかるように、論理和ユニット３
０４の中の１つの判定結果が“０”となると、対応する
セレクタの最上段のセレクタは“０”を選択することに
なり、これが次々と伝播していき、４ビットとも“０”
の出力を行う。また、論理和ユニット３０４の中の１つ
の判定結果が“１”となると、着目している孫ブロック
のデータ（判定結果の４ビット）が、演算データ生成部
３０６に出力されることになる。以上のように４分木部
の実装が行える。

【００４６】＜第２の実施形態＞図４及び図５は第２の
実施形態における４分木演算の手順であり、情報処理装
置内部の４分木演算部がマイクロプログラムによって実
装されている場合のマイクロプログラムのフロー図を示
している。なお、ここでは、図１２のＭ［０］〜Ｍ［１
５］は既に用意されているものとする。

【００４７】記憶装置から読み込まれた命令は、ステッ
プ４０１に示す４分木命令判別のステップで４分木命令
かどうか判別される。もし４分木命令でなければ他の命
令である場合には、他の命令の実行ステップ４０２に移
る。

【００４８】もし４分木命令であれば、ステップ４０３
で、ソースレジスタの最下位要素、すなわち、何番目の
プレーンに対する処理であるかを示すデータを取り出
し、それをＮに代入する。次いで、ステップ４０４で、
“１”（＝ＬＳＢが“１”）を、Ｎ回上位にシフトし
て、その結果をＣに代入する。

【００４９】次のステップ４０５では、ソースレジスタ
Ａから１６個の要素をＭ［］に格納する。そして、Ｍ
［ｘ］とＣ（＝２^N）とを比較し、Ｍ[ｘ]≧Ｃが成立す
る場合にはＳ［ｘ］＝１、そうでなければＳ［ｘ］＝０
に設定する（Ｓ［］も１６個の配列である）。この
Ｓ［］は、図３の内部レジスタに対応することになる。
こうして、Ｓ［０］〜Ｓ［１５］が生成されると、ステ
ップ４０７で４分木演算を実行する。

【００５０】この４分木演算の詳細を図５に示す。

【００５１】まず、ステップ５０１では、Ｓ[０]からＳ
[１５]の論理和を計算し、その結果をＡ[０]に出力す
る。このＡ［０］が、図７の１回めの判定結果に対応す
ることは容易に理解できよう。

【００５２】次にステップ５０２〜５０５で、全体を４
分割した子ブロックに対応するビットの論理和を計算
し、それぞれをＡ[１]〜Ａ[４]に出力する。ステップ５
０６は出力する配列の番号Ｎを設定する。ステップ５０
７,５０９、５１１、５１３でA[１]〜A[４]に値を識別
し、１ならばステップ５０８、５１０、５１２、５１４
で子ブロックをさらに４分割した孫ブロックの値を出力
する。

【００５３】以上のように本実施形態によれば、画像情
報の符号化時などのｋ²分木の計算時間を大幅に短縮で
きるという効果がある。

【００５４】＜第３の実施形態＞上記実施形態では４分
木処理について説明したが、その処理の中で或るＰ番目
のプレーンに着目したとき、その中の要素に２^Pの値を
持つものがあるか否かを判定する必要があった。すなわ
ち、Ｐ番目のビットプレーンの或る位置のデータが
“１”である場合、少なくとも、その要素は２^P以上の
値を持つことが約束されるので、図７の判定処理は簡単
になる。しかしながら、Ｐ番目のビットプレーンの或る
位置のデータが“０”の場合には、それより上位のビッ
トで構成されるビットプレーンに“１”があるかどうか
は定かでないので、それのみで判断することはできな
い。従って、オリジナルの個々のデータ（８ビットで表
現される値）との大小判定を行う必要がある。

【００５５】そこで、本第３の実施形態では、Ｐ番目の
ビットプレーンのみを用いて、２^Pよりも大きい要素が
あるか否かの判断を行うことを可能にする。具体的に
は、次の通りである。

【００５６】今、８ビットの“９”という値に着目した
とき、それを二進数で表現すると“００００１００１”
となる（ビット７、６、…０の順に表記した）。

【００５７】本実施形態では、最上位ビット（ＭＳＢ）
から最下位ビットに調べていき、最初に“１”が見つか
った以降の下位ビットを全て“１”で埋める。上記の
“９”の場合、この処理を行うと二進数で“００００１
１１１”（１６進数でＦ）となる。

【００５８】かかるビット埋め処理を行うと、或るＰ番
目のビットプレーンに着目したとき、それが“０”であ
った場合には、その要素は２^P以上の値を持たないとし
て判定できるし、ビットプレーンのデータが“１”であ
った場合には２^P以上の値を有するとして判定して構わ
ないことになる。つまり、或るビットが“１”であるか
“０”であるかで、２^Pの値を持つ要素があるか否かを
判断できることになり、演算処理が簡略化されることに
より処理速度を高速化することができる。

【００５９】本第３の実施形態では、これをＳＩＭＤ型
装置で一度に複数個のデータに対して行う。

【００６０】図１５は、本第３の実施形態におけるビッ
ト埋め処理の例を示している。ソースレジスタは１２８
ビットであり、１つのデータは８ビットで計１６個のデ
ータに対してビット埋め処理を一度に処理する。埋めこ
んだデータはデスティネーションレジスタに格納するも
のとしているが、ソースレジスタを更新するようにして
も良いのは勿論である。

【００６１】図１３に実施形態におけるＳＩＭＤ型情報
処理装置の構成を示す。命令供給部１０１は命令を記憶
装置（メモリ）から読み込む機能を実現し、そこで読み
込まれた命令は命令デコーダ部１０２によって命令のビ
ット列から演算の種類やソースレジスタ番号、デスティ
ネーションレジスタ番号を抜き出し、レジスタファイル
１０３をアクセスしてソースデータ（ソースレジスタ）
を読み込む。演算部１０４では、命令デコーダ部から渡
された演算の種類を示す制御信号に基づいて、ソースデ
ータの演算を行う。演算の種類にしたがって２つのソー
スデータを必要とする演算と、１つのソースレジスタを
利用する演算に分けられる。この演算結果はメモリアク
セス部１０５とレジスタ書き込み部に渡され、メモリア
クセス命令であれば、ここでメモリアクセスが行われ、
そうでなければメモリアクセス部では何もせずにデータ
を通してレジスタ書き込み部において演算結果やメモリ
アクセス結果をデスティネーションレジスタに書き込
む。以上が情報処理装置内での演算の流れである。

【００６２】本第３の実施形態では、命令デコーダ部１
０２にビット埋め命令判別部１０６’を用意し、そこで
読み込んだ命令が特別に用意したビット埋め命令である
かどうかを判別する。もし、ビット埋め命令であれば、
演算部に渡される制御信号内にビット埋め命令であるこ
とを示す信号が出力される。また、演算部１０４には、
ソースレジスタの内容を、ビット埋め命令にしたがった
演算を行うビット埋め演算１０７’を用意する。また、
演算データ選択部１０８にはビット埋め演算命令である
ことを示す信号が命令デコーダ部からきていた場合に、
ビット埋め演算部１０７’による演算結果を演算データ
として選択する回路を加える。以上のようなモジュール
を付加することで、本第３の実施形態のビット埋め命令
を行う情報処理装置が実現される。

【００６３】図１４は、ビット埋め演算部１０７’の具
体的な構成を示している。なお、図示ではソースレジス
タ（１２８ビット）中の先頭のデータ（８ビット）にお
ける詳細を示している。他のデータについても同じであ
る。

【００６４】ソースレジスタの１２８ビットのデータは
要素取り出し部で各８ビットずつ取り出され、ＯＲゲー
トユニット１４０に供給される。ＯＲゲートユニット１
４０は図示に示す如く、ビット７（ＭＳＢ）の１ビット
は取り出されたデータがそのまま出力され、そのデータ
はビット６の出力とＯＲゲートに供給され、ここで論理
和の演算が行われ、それが出力されると共に、下位のビ
ット５に設けられたＯＲゲートに供給される。同様にこ
れが繰り返されるような構造をしている。

【００６５】かかる構造によると、例えば、取り出した
８ビット中のＭＳＢからＬＳＢにビットへ辿っていると
き、最初に“１”のビットがあるとそれより下位のビッ
ト全てが“１”で埋めこまれることになる。これが、取
り出し部で取り出された１６個のデータ、それぞれに同
時に行われることになる。以上のように４分木処理で行
う際に効率良く判定を行うためのデータを生成すること
が可能となる。

【００６６】なお、上記構成において、例えば別のソー
スレジスタを用意し、そのソースレジスタで“Ｐ”を指
定し、Ｐビット目のビットプレーンについて値２^Pを有
するか否かの判定フラグをＯＮ／ＯＦＦする行うように
してもよい。

【００６７】この場合には、上記のようにして得られた
１６個のデータのビット毎の論理和を行いデータＡ（８
ビット）を得る。そして、“１”を値Ｐで示された回数
シフトし、そのデータＢと先に求めたデータＡとを論理
積し、その論理積結果を判定フラグに使用すればよいで
あろう。

【００６８】なお、上記の第３の実施形態は、図２の比
較部２０２内に適用すれば良い。すなわち、着目したＰ
番目のビットプレーンに対する比較結果が“１”となっ
た場合に、図２に従ってＦＦを出力し、“０”となった
場合に“００”を出力する。

【００６９】＜第４の実施形態＞上記第３の実施形態の
処理を、マイクロプログラムで行う例を第４の実施形態
として説明する。

【００７０】図１６はそのマイクロプログラムのフロー
図である。

【００７１】まず、ステップ１３０１でビット埋め命令
であるかどうかを判断する。ビット埋め命令でなけれ
ば、他の命令であると判断し、他の命令の実行ステップ
１３０２に移る。

【００７２】また、ビット埋め命令である場合には、ス
テップ１３０３に進みソースレジスタの各要素を取り出
し、そのデータをＳn[m]に格納する。第３の実施形態に
従えば、ｎは要素数であるので１６、ｍは各要素のビッ
ト長であるので８となるが、本実施形態では０を含める
ので、ｎ＝１５、ｍ＝７となる。

【００７３】次いで、初期値としてｉにｍ（＝７）を代
入し、出力用変数Ａx[i]にＳx[i]を代入する（ｘ＝０、
１、…１５）。すなわち、各出力用変数のＭＳＢには、
Ｓx[]のＭＳＢが格納される。

【００７４】ステップ１３０５では、Ａx[i-1]に、Ｓx
[i-1]とＡx[i]の論理和を格納する。これにより、ビッ
ト７とビット６の論理和が生成され、それが各出力用変
数のビット６の位置に格納される。

【００７５】この後、ｉ≦０と判断されるまで、ｉを
“１”だけディクリメント（ステップ１３０７）し、上
記の処理を繰り返す。

【００７６】こうしてｉ≦０となると、出力変数Ａx[]
には、ビット埋め後のデータが格納されることになるの
で、ステップ１３０８でデスティネーションレジスタに
出力し、本処理を終える。

【００７７】以上説明したように、本第３、第４の実施
形態に従えば、１つのデータがｍビットで表現され、そ
のｍビットのデータのｎ個について、２^P以上であるか
否かを判定した結果を１つの命令で実現できる。従っ
て、第１、第２の実施形態における４分木演算に活用す
れば更なる高速な演算を行えるようになる。

【００７８】

【発明の効果】以上説明したように本発明によれば、１
つの命令で、複数のデータ中の或るビットで構成される
ビットプレーンに対するＸ分木による演算処理を実現す
るＳＩＭＤ型情報処理装置を提供できる。

【００７９】また、上記Ｘ分木処理中に必要となる比較
演算を高速にすることも可能になる。

【図面の簡単な説明】

【図１】第１の実施形態におけるＳＩＭＤ型情報処理装
置のブロック図である。

【図２】図１におけるｋ²分木演算の比較部のブロック
図である。

【図３】図２における４分木演算回路のブロック図であ
る。

【図４】第２の実施形態における比較部におけるマイク
ロプログラムのフロー図である。

【図５】第２の実施形態における４分木演算部のマクロ
プログラムのフロー図である。

【図６】符号化対象の画像の一例を示す図である。

【図７】４分木処理を説明するための図である。

【図８】ＳＩＭＤ型情報処理装置における２つのレジス
タの各要素間での演算を示す概念図である。

【図９】ＳＩＭＤ型情報処理装置におけるレジスタの全
要素ともう一方のレジスタの最下位もしくは最上位の要
素との演算を示す概念図である。

【図１０】ＳＩＭＤ型情報処理装置におけるレジスタの
全要素と命令に埋め込まれた即値との演算を示す概念図
である。

【図１１】実施形態における４分木命令によってブロッ
クの構造を計算した演算結果の例を示す図である。

【図１２】ソースレジスタに入れる要素の順序を示す図
である。

【図１３】第３の実施形態におけるＳＩＭＤ型情報処理
装置のブロック図である。

【図１４】図１３におけるビット埋め演算部の具体的な
構成を示す図である。

【図１５】第３の実施形態における演算の例を示す図で
ある。

【図１６】第４の実施形態を実現するためのマクロプロ
グラムのフロー図である。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B057 CA08 CA12 CA16 CB08 CB12 CB16 CC02 CG07 CH01 CH08 5C059 KK12 KK50 MA35 UA02 5C078 AA04 BA57 BA64 CA31 DA01 DB19

Claims

【特許請求の範囲】

【請求項１】ｍビットで表されるデータをｎ個保持可
能なレジスタと、該レジスタに格納されたデータそれぞ
れのビットｉで構成されるビットプレーンに対して有意
なビットの存在を示すデータを、１つのＸ分木処理の処
理命令で生成するＸ分木演算手段とを備えるＳＩＭＤ型
情報処理装置であって、前記Ｘ分木演算手段は、前記レジスタ内のｎ個のデータそれぞれと２ⁱの比較
し、比較結果を出力する比較手段と、ｎ個の比較結果の論理和を演算する第１演算手段と、ｎ個の比較結果中のｎ／Ｘ個の比較結果を論理和を演算
するＸ個の第２演算手段と、該第２演算手段の論理和の結果が有意である場合に、当
該第２演算手段で論理和演算の対象となった前記比較結
果を出力する第３演算手段と、前記第１演算手段、前記第２演算手段、前記第３演算手
段の演算結果を出力する出力手段とを備えることを特徴
とするＳＩＭＤ型情報処理装置。
【請求項２】更に、前記ビットｉのプレーンに対する命令であることを示す
数値ｉを格納するためのパラメータレジスタと、初期値“１”のデータを前記パラメータレジスタに格納
されたｉビット上位にシフトすることで２ⁱを算出する
シフト手段とを備え、前記比較手段は、前記シフト手段
でシフトして得られたデータを用いることを特徴とする
請求項第１項に記載のＳＩＭＤ型情報処理装置。
【請求項３】前記出力手段は、デスティネーションレ
ジスタに出力することを特徴とする請求項第１項又は第
２項に記載のＳＩＭＤ型演算装置。
【請求項４】前記Ｘ分木演算手段を構成する各手段
は、ワイヤードロジックで構成されることを特徴とする
請求項第１項乃至第３項のいずれか１項に記載のＳＩＭ
Ｄ型演算装置。
【請求項５】前記Ｘ分木演算手段は、マイクロプログ
ラムで構成されることを特徴とする請求項第１項乃至第
３項のいずれか１項に記載のＳＩＭＤ型演算装置。
【請求項６】前記Ｘ分木は４分木であることを特徴と
する請求項第１項乃至第６項のいずれか１項に記載のＳ
ＩＭＤ型情報処理装置。
【請求項７】前記比較手段は、ｍビットで表されるデータをｎ個保持可能なソースレジ
スタと、該ソースレジスタに格納された各データそれぞれに対
し、有意な上位ビットがある場合に、下位ビットに伝播
する論理ゲートユニットとを備え各データのビットｉが“０”か“１”かを判断すること
で、２ⁱ以上のデータを有するか否かの比較結果を出力
することを特徴とする請求項第１項乃至第６項のいずれ
か１項に記載のＳＩＭＤ型情報処理装置。
【請求項８】ｍビットで表されるデータをｎ個保持可
能なレジスタと、該レジスタに格納されたデータが２ⁱ
以上の値を持つか否かを１つ処理命令で生成する演算手
段とを備えるＳＩＭＤ型情報処理装置であって、該レジスタに格納された各データそれぞれに対し、有意
な上位ビットがある場合に、下位ビットに伝播する論理
ゲートユニットを備え、各データのビットｉが“０”か“１”かを判断するだけ
で、２ⁱ以上のデータを有するか否かの可能としたＳＩ
ＭＤ型情報処理装置。