JP3145510B2 - 圧縮符号の復号化方法及び装置 - Google Patents
圧縮符号の復号化方法及び装置Info
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- JP3145510B2 JP3145510B2 JP30641292A JP30641292A JP3145510B2 JP 3145510 B2 JP3145510 B2 JP 3145510B2 JP 30641292 A JP30641292 A JP 30641292A JP 30641292 A JP30641292 A JP 30641292A JP 3145510 B2 JP3145510 B2 JP 3145510B2
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- bit
- decoding
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Description
【０００１】
【産業上の利用分野】本発明は、例えばファクシミリ装
置の符号化方式として使用されているＭＨ符号（Modifi
ed Haffman Code ），ＭＲ符号（Modified Read Code）
等の可変長の圧縮符号を復号化するための圧縮符号の復
号化方法及び装置に関する。
置の符号化方式として使用されているＭＨ符号（Modifi
ed Haffman Code ），ＭＲ符号（Modified Read Code）
等の可変長の圧縮符号を復号化するための圧縮符号の復
号化方法及び装置に関する。
【０００２】
【従来の技術】従来、ＭＨ符号等の可変長の圧縮符号を
復号化する場合には、符号データを１ビットずつ判定
し、２分木を順次辿りながら復号化処理を行っている。
即ち、図７に示すＭＨ符号のターミネイティング符号の
復号処理を例にとると、１回の判定処理によって求めら
れるノード情報は、通常、図８に示すように、そのノー
ドで復号値が決定されるかどうかのフラグと、決定され
た場合の復号値と、決定されない場合の“０”、“１”
に対応した分岐先の情報とにより構成される。例えば、
黒のＭＨ符号として“10…”が入力された場合、まず、
図９に示すように、ルートノードから検索を開始し、最
初のビットが“１”であるため、ルートノードの“１”
の分岐先へ進む。次のノードのフラグが“継続”である
ので、次のビットを読む。次のビットが“０”であるた
め、“０”の分岐先へ進む。次の分岐先のノードのフラ
グは、“決定”であるため、そのノードの復号値“３”
を出力する。これにより、“黒３画素”が復号化された
ランレングスデータであることがわかる。
復号化する場合には、符号データを１ビットずつ判定
し、２分木を順次辿りながら復号化処理を行っている。
即ち、図７に示すＭＨ符号のターミネイティング符号の
復号処理を例にとると、１回の判定処理によって求めら
れるノード情報は、通常、図８に示すように、そのノー
ドで復号値が決定されるかどうかのフラグと、決定され
た場合の復号値と、決定されない場合の“０”、“１”
に対応した分岐先の情報とにより構成される。例えば、
黒のＭＨ符号として“10…”が入力された場合、まず、
図９に示すように、ルートノードから検索を開始し、最
初のビットが“１”であるため、ルートノードの“１”
の分岐先へ進む。次のノードのフラグが“継続”である
ので、次のビットを読む。次のビットが“０”であるた
め、“０”の分岐先へ進む。次の分岐先のノードのフラ
グは、“決定”であるため、そのノードの復号値“３”
を出力する。これにより、“黒３画素”が復号化された
ランレングスデータであることがわかる。
【０００３】また、図１０に示すように、各ノードの情
報を、決定の場合には、決定フラグと復号値、決定でな
い場合には、“０”の分岐先と“１”の分岐先で構成す
ることにより、各ノードの情報量を削減してＲＯＭテー
ブルの容量を削減することもなされている。
報を、決定の場合には、決定フラグと復号値、決定でな
い場合には、“０”の分岐先と“１”の分岐先で構成す
ることにより、各ノードの情報量を削減してＲＯＭテー
ブルの容量を削減することもなされている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の圧縮符号の復号化方式では、１ビットずつ符号
を判定し、分岐処理を繰返す方式であるため、１０ビッ
トの圧縮符号であれば、１０回の分岐が必要になる。こ
のように、従来の方式は、判定、分岐の数が多く、処理
のステップ数が増えるためにＣＰＵの負担が大きいとい
う欠点がある。また、命令を先読みするタイプのＣＰＵ
を使用した場合には、分岐が入ると先読みした命令が無
駄になるという問題点もある。
た従来の圧縮符号の復号化方式では、１ビットずつ符号
を判定し、分岐処理を繰返す方式であるため、１０ビッ
トの圧縮符号であれば、１０回の分岐が必要になる。こ
のように、従来の方式は、判定、分岐の数が多く、処理
のステップ数が増えるためにＣＰＵの負担が大きいとい
う欠点がある。また、命令を先読みするタイプのＣＰＵ
を使用した場合には、分岐が入ると先読みした命令が無
駄になるという問題点もある。
【０００５】本発明はこのような問題点を解決するため
になされたもので、判定及び分岐の数を削減することが
でき、高速処理が可能な圧縮符号の復号化方法及び装置
を提供することを目的とする。
になされたもので、判定及び分岐の数を削減することが
でき、高速処理が可能な圧縮符号の復号化方法及び装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る圧縮符号の
復号化方法は、可変長の圧縮符号を順次読み込んで、そ
の値で決定される分岐先に順次分岐しながら復号値を得
る圧縮符号の復号化方法において、前記圧縮符号を２ｍ
ビット（ｍは２以上の整数）のレジスタからｎビット
（ｎは２以上でｍ以下の整数）ずつ読み込み、復号可能
であれば復号値及び復号処理に供されたビット数の情報
を出力し、前記復号処理に供されたビット数の情報に基
づいて次に読み込む前記ｎビットの圧縮符号が格納され
た前記レジスタの位置を決定し、復号不可能であれば次
の分岐先情報を出力して前記レジスタからｎビットの圧
縮符号を読み込む位置をｎビットずらして、前記復号値
が決定されるまで前記ｎビットの圧縮符号の読み込みと
分岐とを繰返し、前記レジスタから上位ｍビット以上の
圧縮符号が読み出されたら、前記レジスタに格納された
圧縮符号をｍビットだけ上位ビット方向にシフトすると
共に、次のｍビットの圧縮符号を前記レジスタの下位ビ
ット側に格納し、前記レジスタからｎビットの圧縮符号
を読み込む位置を前記レジスタの上位ビット方向にｍビ
ット分ずらすことを特徴とする。
復号化方法は、可変長の圧縮符号を順次読み込んで、そ
の値で決定される分岐先に順次分岐しながら復号値を得
る圧縮符号の復号化方法において、前記圧縮符号を２ｍ
ビット（ｍは２以上の整数）のレジスタからｎビット
（ｎは２以上でｍ以下の整数）ずつ読み込み、復号可能
であれば復号値及び復号処理に供されたビット数の情報
を出力し、前記復号処理に供されたビット数の情報に基
づいて次に読み込む前記ｎビットの圧縮符号が格納され
た前記レジスタの位置を決定し、復号不可能であれば次
の分岐先情報を出力して前記レジスタからｎビットの圧
縮符号を読み込む位置をｎビットずらして、前記復号値
が決定されるまで前記ｎビットの圧縮符号の読み込みと
分岐とを繰返し、前記レジスタから上位ｍビット以上の
圧縮符号が読み出されたら、前記レジスタに格納された
圧縮符号をｍビットだけ上位ビット方向にシフトすると
共に、次のｍビットの圧縮符号を前記レジスタの下位ビ
ット側に格納し、前記レジスタからｎビットの圧縮符号
を読み込む位置を前記レジスタの上位ビット方向にｍビ
ット分ずらすことを特徴とする。
【０００７】また、本発明に係る圧縮符号の復号化装置
は、可変長の圧縮符号を２ｍビット（ｍは２以上の整
数）分格納するレジスタと、分岐先情報及び前記レジス
タから読み込まれたｎビット（ｎは２以上でｍ以下の整
数）の圧縮符号から復号値が決定するかどうかを示す復
号決定情報と、復号値が決定されない場合には次の分岐
先情報、復号値が決定される場合には復号値及び復号処
理に供されたビット数の情報とを含むノード情報を出力
するノード情報出力手段と、このノード情報出力手段か
ら出力される復号決定情報から復号値が決定されるかど
うかを判定するノード判定手段と、このノード判定手段
で前記復号値が決定されると判定された場合には前記復
号値を出力すると共に前記復号処理に供されたビット数
の情報で決まる前記レジスタの次のｎビットの格納位置
を決定しこの格納位置から圧縮符号を読み出して前記ノ
ード情報出力手段に供給し、前記ノード判定手段で前記
復号値が決定されないと判定された場合には前記ノード
情報出力手段から出力される次の分岐先情報を前記ノー
ド情報出力手段に供給すると共に前記レジスタからｎビ
ットの圧縮符号を読み込む位置をｎビットずらして次の
ｎビットの圧縮符号を前記ノード情報出力手段に供給す
るデータ出力制御手段とを具備し、前記レジスタから上
位ｍビット以上の圧縮符号が読み出されたら、前記レジ
スタに格納された圧縮符号をｍビットだけ上位ビット方
向にシフトすると共に、次のｍビットの圧縮符号を前記
レジスタの下位ビット側に格納し、前記レジスタからｎ
ビットの圧縮符号を読み込む位置を前記レジスタの上位
ビット方向にｍビット分ずらすようにしたことを特徴と
する。
は、可変長の圧縮符号を２ｍビット（ｍは２以上の整
数）分格納するレジスタと、分岐先情報及び前記レジス
タから読み込まれたｎビット（ｎは２以上でｍ以下の整
数）の圧縮符号から復号値が決定するかどうかを示す復
号決定情報と、復号値が決定されない場合には次の分岐
先情報、復号値が決定される場合には復号値及び復号処
理に供されたビット数の情報とを含むノード情報を出力
するノード情報出力手段と、このノード情報出力手段か
ら出力される復号決定情報から復号値が決定されるかど
うかを判定するノード判定手段と、このノード判定手段
で前記復号値が決定されると判定された場合には前記復
号値を出力すると共に前記復号処理に供されたビット数
の情報で決まる前記レジスタの次のｎビットの格納位置
を決定しこの格納位置から圧縮符号を読み出して前記ノ
ード情報出力手段に供給し、前記ノード判定手段で前記
復号値が決定されないと判定された場合には前記ノード
情報出力手段から出力される次の分岐先情報を前記ノー
ド情報出力手段に供給すると共に前記レジスタからｎビ
ットの圧縮符号を読み込む位置をｎビットずらして次の
ｎビットの圧縮符号を前記ノード情報出力手段に供給す
るデータ出力制御手段とを具備し、前記レジスタから上
位ｍビット以上の圧縮符号が読み出されたら、前記レジ
スタに格納された圧縮符号をｍビットだけ上位ビット方
向にシフトすると共に、次のｍビットの圧縮符号を前記
レジスタの下位ビット側に格納し、前記レジスタからｎ
ビットの圧縮符号を読み込む位置を前記レジスタの上位
ビット方向にｍビット分ずらすようにしたことを特徴と
する。
【０００８】
【作用】本発明によれば、１回の判定処理でｎ（複数）
ビットの判定を行うので、１ビットずつ判定する従来の
方式に比べ、分岐回数を１／ｎに削減することができ
る。また、例えばＭＨ，ＭＲ，ＭＭＲ符号では、出現確
率の高いランレングスデータに少ないビット数を割り当
てるようにしているので、ｎの値を適当な値、例えば４
ビット程度に設定しても、１回の判定処理で復号値が決
定される確率は極めて高くなる。このため、分岐処理の
頻度が減少する。したがって、この発明によれば、従来
の２分木を辿る復号化方式に比べて、復号処理を大幅に
高速化することができる。
ビットの判定を行うので、１ビットずつ判定する従来の
方式に比べ、分岐回数を１／ｎに削減することができ
る。また、例えばＭＨ，ＭＲ，ＭＭＲ符号では、出現確
率の高いランレングスデータに少ないビット数を割り当
てるようにしているので、ｎの値を適当な値、例えば４
ビット程度に設定しても、１回の判定処理で復号値が決
定される確率は極めて高くなる。このため、分岐処理の
頻度が減少する。したがって、この発明によれば、従来
の２分木を辿る復号化方式に比べて、復号処理を大幅に
高速化することができる。
【０００９】
【実施例】以下、添付の図面を参照してこの発明の実施
例について説明する。図１はこの発明の実施例に係るＭ
Ｈ符号の復号化装置を示すブロック図である。ここで
は、１度に４ビットずつ判定する例について説明する。
この装置は、ノード判定と復号値の出力制御を実行する
ＣＰＵ１と、ノード情報を出力するノード情報出力部２
とから構成されている。
例について説明する。図１はこの発明の実施例に係るＭ
Ｈ符号の復号化装置を示すブロック図である。ここで
は、１度に４ビットずつ判定する例について説明する。
この装置は、ノード判定と復号値の出力制御を実行する
ＣＰＵ１と、ノード情報を出力するノード情報出力部２
とから構成されている。
【００１０】ＣＰＵ１は、内部にノード検索途中の分岐
先を格納する１２ビットの分岐先レジスタ３と、入力さ
れるＭＨ符号を格納するための１６ビットの入力データ
レジスタ４とを備えている。入力データレジスタ４から
は任意の位置の４ビットのデータのみが取り出されるよ
うになっており、この４ビットのデータを下位とし、分
岐先レジスタ３からの１２ビットの分岐先データを上位
とする１６ビットのデータが、ノード情報出力部２の入
力値として供給されている。
先を格納する１２ビットの分岐先レジスタ３と、入力さ
れるＭＨ符号を格納するための１６ビットの入力データ
レジスタ４とを備えている。入力データレジスタ４から
は任意の位置の４ビットのデータのみが取り出されるよ
うになっており、この４ビットのデータを下位とし、分
岐先レジスタ３からの１２ビットの分岐先データを上位
とする１６ビットのデータが、ノード情報出力部２の入
力値として供給されている。
【００１１】図２は、ノード情報出力部２から出力され
るノード情報の一例を示す図である。即ち、ノード情報
は、３２ビットのデータで、その最上位ビット（ＭＳ
Ｂ）は、復号値が決定されるかどうかを示す復号決定情
報としてのフラグである。このフラグが“０”であれば
継続（未決定）、“１”であれば決定を示している。継
続を示すフラグに続く、残りの３１ビットのうち、上位
１５ビットは“０”、下位１６ビットは次の分岐先情報
となっている。なお、分岐先情報のうち下位４ビット
は、常に“０”となっている。また、決定を示すフラグ
に続く、残りの３１ビットのうち、上位１５ビットは値
（復号値）、下位１６ビットは復号処理に供されたビッ
ト数の情報valid となっている。
るノード情報の一例を示す図である。即ち、ノード情報
は、３２ビットのデータで、その最上位ビット（ＭＳ
Ｂ）は、復号値が決定されるかどうかを示す復号決定情
報としてのフラグである。このフラグが“０”であれば
継続（未決定）、“１”であれば決定を示している。継
続を示すフラグに続く、残りの３１ビットのうち、上位
１５ビットは“０”、下位１６ビットは次の分岐先情報
となっている。なお、分岐先情報のうち下位４ビット
は、常に“０”となっている。また、決定を示すフラグ
に続く、残りの３１ビットのうち、上位１５ビットは値
（復号値）、下位１６ビットは復号処理に供されたビッ
ト数の情報valid となっている。
【００１２】図３は、ノード情報出力部２をＲＯＭテー
ブルで構成した場合の記憶内容を示す図である。ＲＯＭ
データとして記憶された分岐先情報は、次にアクセスす
るＲＯＭアドレスに対応している。ここで、白のランレ
ングスへの復号化のために必要なノード数が３５１であ
るとすると、黒のランレングスへの復号化のためのノー
ドは、アドレス３５２から開始されることになる。
ブルで構成した場合の記憶内容を示す図である。ＲＯＭ
データとして記憶された分岐先情報は、次にアクセスす
るＲＯＭアドレスに対応している。ここで、白のランレ
ングスへの復号化のために必要なノード数が３５１であ
るとすると、黒のランレングスへの復号化のためのノー
ドは、アドレス３５２から開始されることになる。
【００１３】また、ＣＰＵ１には、その機能として、ノ
ード判定とデータ出力制御とを実行するノード判定・デ
ータ出力制御部５が備えられている。ノード判定・デー
タ出力制御部５は、ノード情報出力部２から出力される
ノード情報のうちのフラグを判定して、継続であれば、
分岐先情報のうち、上位１２ビットを分岐先レジスタ３
にセットし、入力データレジスタ４から次の４ビットの
符号データを取り出して、１２ビットの分岐先情報と合
わせた１６ビットのデータを、ノード情報出力部２のア
ドレスとして供給する。また、ノード判定・データ出力
制御部５は、ノード情報出力部２から出力されるノード
情報のうちのフラグが決定を示している場合には、復号
値を出力すると共に、使用ビット数を示すvalid 情報に
基づいて次に入力データレジスタ４から取り出す４ビッ
トの位置を決定する。
ード判定とデータ出力制御とを実行するノード判定・デ
ータ出力制御部５が備えられている。ノード判定・デー
タ出力制御部５は、ノード情報出力部２から出力される
ノード情報のうちのフラグを判定して、継続であれば、
分岐先情報のうち、上位１２ビットを分岐先レジスタ３
にセットし、入力データレジスタ４から次の４ビットの
符号データを取り出して、１２ビットの分岐先情報と合
わせた１６ビットのデータを、ノード情報出力部２のア
ドレスとして供給する。また、ノード判定・データ出力
制御部５は、ノード情報出力部２から出力されるノード
情報のうちのフラグが決定を示している場合には、復号
値を出力すると共に、使用ビット数を示すvalid 情報に
基づいて次に入力データレジスタ４から取り出す４ビッ
トの位置を決定する。
【００１４】１６ビットの入力データレジスタ４から任
意の４ビットのデータを取り出すには、例えばＣ言語の
ビットフィールドを使用することができる。即ち、図４
に示すように、１６ビットのデータのうち、任意の数の
ビットを読み飛ばした後の４ビットをアクセスできるデ
ータ構造を定義する。ここで、dmは、図５に示すよう
に、１６ビットのデータのうちＭＳＢから読み飛ばすビ
ット数を意味し、getData.fourＸは、７−Ｘビット読み
飛ばした後の４ビットを取り出すという命令を示してい
る。なお、ここではＭＳＢから最大７ビットを読み飛ば
し可能にし、上位８ビットのデータを復号処理に使い切
った時点で、８ビットずれた次の１６ビットを新たなデ
ータとして入力データレジスタ４にセットするようにし
ている。
意の４ビットのデータを取り出すには、例えばＣ言語の
ビットフィールドを使用することができる。即ち、図４
に示すように、１６ビットのデータのうち、任意の数の
ビットを読み飛ばした後の４ビットをアクセスできるデ
ータ構造を定義する。ここで、dmは、図５に示すよう
に、１６ビットのデータのうちＭＳＢから読み飛ばすビ
ット数を意味し、getData.fourＸは、７−Ｘビット読み
飛ばした後の４ビットを取り出すという命令を示してい
る。なお、ここではＭＳＢから最大７ビットを読み飛ば
し可能にし、上位８ビットのデータを復号処理に使い切
った時点で、８ビットずれた次の１６ビットを新たなデ
ータとして入力データレジスタ４にセットするようにし
ている。
【００１５】次に、このように構成された復号装置の動
作について説明する。図６は、ＣＰＵ１の処理を示すフ
ローチャートである。先ず、初期設定操作として、変数
Ｘに７をセットし、分岐先レジスタ３の内容をルートノ
ードに対応した値にプリセットする。例えば白のランレ
ングスの復号化に３５１のノードが必要である場合に
は、白の復号化のときに“０”、黒の復号化のときに
“３５２”がプリセットされる（Ｓ１）。次に入力デー
タレジスタ４にＭＨ符号データを１６ビット分セットし
（Ｓ２）、“getData.fourＸ”コマンドにより、指定さ
れた位置の４ビットを取り出す（Ｓ３）。これにより、
ノード情報出力部２にアドレスが供給される。次に、ノ
ード情報出力部２（ＲＯＭ）から出力されるノード情報
を参照し（Ｓ４）、フラグを判定する（Ｓ５）。
作について説明する。図６は、ＣＰＵ１の処理を示すフ
ローチャートである。先ず、初期設定操作として、変数
Ｘに７をセットし、分岐先レジスタ３の内容をルートノ
ードに対応した値にプリセットする。例えば白のランレ
ングスの復号化に３５１のノードが必要である場合に
は、白の復号化のときに“０”、黒の復号化のときに
“３５２”がプリセットされる（Ｓ１）。次に入力デー
タレジスタ４にＭＨ符号データを１６ビット分セットし
（Ｓ２）、“getData.fourＸ”コマンドにより、指定さ
れた位置の４ビットを取り出す（Ｓ３）。これにより、
ノード情報出力部２にアドレスが供給される。次に、ノ
ード情報出力部２（ＲＯＭ）から出力されるノード情報
を参照し（Ｓ４）、フラグを判定する（Ｓ５）。
【００１６】フラグが“０”であれば、ノード情報に含
まれる分岐先情報を分岐先レジスタ３にセットし（Ｓ
６）、変数Ｘから４を減じる（Ｓ７）。一方、フラグが
“１”であれば、ノード情報に含まれる復号値を出力し
（Ｓ８）、分岐先レジスタ３をリセットする（Ｓ９）。
この場合には、変数Ｘからvalid 情報を減じる（Ｓ１
０）。次に、変数Ｘが０よりも小さくなったかどうかを
判定し（Ｓ１１）、０以上であれば、ステップＳ３に戻
り、“getData.fourＸ”を実行する。また、変数Ｘが０
よりも小さくなった場合には、変数Ｘに８を加え（Ｓ１
２）、ステップＳ２に戻って、８ビットずれた次の１６
ビットのＭＨ符号を入力データレジスタ４にセットす
る。以上の処理を繰返すことにより、４ビットずつの判
定処理を実現することができる。
まれる分岐先情報を分岐先レジスタ３にセットし（Ｓ
６）、変数Ｘから４を減じる（Ｓ７）。一方、フラグが
“１”であれば、ノード情報に含まれる復号値を出力し
（Ｓ８）、分岐先レジスタ３をリセットする（Ｓ９）。
この場合には、変数Ｘからvalid 情報を減じる（Ｓ１
０）。次に、変数Ｘが０よりも小さくなったかどうかを
判定し（Ｓ１１）、０以上であれば、ステップＳ３に戻
り、“getData.fourＸ”を実行する。また、変数Ｘが０
よりも小さくなった場合には、変数Ｘに８を加え（Ｓ１
２）、ステップＳ２に戻って、８ビットずれた次の１６
ビットのＭＨ符号を入力データレジスタ４にセットす
る。以上の処理を繰返すことにより、４ビットずつの判
定処理を実現することができる。
【００１７】ここで、黒のＭＨ符号として“1000”が入
力されたとすると、黒のルートノードは３５２から始ま
るので、３５２＋８（＝“1000”）＝３６０で示すアド
レスのデータが参照される。図３を参照すると、アドレ
ス“３６０”のフラグは“１”（決定）であるから、Ｃ
ＰＵ１は値“３”を出力する。これにより、復号結果が
“黒３画素”であることが分かる。また、valid ＝
“２”であるから、入力データレジスタ４の２ビットず
れた位置から次の復号処理が実施される。なお、以上の
処理は、黒のＭＨ符号として“10XX”の“XX”の部分が
どのような値でも同じになる必要がある。このため、ア
ドレスが３５２＋８＝３６０から３５２＋１１（＝“10
11" ）＝３６３まではノード情報の内容は同じになる。
即ち、最初の４ビットのうち、先頭の２ビットが“10”
であれば、続く２ビットがいかなる値であろうとも、検
索の結果としては、“黒３画素”、“２ビット使用”に
なる。
力されたとすると、黒のルートノードは３５２から始ま
るので、３５２＋８（＝“1000”）＝３６０で示すアド
レスのデータが参照される。図３を参照すると、アドレ
ス“３６０”のフラグは“１”（決定）であるから、Ｃ
ＰＵ１は値“３”を出力する。これにより、復号結果が
“黒３画素”であることが分かる。また、valid ＝
“２”であるから、入力データレジスタ４の２ビットず
れた位置から次の復号処理が実施される。なお、以上の
処理は、黒のＭＨ符号として“10XX”の“XX”の部分が
どのような値でも同じになる必要がある。このため、ア
ドレスが３５２＋８＝３６０から３５２＋１１（＝“10
11" ）＝３６３まではノード情報の内容は同じになる。
即ち、最初の４ビットのうち、先頭の２ビットが“10”
であれば、続く２ビットがいかなる値であろうとも、検
索の結果としては、“黒３画素”、“２ビット使用”に
なる。
【００１８】また、黒のＭＨ符号として“00010100”が
入力されたとすると、最初の４ビットは“0001”である
から、ルートノードは３５２＋１（＝“0001”）＝３５
３となる。図３を参照すると、アドレス“３５３”のフ
ラグは“０”（継続）であるから、ＣＰＵ１は、分岐先
“４００”を分岐先レジスタ３にセットする。次の４ビ
ットは“0100”であるから、４００＋４（＝“0100”）
＝４０４を参照すると、フラグが“１”（決定）である
ので、値“８”を検索結果として出力し、valid ＝
“２”により、２ビットが使用されたことが分かる。
入力されたとすると、最初の４ビットは“0001”である
から、ルートノードは３５２＋１（＝“0001”）＝３５
３となる。図３を参照すると、アドレス“３５３”のフ
ラグは“０”（継続）であるから、ＣＰＵ１は、分岐先
“４００”を分岐先レジスタ３にセットする。次の４ビ
ットは“0100”であるから、４００＋４（＝“0100”）
＝４０４を参照すると、フラグが“１”（決定）である
ので、値“８”を検索結果として出力し、valid ＝
“２”により、２ビットが使用されたことが分かる。
【００１９】このように、本システムによれば、少ない
分岐回数で可変長のＭＨ符号を復号化することができる
ので、高速処理が可能になる。なお、以上はＭＨ符号を
例にあげて説明したが、本発明は、ＭＲ符号及びＭＭＲ
符号等の他の可変長圧縮符号の復号化全般にも適用可能
である。また、上記実施例では４ビットを一度に判定す
る例について説明したが、複数ビット数であれば、本発
明の効果を奏することができる。なお、参考までに、判
定ビット数がそれぞれ１，４，８の場合の処理時間の実
測データを下記表１に示す。原稿は、ＭＨ符号で符号化
されたＡ１サイズの等高線図を使用した。
分岐回数で可変長のＭＨ符号を復号化することができる
ので、高速処理が可能になる。なお、以上はＭＨ符号を
例にあげて説明したが、本発明は、ＭＲ符号及びＭＭＲ
符号等の他の可変長圧縮符号の復号化全般にも適用可能
である。また、上記実施例では４ビットを一度に判定す
る例について説明したが、複数ビット数であれば、本発
明の効果を奏することができる。なお、参考までに、判
定ビット数がそれぞれ１，４，８の場合の処理時間の実
測データを下記表１に示す。原稿は、ＭＨ符号で符号化
されたＡ１サイズの等高線図を使用した。
【００２０】
【表１】
【００２１】以上の結果から明らかなように、１回に読
むビット数を１ビットから４ビットにすることにより、
処理時間をほぼ１／２に短縮することができる。なお、
４ビットと８ビットで大きな差がないのは、ＭＨ符号の
性質上、出現頻度の高い符号に２〜４ビットという少な
いビット数を割り当てているので、殆どの場合、１回の
判定で復号値が決定されてしまうからである。しかし、
ビット数を増やすことは、全体的なノード数を削減でき
ることを意味し、これはＲＯＭテーブルの容量を削減す
る上で極めて有利である。
むビット数を１ビットから４ビットにすることにより、
処理時間をほぼ１／２に短縮することができる。なお、
４ビットと８ビットで大きな差がないのは、ＭＨ符号の
性質上、出現頻度の高い符号に２〜４ビットという少な
いビット数を割り当てているので、殆どの場合、１回の
判定で復号値が決定されてしまうからである。しかし、
ビット数を増やすことは、全体的なノード数を削減でき
ることを意味し、これはＲＯＭテーブルの容量を削減す
る上で極めて有利である。
【００２２】
【発明の効果】以上述べたように、本発明によれば、１
回の判定処理でｎ（複数）ビットの判定を行うので、従
来の１ビットずつ判定して２分木を辿る復号化方式に比
べて、復号処理を大幅に高速化することができるという
効果を奏する。
回の判定処理でｎ（複数）ビットの判定を行うので、従
来の１ビットずつ判定して２分木を辿る復号化方式に比
べて、復号処理を大幅に高速化することができるという
効果を奏する。
【図１】 本発明の実施例に係る圧縮符号の復号化装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 同システムにおけるノード情報を示す図であ
る。
る。
【図３】 同システムにおけるノード情報出力部（ＲＯ
Ｍテーブル）の内容を示す図である。
Ｍテーブル）の内容を示す図である。
【図４】 同システムにおける任意の位置の４ビットを
取り出すデータ構造を設定するプログラムを示す図であ
る。
取り出すデータ構造を設定するプログラムを示す図であ
る。
【図５】 同システムにおける任意の位置の４ビットを
取り出す処理を説明するための図である。
取り出す処理を説明するための図である。
【図６】 同システムの復号化処理を示すフローチャー
トである。
トである。
【図７】 ＭＨ符号におけるターミネイティング符号を
示す図である。
示す図である。
【図８】 従来の２分木方式のノード情報を示す図であ
る。
る。
【図９】 従来の２分木方式による検索手順を説明する
ための図である。
ための図である。
【図１０】 従来の２分木方式のノード情報の他の形態
を示す図である。
を示す図である。
１…ＣＰＵ、２…ノード情報出力部、３…分岐先レジス
タ、４…入力データレジスタ、５…ノード判定・データ
出力制御部。
タ、４…入力データレジスタ、５…ノード判定・データ
出力制御部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/42
Claims (2)
- 【請求項１】 可変長の圧縮符号を順次読み込んで、そ
の値で決定される分岐先に順次分岐しながら復号値を得
る圧縮符号の復号化方法において、 前記圧縮符号を２ｍビット（ｍは２以上の整数）のレジ
スタからｎビット（ｎは２以上でｍ以下の整数）ずつ読
み込み、 復号可能であれば復号値及び復号処理に供されたビット
数の情報を出力し、前記復号処理に供されたビット数の
情報に基づいて次に読み込む前記ｎビットの圧縮符号が
格納された前記レジスタの位置を決定し、 復号不可能であれば次の分岐先情報を出力して前記レジ
スタからｎビットの圧縮符号を読み込む位置をｎビット
ずらして、前記復号値が決定されるまで前記ｎビットの
圧縮符号の読み込みと分岐とを繰返し、 前記レジスタから上位ｍビット以上の圧縮符号が読み出
されたら、前記レジスタに格納された圧縮符号をｍビッ
トだけ上位ビット方向にシフトすると共に、次のｍビッ
トの圧縮符号を前記レジスタの下位ビット側に格納し、
前記レジスタからｎビットの圧縮符号を読み込む位置を
前記レジスタの上位ビット方向にｍビット分ずらす こと
を特徴とする圧縮符号の復号化方法。 - 【請求項２】 可変長の圧縮符号を２ｍビット（ｍは２
以上の整数）分格納するレジスタと、 分岐先情報及び前記レジスタから読み込まれたｎビット
（ｎは２以上でｍ以下の整数）の圧縮符号から復号値が
決定するかどうかを示す復号決定情報と、復号値が決定
されない場合には次の分岐先情報、復号値が決定される
場合には復号値及び復号処理に供されたビット数の情報
とを含むノード情報を出力するノード情報出力手段と、 このノード情報出力手段から出力される復号決定情報か
ら復号値が決定されるかどうかを判定するノード判定手
段と、 このノード判定手段で前記復号値が決定されると判定さ
れた場合には前記復号値を出力すると共に前記復号処理
に供されたビット数の情報で決まる前記レジスタの次の
ｎビットの格納位置を決定しこの格納位置から圧縮符号
を読み出して前記ノード情報出力手段に供給し、前記ノ
ード判定手段で前記復号値が決定されないと判定された
場合には前記ノード情報出力手段から出力される次の分
岐先情報を前記ノード情報出力手段に供給すると共に前
記レジスタからｎビットの圧縮符号を読み込む位置をｎ
ビットずらして次のｎビットの圧縮符号を前記ノード情
報出力手段に供給するデータ出力制御手段とを具備し、前記レジスタから上位ｍビット以上の圧縮符号が読み出
されたら、前記レジスタに格納された圧縮符号をｍビッ
トだけ上位ビット方向にシフトすると共に、次のｍビッ
トの圧縮符号を前記レジスタの下位ビット側に格納し、
前記レジスタからｎビットの圧縮符号を読み込む位置を
前記レジスタの上位ビット方向にｍビット分ずらすよう
にした ことを特徴とする圧縮符号の復号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30641292A JP3145510B2 (ja) | 1992-10-20 | 1992-10-20 | 圧縮符号の復号化方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30641292A JP3145510B2 (ja) | 1992-10-20 | 1992-10-20 | 圧縮符号の復号化方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132833A JPH06132833A (ja) | 1994-05-13 |
| JP3145510B2 true JP3145510B2 (ja) | 2001-03-12 |
Family
ID=17956712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30641292A Expired - Lifetime JP3145510B2 (ja) | 1992-10-20 | 1992-10-20 | 圧縮符号の復号化方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3145510B2 (ja) |
-
1992
- 1992-10-20 JP JP30641292A patent/JP3145510B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06132833A (ja) | 1994-05-13 |
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