JP2761449B2 - イメージ処理システム - Google Patents

イメージ処理システム

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にイメージ処理シス
テム及び方法に、特にパイプライン方式のイメージ処理
手法を用いる並列処理システムに関する。
【０００２】
【従来の技術】単一命令−複数データストリーム(SIMD)
及び複数命令−複数データストリーム(MIMD)並列処理シ
ステムには下記のような制約がある。
【０００３】SIMDシステムでは、入力データ・セグメン
トの区画は、データ・セグメントの並列実行中の適切な
プロセッサ・ロード平衡の達成を困難にする。また、入
力データ経路上の増分データ帯域幅要求は、SIMDシステ
ムにおける並列プロセッサ数の増加が所望されるときに
は設計の重荷になる。
【０００４】MIMDシステムでは、複数のプロセッサの間
のデータフロー通信及び同期の際に一般に複雑さが存在
する。
【０００５】イメージ・データのブロックが処理されて
いるとき、例えばイメージ・データが圧縮(符号化)又は
圧縮解除(復号)されているとき、これらの問題は特に明
白になる。その場合、カメラのようなイメージ・データ
のソース、又は表示モニタのようなイメージ・データの
シンクは、固定イメージ・データ転送速度により実時間
で動作し、イメージ・データ処理システムは所望のソー
ス又はシンク・イメージ・データ転送速度と歩調をそろ
えるべきである。すなわち、イメージ・データ処理シス
テムは、入力イメージ・データの損失を阻止し、かつ
(又は)イメージ・データが表示されるとき望ましくない
可視の人工物（アーチファクト）の生成を阻止する速度
でイメージ・データを処理できなければならない。
【０００６】プロセス・パイプライン・アーキテクチャ
から最適処理性能を得るためには、パイプライン・デー
タフローができるだけ完全に維持されるべきである。し
かしながら、前記システムの動作中に一般に起きるデー
タフローの変動により、これは困難になる。また、パイ
プライン制御の全監視はホスト・システム又は専用監視
コプロセッサにとって高価なオーバーヘッド要素を表わ
すことがある。
【０００７】米国特許第5046080 号は、狭いバンドのデ
ィジタル・ネットワーク内でビデオホーン・サービスを
提供するビデオホーン・システムを開示している。ホス
トCPU 20はバス21及び共有メモリ24を介してイメージ・
バス28に接続される。CODEC25はパイプラインとして接
続された複数の処理素子(PE)から成る。各PEはディジタ
ル信号プロセッサ(DSP) を含み、イメージ符号化の機能
の一部を実行する。FIFOメモリ・モジュール64はフラグ
回路及びFIFOメモリから成る。フラグ回路は処理素子間
のデータフローを制御する。共有メモリはメッセージを
記憶するために用いられ、処理素子間の同期を実行す
る。データのブロックにより効率的に動作するようにパ
イプライン・アーキテクチャを最適化する方法は記述さ
れていない。
【０００８】
【発明が解決しようとする課題】本発明の第一の目的
は、別個のプロセス・パイプライン機能の境界でプロセ
ス・パイプライン内にデータ緩衝記憶及び局所制御機能
が挿入されるプロセス・パイプライン・アーキテクチャ
を提供することにある。
【０００９】本発明の第二の目的は、パイプラインの別
個のステージが局所データ・バッファ及びできればアド
レス・バッファ、ならびに局所同期及びタイミングを監
視する局所制御装置を含むプロセス・パイプライン・ア
ーキテクチャを提供することにある。
【００１０】本発明の第三の目的は、ビデオ／イメージ
・データのブロックを符号化し復号するシステムを提供
し、かつパイプライン・アーキテクチャを最適化する方
法を提供することにある。
【００１１】
【課題を解決するための手段】複数の直列に接続された
計算ルーチン又は機能を有するプロセス・パイプライン
・アーキテクチャにより構築されたイメージ処理システ
ムにより、前記及びその他の問題が解決され本発明の目
的が達成される。隣接する、直列接続されたルーチン又
は機能の間に、バッファ、例えば先入れ先出しバッファ
(FIFO)、及び局所状態機械(LSM) が挿入される。この順
次プロセス・パイプライン処理アーキテクチャはMIMD環
境で同期の複雑さを最小にするが、機能の変化に対する
イメージ処理システムの柔軟性も高める。直列プロセス
・パイプライン構造で新しい処理境界を決定し、決定さ
れた境界に新たな機能又はルーチンを挿入することによ
り、新しい機能又はルーチンの付加及び挿入が行なわれ
る。
【００１２】広範囲のデータフロー変動に対処する能力
をパイプライン構造に与えるためにバッファ、例えばFI
FOが処理ステージ間に挿入される。
【００１３】本発明の別の状況によれば、局所同期タス
クを管理するように２つの隣接するプロセスの間の境界
に局所状態機械(LSM) 制御ブロックが挿入されるので、
通常のホスト又は専用コプロセッサで要求されるオーバ
ーヘッドの増大に関する問題が解決される。プロセス・
パイプライン・アーキテクチャにおけるプロセスの正し
い順序を決定するために、LSM はプロセス間初期接続プ
ロトコルとともにFIFOフラグを用いる。
【００１４】即ち、本発明はプロセス間にバッファ及び
局所状態機械制御部が埋め込まれた順次プロセス・パイ
プライン・アーキテクチャを提供する。バッファ及びLS
M は組合わせて動的記憶バッファを提供するとともにプ
ロセス・シーケンスのデータフロー制御も提供する。こ
れらの特性は、システムの柔軟性、及びイメージ処理ア
プリケーションを含む(がそれに限定されない)種々のア
プリケーションに対するシステムの拡張性を高める。
【００１５】より詳しくは、本発明のある状況は、デー
タ処理システムで用いる順次プロセス・パイプラインを
提供する。順次プロセス・パイプラインは、各々がデー
タ・ブロックとして構成されたデータのプロセスを実行
する複数の処理ステージを含む。複数の処理ステージ
は、それらの間でデータ・ブロックを引渡すために互い
に直列に接続される。最初の処理ステージは、データ処
理システム資源捕捉境界で、第１のデータ速度で該デー
タ処理システムからデータを入力し該データ処理システ
ムにデータを出力するために該データ処理システムに接
続される。最後の処理ステージは、第１のデータ速度と
異なる第２のデータ速度で動作するデータ・ソース及び
(又は)データ・シンクに接続される。
【００１６】処理ステージの各々は処理ステージと隣接
処理ステージの間に挿入されたデータ・バッファを含
む。更に最初の処理ステージはデータ処理システム資源
捕捉境界と最初の処理ステージの間に挿入されたインタ
フェース・データ・バッファを含む。
【００１７】隣接する処理ステージ間に挿入されるデー
タ・バッファの各サイズ(SIZE OF BUFFER)は下式によっ
て決定される。
【数３】 SIZE OF BUFFER(i) = (RP(i) - RP(i+1)) x Pmax ここで、プロセス(i) を実行する処理ステージの場合、
ｉはプロセス・パイプラインで処理ステージに関連した
プロセス・シーケンス番号である。Pmaxはプロセス(i)
によりデータ・ブロックを完全に処理するのに必要な最
大時間であり、RP(i)はプロセス(i)により生じたデータ
速度であり、RP(i+1) は後続のプロセス(i+1)からのデ
ータ速度である。
【００１８】順次プロセス・パイプラインは更に処理ス
テージによるプロセスの実行を制御するために処理ステ
ージの各々に関連した局所制御装置を含む。
【００１９】本発明の良好な実施例では、データ・ブロ
ックはイメージ・データから成り、処理ステージの１つ
は係数を生成する離散コサイン変換プロセスを実行し、
処理ステージの１つは離散コサイン変換量子化プロセス
を実行し、そして処理ステージの１つは量子化された離
散コサイン変換係数のエントロピーを減らすプロセスを
実行する。
【００２０】該良好な実施例では、最初の処理ステージ
は、イメージ・データ入力バッファ、イメージ・データ
出力バッファ及びアドレス・バッファを含む、複数のバ
ッファを通して２番目の処理ステージに接続される。ア
ドレス・バッファは、イメージ・メモリ内のアドレスの
ブロックの先頭アドレスをそれぞれ識別するアドレスを
記憶する。イメージ・メモリ中のアドレスのブロックの
各々は圧縮解除されたイメージ・データのブロックを記
憶する。局所制御装置は、離散コサイン変換プロセス及
び離散コサイン変換量子化プロセスを実行する処理ステ
ージの動作を開始するようにアドレス・バッファへのア
ドレスの書込みに応答する。
【００２１】
【実施例】本発明に関する下記の詳細な記述は次のよう
に構成される。セクション(Ａ)は図１に関連して本発明
の１つの状況である順次プロセス・パイプライン・アー
キテクチャについて記述し、セクション(Ｂ)は図２〜図
７及び図９に関連して図１の実施例に基づいたビデオ／
イメージ処理パイプラインの良好な実施例の全構成及び
動作について記述し、セクション(Ｃ)は図８及び図１０
に関連してビデオ／イメージ処理パイプラインの良好な
実施例をより詳細に記述する。
【００２２】セクション(Ａ) 図１は本発明に従って構築され作動されるイメージ処理
システム10の一部、特に多重ステージ(ステージ(i-1)〜
ステージ(i+1))順次プロセス・パイプライン12を示す簡
略ブロック図である。ホスト・プロセッサ14はシステム
資源捕捉境界(SRIB)14aでプロセス・パイプライン12の
ステージ(i-1)に接続される。
【００２３】一般に、順次プロセス・パイプライン12
は、それらのルーチン又は機能に基づいて区画されてい
る、所定のシーケンスのプロセスで連結される一連の処
理単位であるとみなすことができる。これらのプロセス
は所望の計算終了結果を達成するように提携して機能す
ることを意図している。
【００２４】プロセス・パイプライン12のステージ(i)
及びステージ(i+1)は、例えば、第１及び第２のバッフ
ァ16a及び16b、局所状態機械18及びプロセス・ブロック
20を含む。本発明のプロセス・パイプライン・アーキテ
クチャは、それぞれがデータ貯蔵庫として機能する関連
バッファ16a、バッファ16bを有する局所状態機械18のシ
ストリック(systolic)特性により特徴づけられる。LSM
18の制御の下に、プロセス・ブロック20、バッファ16a
及びバッファ16bを介して記憶装置間で制御及びデータ
が引渡される。
【００２５】バッファ16a、16b及び順次プロセス・パイ
プライン12に埋め込まれたセルフ・タイミング、LSM 駆
動処理制御部は、ディジタル・イメージ・データに関す
る一連のイメージ処理動作及び(又は)他の動作を実行す
るのによく適している。プロセスが正しいシーケンスで
自己トリガされるものと仮定すると、この手法はプロセ
ス・パイプラインを通じてブロック単位で自動的、柔軟
なプロセス・パイプライン制御を提供する。
【００２６】プロセス・パイプライン12の動作の種々の
状況についてここで詳細に説明する。
【００２７】プロセス同期 プロセス・パイプライン12の履行を意図するデータ・ス
ループットの所与の要求に基づいて、かつプロセス・パ
イプライン12における順次プロセスに沿った追跡によ
り、最悪の場合のプロセスの処理時間を識別することが
できる。
【００２８】各計算ルーチン又は機能の処理サイクルの
数で表示された最大所要時間 (以下、本明細書では Pma
x と呼ぶ) は１ブロックのデータを完全に処理するのに
必要な処理サイクル・カウントの最大数を表わす。従っ
て、Pmaxの大きさは計算プロセス毎の大域同期間隔とみ
なすことができる。ホスト・プロセッサ14による実行の
結果得られた大域同期クロックは、処理を開始する時期
を個々のプロセス・ブロック20に通知する。この通知は
SRIB 14aを横切ってステージ(i-1) に接続される使用可
能ラインによって行なわれる。
【００２９】ホスト・プロセッサ14により実行された大
域同期の基礎となるものは、埋め込まれた各局所状態機
械18により局所的に管理されるプロセス間データフロー
通信である。プロセス・パイプライン12で区画されたプ
ロセスの各々を管理し同期させる自己活動化局所状態機
械18は、下記に詳細に記述されるように、プロセス同期
をなし遂げる正しいタイミングを決定する際にプロトコ
ルを実行する。
【００３０】共有システム・メモリ資源アービトレーシ
ョンを実行するために必要な処理サイクルのような、非
計算事象の処理サイクルの数が時には全処理努力を支配
することもありうる。従って、非計算事象はできれば指
定変更(override)モードとともに提供されることが望ま
しい。本明細書では、非計算事象を提供する最大時間、
又はサイクルの数は Tmax で表示される。これはイメー
ジ処理システム10の資源従属変数である。本明細書でAs
ysと呼ばれる、イメージ処理システム10の資源アービト
レーション・オーバーヘッド (又は資源アービトレーシ
ョンを実行するために必要な最大時間) がPmaxよりも大
きい場合に、そしてその場合にのみTmaxが存在しうる。
図１で、ホスト・プロセッサ14と順次パイプラインの第
１のLSM18の間に接続される使用可能信号ライン14b はA
sys標識として用いられ、さもなければ使用されたLSM 1
8のPmaxに対する指定変更として作用する。従って、使
用可能信号ライン14b は、使用可能なとき、プロセス・
パイプライン12の大域同期を提供する。
【００３１】従って、各プロセスのプロトコルは擬似コ
ード例で下記のように記述できる。 IF (AsysがPmaxよりも大きい) AND IF (バッファ(i-1)
がNOT EMPTYである) Tmax = Asys; あらゆる Tmax サイクルの PROCESS(i) を開始する;ELS
E IF (Asysは Pmax よりも大きくない) AND IF (バッフ
ァ(i-1) は NOT EMPTY である) あらゆる Pmax サイクルの PROCESS(i) を開始する; END IF.
【００３２】最大のシステム従属処理時間(即ち、Tmax)
は、デフォルト値により、LSM 18を指定変更してトリガ
し、さもなければ、Pmaxで表示される局所自己タイミン
グ基準を用いる。即ち、プロセスは時には、最長の処理
サイクル(即ちTmax)が該プロセスの開始を可能にするま
で、より遅いシステム・アービトレーションを待たなけ
ればならない。従って、この動的制御のプロセス・パイ
プライン12モードはイメージ処理システム10の資源タイ
ミングを統合し適応させる。
【００３３】プロセス・ブロック20の間のバッファ16(1
6a及び16b)はデータフローの密度変動を論理的に平滑化
する。境界バッファ16はもう１つの目的：データ従属プ
ロセスをデータから独立したプロセスから分離すること
にも役立つ。多くの信号処理ルーチンでは、データフロ
ー・ノードの相対的なサンプル速度はデータから独立し
ている。従って、順次プロセス・パイプライン12で実現
される本発明の状況はデータ従属プロセスをデータから
独立したプロセスから識別する。
【００３４】プロセス境界を与える場所、及び後続のプ
ロセス間の関連バッファ16のサイズを決める方法の決定
は、下記の３つのカテゴリに分類しうる要因により指示
される。 (1) 種々の資源から負わされたシステム・アービトレー
ション・オーバーヘッド(即ち、Asys) (2) プロセス内のデータフローの相対的なサンプル速度
の処理特性 (即ち、所与のプロセスはデータ独立か？) (3) プロセス・パイプライン12における各プロセス・ブ
ロック20の入力及び出力のデータ帯域幅要求、即ち制約
【００３５】２つの隣接プロセス・ブロック20の間の短
期間の速度不一致に適応させるために、挿入されたバッ
ファのサイズ(SIZE OF BUFFER)は下式により決定され
る。
【数４】 SIZE OF BUFFER(i) = (RP(i) - RP(i+1)) x Pmax (1) ここで、Pmaxは各計算プロセスの処理時間間隔、即ち最
大処理時間であり、RP(i)はプロセス(i)により生じたデ
ータ速度であり、RP(i+1)は後続のプロセス(i+1)からの
データ速度であり、そしてｉはプロセス・パイプライン
12におけるプロセス・シーケンス番号である。
【００３６】プロセス・パイプライン12で連続データフ
ローを達成するために、SRIB 14aを横切るバッファ16の
サイズは別個に考慮される。システム10の資源との交差
が起きると、式(1) のPmaxはTmaxに置き換えられ、SRIB
におけるインタフェース・データ・バッファのSIZE_SRI
B(SRIBのサイズ)は下式により決定される。
【数５】 SIZE_SRIB = (RP(i) - RP(i+1)) x Tmax (2)
【００３７】前記により、本発明の状況はデータ処理シ
ステムで用いる順次プロセス・パイプラインを定義する
方法を提供する。この方法は各々がデータ・ブロックと
して構成されたデータに関するプロセスを実行する複数
のデータ処理ステージを定義するステップ(a) を含む。
それらのステージの各々は、例えば、データ従属のプロ
セスをデータから独立したプロセスから分離するように
定義される。前記方法の次のステップ(b) は、複数の定
義されたデータ処理ステージを、所望の処理機能を達成
するために選択された順序で互いに直列に接続する。前
記方法の３番目のステップは、直列に接続されたデータ
処理ステージの隣接するステージ間のインタフェース
で、該インタフェースを横切るデータ・ブロックの転送
を制御するためにデータ・ブロック・バッファ及び局所
制御装置を提供する。
【００３８】セクション(Ｂ) 図２は、図１のプロセス・パイプライン・アーキテクチ
ャによって構築されるイメージ・データ符号化及び復号
システムの実施例を示す簡略回路ブロック図である。
【００３９】該システムの目的はイメージ・データの圧
縮(符号化)及び圧縮解除(復号)を実行することである。
符号化の場合、イメージ・メモリ22内のイメージは圧縮
／圧縮解除(CODEC)装置24に引渡され、その結果生じた
圧縮データは出力FIFO 26に入れられた後、記憶され
る。イメージ・データを復号するとき、入力FIFO 28 内
の圧縮データはCODEC 24に引渡され、その結果生じた圧
縮解除データは表示及び (又は) 後の処理のためにイメ
ージ・メモリ22に記憶される。局所プロセッサ30は局所
メモリ32と出力FIFO 26、入力FIFO 28及びアドレスFIFO
34 の間に接続される。アドレスFIFO 34 は、後に説明
するように、イメージ・メモリ22内の復号されたイメー
ジ・データのブロックの先頭アドレスを記憶する。制御
レジスタ36はデータ・ブロック見出し(H)を受取り記憶
するために入力FIFO 28の出力に接続された入力を有す
る。この見出し情報は、後に説明するように、CODEC 24
制御情報を含む。
【００４０】本発明のこの実施例では、CODEC 24は離散
コサイン変換(DCT) に基づいた圧縮アルゴリズムを用い
てイメージ・データを処理する。良好なDCT 方法は、IS
O/IEC JTC1/SC2/WG8 CCITT SGVIII JPEG-8-R5.2 May 1
0, 1990に記述された統合写真エキスパート・グループ
(JPEG)ベースラインに基づいたものである。このアルゴ
リズムはソース・イメージを8x8 ブロックのイメージ・
データ・エレメントに分割してから各ブロックを処理す
る。イメージ・データのブロックの処理は図９の対称的
な論理流れ図に示されている。
【００４１】圧縮する前に、イメージ・データは128 を
引くことによりレベル・シフトされる(８ビット精度)。
DCT 装置は64事象のブロックを処理し、64エントリ索引
テーブルの重みに従って量子化される係数を生成する。
重みは種々の周波数に対する人間の目の既知の応答に基
づく。結果は無損失エントロピー符号化手法により符号
化される周波数従属量子化である。D.A. Huffman, "A M
ethod for the Construction of Minimum-Redundancy C
odes", Proc. IRE, Sept. 1952, pp. 1098-1101 に記載
されているハフマン可変長符号化(VLC)、及び W.K. Pra
tt, Digital Image Processing, John Wiley & Sons, p
p. 632, (1978)に記載されているラン長符号化(RLC) は
２つの最も頻繁に用いられる無損失エントロピー符号化
手法である。これらの手法(VLC及びRLC)はどちらもDCT
係数のストリームはしばしば長いランの０を含むという
事実を利用する。
【００４２】前述のプロセス・パイプライン12の特性
は、CODEC に基づいたイメージ処理システムで用いられ
ると、下記の利点を与える。
【００４３】固有の同期機構のために、プロセス・パイ
プライン12におけるプロセスが正しいシーケンスで起き
る限り、イメージ処理システム10のユーザはデータ転送
の正確なタイミングを心配しなくてもよい。
【００４４】また、プロセス間に挿入されたFIFOメモリ
はデータフローの瞬間転送速度の変動を平滑化する。
【００４５】更に、自己活動化される局所状態機械制御
は境界間処理待ち状態を透明にするので、プロセス・パ
イプライン12介して伝播するプロセスの大域時間スケジ
ュールを考慮することからプログラマを解放する。
【００４６】符号化処理 符号化(圧縮)の場合、圧縮されないソース・イメージが
最初にイメージ・メモリ22に記憶される。局所プロセッ
サ30は最初に、内部テーブルをロードし他の必要な機能
を実行することにより、符号化処理のためにCODEC 24を
用意する。符号化プロセスはLSM 18により制御される。
データのブロックの符号化を開始する前に、LSM 18は入
力FIFOを読取り、ブロック見出し(H) を回復する。そし
て、CODEC 24制御情報を含む見出しは制御レジスタ36に
記憶され、CODEC 24に適用される。そして局所プロセッ
サ30は、処理されるイメージ・データ・ブロック毎に、
イメージ・メモリ22ソース・アドレスをアドレスFIFO 3
4にロードする。
【００４７】図４はイメージ・データ符号化動作の入力
FIFO 28 の内容例を示す。明らかに、入力FIFO 28 は複
数の見出しブロックを含み、その各々は、イメージ・メ
モリ22に記憶されるイメージ・データの関連データ・ブ
ロックに関するCODEC 24制御情報を含む。図６は図２の
アドレスFIFO 34の、図４の入力FIFO 28の内容に対する
内容例を示す。図７はイメージ符号化動作中及び該動作
後の図２の出力FIFOの内容例を示す。
【００４８】イメージ・データのブロックの見出し情報
を制御レジスタ36に提供した後、イメージ・データのブ
ロックをCODEC 24に読取るためにLSM 18は読取り要求を
イメージ・メモリ22に送る。CODEC 24はイメージ・デー
タ・ブロックを符号化し、圧縮されたイメージ・データ
を、後の局所プロセッサ30による検索のために、出力FI
FO 26に引渡す。CODEC 24は、データの完全なブロック
の圧縮を終了すると、LSM 18に対するブロックの終了(E
OB)信号を生成する。LSM 18は、更に処理すべきブロッ
クがある場合、それに応答して、入力FIFO 28 から次の
イメージ・データ・ブロックの見出し情報の検索により
前述の動作を反復する。LSM 18は、アドレスFIFO 34のE
MPTY(空)信号ラインの状態で示すように、アドレスFIFO
34 に更にイメージ・メモリ22ソース・アドレスが存在
することにより、更に処理すべきブロックがあると判定
する。
【００４９】復号処理 復号(圧縮解除)の場合、圧縮されたイメージ・データの
ブロックは局所プロセッサ30により入力FIFOに入れられ
る。後にDCTQ 42及び DCT 40制御ビットに関して引用さ
れるように、局所プロセッサ30は任意の所要のブロック
制御パラメータを開始し維持する。復号プロセスはLSM
18により制御される。データのブロックの復号を開始す
る前に、LSM 18は入力FIFO 28 を読取り、処理されるイ
メージ・データのブロックの見出しを検索する。そして
CODEC 24制御情報を含む見出しは制御レジスタ36に記憶
され、CODEC 24に使用される。局所プロセッサ30は、処
理される各イメージ・データ・ブロックのイメージ・メ
モリ22の目標アドレスをアドレスFIFO 34にもロードす
る。
【００５０】図３はイメージ・データ復号動作に関する
入力FIFO 28 の内容例を示す。明らかに、見出し情報の
間にイメージ・データのブロック及びブロック終了(EO
B) 識別子が散在している。図５は図３の入力FIFO 28に
関する図２のアドレスFIFO 34の内容例を示す。
【００５１】この動作に続いて、LSM 18は再び入力FIFO
28を読取り、圧縮されたブロックのデータの最初のワ
ードを検索する。CODEC 24はデータの復号を開始し、追
加のデータの使用可能表示をLSM 18に送る。LSM 18は各
CODEC 24の使用可能表示に応答して入力FIFO 28の読取
りを続ける。CODEC 24は入力FIFO 28から読取ったイメ
ージ・データのブロックのEOBを識別し、EOB信号ライン
を駆動することによりこの状態をLSM 18に表示する。LS
M 18は復号されたイメージ・データのブロックがCODEC
24からイメージ・メモリ22に転送されるまで待機し、ア
ドレスFIFO 34 のEMPTY 状況信号ラインの状態で示すよ
うに処理すべきブロックが更にある場合は、前述のプロ
セスを反復する。
【００５２】セクション(Ｃ) 図８は図２に示すイメージ・データ符号化及び復号シス
テムの良好な実施例の詳細な回路ブロック図である。
【００５３】本発明のこの実施例は、マイクロ・チャネ
ル・インタフェース仕様 (マイクロ・チャネルはＩＢＭ
社の登録商標である) システム・バスを有するデータ処
理システムとインタフェースさせるためにプラグイン回
路カードで提供される。
【００５４】この実施例では、局所メモリ32及びバッフ
ァ(i)(出力FIFO 26及び入力FIFO 28) のサイズはセクシ
ョン(Ａ)における説明に従って決定される。すなわち、
回路カードは３つの1K x 18ビットの出力FIFO 26、入力
FIFO 28及びアドレスFIFO 34、ならびに局所メモリ32の
ような256KバイトのスタティックRAM(SRAM) を備える。
該回路カードは局所プロセッサ30、及び更に２つの、CO
DEC 24を構成する処理装置(DCT装置40、DCTQ装置42) を
備える。装置40及び42は統合写真エキスパート・グルー
プ(JPEG)ベースライン仕様に適合する。
【００５５】本発明の良好な実施例では、DCT装置40はL
SIロジック社 (カリフォルニア州マイルペタス所在) か
ら市販されているL64730離散コサイン変換プロセッサで
あり、DCTQ装置42は同じくLSIロジック社から市販され
ているL64740 DCT 量子化プロセッサである。DCT装置40
の構造及び動作は 出版物L64730(July 1990)に記載さ
れ、DCTQ装置42の構造及び動作は出版物L67440に記載さ
れている。これらの出版物はLSIロジック社からも入手
できる。これらの装置は内部にそれぞれデータ・バッフ
ァ(バッファ40a又はバッファ42a)を備える。外部の64バ
イト変換バッファ44は下記のようにDCT装置40及びDCTQ
装置42とともに動作する。
【００５６】プログラマブル・ロジック装置(PLD)、詳
しくはSYSTEM CTRL(システム制御部)LSM 18a及びXLATE
CTRL(変換制御部)LSM 18b内に制御ロジックが含まれ
る。前記回路カードはイメージ・データ符号化／復号特
定処理を実行するように機能する。
【００５７】図９に示す前述のJPEG圧縮／圧縮解除アル
ゴリズムは次の３つのタスクに分割することができる。 (1) 8 x 8 ブロックのイメージ・エレメントに基づいた
非適応離散コサイン変換(DCT) (2) 人間の視覚に関して最適化されラン長符号化(RLC
＝ Run Length Coding)により構成される重みづけ機能
を用いるDCT係数の均一中間ステップ量子化 (3) 量子化されたDCT係数のエントロピーを減らすハフ
マンVLC
【００５８】図８に示すシステムは、DCT装置40が非適
応DCT機能を実行し、DCTQ装置42が量子化機能及びラン
長符号化(RLC)を実行し、そして局所プロセッサ30がVLC
圧縮解除機能を実行するように、これらのタスクを区画
する。従って、図１０により、局所プロセッサ30は図１
のプロセス(i)に対応し、DCTQ装置42は図１のプロセス
(i+1)に対応し、そしてDCT装置40は図１のプロセス(i+
2)に対応する。
【００５９】一般に、局所プロセッサ30により実行され
るVLC 機能は、イメージ・データを符号化するとき、ソ
ース記号と可変長コードワードの間の写像に対応するテ
ーブル索引動作である。イメージ・データを復号すると
き、VLC は一般に、復号されたデータに達するまで符号
化トリー(tree)に沿って追跡することにより、なし遂げ
られる。VLC 符号化器は入力データを可変長コードワー
ドに写像する。前述のように、前記良好な実施例で用い
られるベースラインJPEG方法の場合、量子化されたDCT
係数のエントロピーを減らすようにハフマン符号化器が
用いられる。すなわち、ハフマン符号化器は記号の最初
のアイデンティティを壊さずに該記号を表わす平均ビッ
ト数を減らす。
【００６０】イメージ・データ復号の場合には、ホスト
・プロセッサ14の制御の下に、ホスト・バス・インタフ
ェース48及びシステム・バス50を介して、圧縮されたイ
メージ・データがホスト・バス46から局所SRAM 32 に移
動される。システム・バス50及びイメージ・バス52はと
もに回路カードの内部に収められ、システム・バス・ゲ
ート54により互いに接続される。システム資源捕捉境界
14a におけるデータ転送の同期はインタフェース48内に
収められている２つのフラグにより達成される。詳しく
は、使用可能(RDY)フラグ48aは、圧縮されたイメージ・
データのブロックがSRAM 32 に記憶されていることを表
わすためにホスト・プロセッサ14によりセットされる。
RDYフラグ48aは局所プロセッサ30により読取られ、イメ
ージ・データのブロックの圧縮解除をDCT装置40及びDCT
Q装置42 により開始するために用いられる。
【００６１】DCT 装置40、DCTQ装置42によるイメージ・
データのブロックの符号化、及び局所プロセッサ30によ
り実行されるVLCが終了すると、肯定応答(ACK)フラグ48
b が局所プロセッサ30によりセットされ、圧縮されたイ
メージ・データのブロックがSRAM 32内に記憶されてい
ることを表わす。ACKフラグ48bはホスト・プロセッサ14
により読取られ、圧縮されたイメージ・データのブロッ
クの、例えば、大容量記憶装置15への移動開始に用いら
れる。
【００６２】局所プロセッサ30はインタフェース機能、
圧縮されたデータ・ストリームの見出し解剖、及びVLC
を実行するディジタル信号プロセッサ(DSP)内で実現さ
れる。DSPプロセッサ30の１つの適切な実施例はテキサ
ス・インスツルメント社から市販されているTM320C30装
置である。ディジタル信号プロセッサは本発明の実現に
は必要ではなく、所望の速度及び処理の確実さを有する
ディジタル・データ・プロセッサならどれでも用いうる
ことが理解されるべきである。RISC(Reduced Instructi
on Set)プロセッサはもう１つの適切なプロセッサ・タ
イプである。
【００６３】DSPプロセッサ30はVLC圧縮解除機能を実行
し、SRAM 32 内に記憶されたデータからラン長符号化(R
LC)イメージ・データのブロックを組み立てる。DSPプロ
セッサ30は各ブロックの見出し(H)も生成する。見出し
は、ブロック毎に、DCT装置40及びDCTQ装置42のセット
アップ・データを含む。その結果生じたデータ・ブロッ
クはDSPプロセッサ30により16ビット・ワードとしてデ
ータの入力FIFO 28に転送される。各データ・ブロック
の前にその対応するセットアップ見出しワードが先行
し、図３に示すように、EOB記号で終了する。データの
各ブロックは1ワードから64ワードまでのラン長符号化
(RLC)イメージ・データを含むことがある。
【００６４】DSP プロセッサ30は最初に内部の量子化テ
ーブルをロードすることによりDCTQ装置42を初期化し、
そしてブロック毎に、そのブロックのイメージ・メモリ
22の目標アドレスを供給する。目標アドレスは図５に示
すようにアドレスFIFO 34 にロードされる。このアドレ
スは後にイメージ・メモリ22に圧縮解除されたイメージ
・データのブロックを記憶するために用いられる。
【００６５】システム制御部18aは、アドレスFIFO 34に
少なくとも１つのアドレスが含まれていることを発見す
ると、イメージ・データ処理を開始する。プロセッサ30
が最初のブロック・アドレスをロードすると表示解除さ
れるアドレスFIFO 34のEMPTY状況フラグによりこの状態
が示される。表示解除されるFMPTY に応答して、システ
ム制御部18aは入力FIFO 28から最初のブロックの見出し
を読取り、見出し情報をレジスタ(REG)36に記憶する。R
EG 36はDCT装置40及びDCTQ装置42に加えられる制御信号
を出力し、入力FIFO 28 から出力される後続のブロック
・データを処理するためにそれらの内部特性をセットす
る。
【００６６】すなわち、DCTQ装置42は、DCTQ装置42のMO
DE.0、COMP0、COMP1及びRESPRED 入力端子に接続される
４つの制御ビットをREG 36から受取る。これらの端子は
前述のDCTQ出版物L67440に記述されている下記の機能の
制御に用いられる。 MODE.0 ２つの内部量子化テーブルのうちの１
つを選択する COMP0、COMP1 DC予測子を選択する RESPRED 高いレベルのとき内部DC予測子をリセ
ットする
【００６７】DCT装置40は、INTER入力端子に接続される
１つの制御ビットをREG 36から受取る。この端子の信号
は、高いとき、該装置がインタ・フレーム・モードで動
作することになっていることを示す。
【００６８】動作中、DCTQ装置42はデータ・ブロック当
り64の係数を生成する。これらは、DCT装置40通過後、6
4バイトの復号イメージ・データになる。DCT装置40はか
きまぜられた(が首尾一貫した)順序の出力データを生成
するので、データ・バッファ44により変換が実行され
る。この変換は、復号されたイメージ・データを所望の
順序で記憶するようにデータ・バッファ44のアドレス入
力を制御する XLATE CTRL 18b によって達成される。そ
して再順序づけされた64バイトの復号されたイメージ・
データはイメージ・メモリ22内に記憶され、アドレスFI
FO 34 に含まれたアドレスで開始する。このアドレスは
ゲート(GT)58を介してイメージ・バス52のアドレス・バ
ス(ADDR)部分に加えられ、メモリ制御装置(MEM CTRL)22
a 内に設けられたアドレス・ラッチ(AL)にラッチされ
る。ALの内容は全64バイトの復号されたデータ・ブロッ
クを記憶するように自動的に増分される。動的RAM制御
装置(DRAM CTRL)22b は、イメージ・メモリ22を構成す
る動的RAMの4 Mバイトのアクセスのタイミングを制御す
る。
【００６９】このプロセスは、アドレスFIFO 34がそれ
以上処理すべき圧縮イメー ジ・データのブロックがな
いことを示すEMPTYになるまで続く。
【００７０】イメージ・データ符号化の場合、ソース・
イメージはイメージ・メモリ22に含まれる。ソース・イ
メージは、例えば、30フレーム／秒でディジタル・イメ
ージ・データを生成するカメラから得ることができる。
DSP プロセッサ30は、各ブロックについてDCT及びDCTQ
をセットアップする見出し(図４)を入力FIFO 28にロー
ドし、適切な量子化テーブルをDCTQ装置42にロードし、
そして各ブロックのイメージ・メモリ22目標アドレス
(図６) をアドレスFIFO 34 にロードすることにより、
回路カードに符号化処理の準備をさせる。
【００７１】システム制御部18aは、アドレスFIFO 34で
少なくとも１つのアドレスの存在を検出すると、符号化
プロセスを開始する。システム制御部18aはアドレスFIF
O 34から最初のアドレスを読取り、該アドレスをメモリ
制御装置22a のアドレス・ラッチに転送する。その後、
システム制御部18a はイメージ・メモリ22内の対応する
イメージ・データのブロックのアクセスを開始する。そ
してシステム制御部18aは入力FIFO 28から最初のブロッ
クの見出しを読取り、該見出しをREG 36に記憶する。前
述のように、イメージ・ブロックの符号化処理パラメー
タを制御するために、記憶された見出し情報がDCT 装置
40及びDCTQ装置42に加えられる。XLATECTRL 18bの制御
の下に、イメージ・メモリ22からバッファ44にイメージ
・データが読取られ、そしてXLATE CTRL 18bの制御の下
に64バイトのブロックをDCT 装置40に引渡す。符号化モ
ードでは、バッファ44は入力データ・ストリームの同期
をDCT装置40及びDCTQ装置42の両者に与える。DCT装置40
により出力された係数はDCTQ装置42を介して引渡され、
圧縮された16ビット・イメージ "事象" のストリームに
なる。イメージ "事象" は、DSPプロセッサ30による後
の検索及びVLCのために出力FIFO 26に記憶される。DSP
プロセッサ30は、圧縮されたイメージ・データの最初の
バイトがそこに記憶される時期を検出するために出力FI
FO 26のEMPTYフラグに接続された入力を有する。
【００７２】アドレスFIFO 34にアドレスが存在する限
り、システム制御部18aはアドレスFIFO 34からのブロッ
ク・アドレス及び入力FIFO 28からのブロック見出しの
読み出し、ならびに符号化されたイメージ・ブロック・
データの出力FIFO 26 への書込みの制御を続行する。
【００７３】明らかに、システム制御部18a はイメージ
・データの局所処理を開始する先頭アドレスの存在によ
りトリガされ、アドレスFIFO 34 内にイメージ・データ
・ブロック・アドレスが存在する限り、イメージ・デー
タの処理を制御し続ける。従って、アドレスFIFOのEMPT
Y状況フラグの使用は固定処理サイクル・ステージ(DCTQ
装置42及びDCT装置40)の動作をプロセッサ30で実現され
た可変処理サイクル・ステージから分離する。同様に、
出力FIFO 26のEMPTY状況フラグの使用はプロセッサ30を
固定サイクルDCT 及びDCTQステージから分離する。更
に、プロセッサ30の動作に関連して、全てのイメージ・
データ処理(符号化及び復号)は、ホスト・プロセッサ14
により実行しうる他の処理タスクと非同期に、かつ並行
して、実行される。
【００７４】単一ブロックのデータの処理に説明の重点
が置かれているけれども、通常の動作中は一般に幾つか
のブロックが処理パイプライン通じて移動していること
が理解されるべきである。例えば、圧縮されたイメージ
・データが圧縮解除を待ってSRAM 32 内に記憶され、プ
ロセッサ30は圧縮解除に備えているデータ・ブロックに
関するVLC動作を実行しており、プロセッサ30により既
にVLC化された少なくとも１つのデータ・ブロックが入
力FIFO 28内にエンキュー(enqueue)され、そして現在の
データ・ブロックに関連する見出し情報の制御の下にCO
DEC 24が現在のデータ・ブロックを処理している。
【００７５】図９の本発明の良好な実施例と図１の新し
いプロセス・パイプライン・アーキテクチャの間の対応
が図１０に示されている。明らかに、システム資源捕捉
境界14aにおけるデータフローの同期はプロセッサ30に
より、RDYフラグ48a及びACKフラグ48bに関連して、それ
ぞれ達成される。SRAM 32は図１の入力及び出力バッフ
ァ(i-1)として機能する。ステージ(i)はプロセッサ30、
システム制御部 LSM 18a、入力FIFO 28及び出力FIFO 26
から成る。ステージ(i)(VLC)内で起きる処理はデータ従
属であり、可変数の処理サイクルを必要とする。ステー
ジ(i)とステージ(i+1)の間のデータフローの同期はシス
テム制御部LSM 18aにより、アドレスFIFO34のEMPTYフラ
グ(図１０には図示せず)に関連して達成される。ステー
ジ(i+1)及びステージ(i+2)はそれぞれDCTQ装置42及びDC
T装置40から成る。これらのステージはデータから独立
して動作し、データ・ブロック毎に一定数の処理サイク
ルを有する。図１のバッファ(i+1)はDCTQ装置42及びDCT
装置40の内部バッファ40a 及び42aにより実現される。6
4バイト・バッファ44及びイメージ・メモリ22へ(から)
のデータ移動の制御は変換制御部LSM 18bによって行な
われる。
【００７６】実時間でイメージ・データのブロックを圧
縮し圧縮解除するシステムに関連して以上のように説明
したが、図１のプロセス・パイプライン・アーキテクチ
ャはイメージ処理以外のデータ処理アプリケーションに
も用いることができる。図９に示す本発明の良好な実施
例に幾つかの変更を行なうこともできる。例えば、イメ
ージ処理システムの動作は、MPEG(映画エキスパート)規
格に従って移動補償を実行するブロック64の付加により
高めることができる。この改良により、イメージ・メモ
リ22内に記憶されるイメージ・データの２つのフレーム
がDCT装置40 により引かれ処理される。ビデオ・インタ
フェース62をイメージ・バス52に接続し、ビデオ・イン
タフェース62を介してイメージ・データを出し入れする
ことにより他の機能を提供することもできる。これらの
他の機能はイメージ・スケーリング、カラー変換、フィ
ルタリング、回転、再構成及びデプス・キューイング(d
epth cueing)を含むことができる。同様に、イメージ・
データ符号化及び復号以外の機能を実行する他のイメー
ジ処理回路によりDCT 装置40及びDCTQ装置42を置き換え
ることができる。
【図面の簡単な説明】
【図１】イメージ処理システムの部分、特に本発明に従
って構築され作動される多重ステージ順次プロセス・パ
イプラインを示す簡略回路ブロック図である。
【図２】図１のプロセス・パイプライン・アーキテクチ
ャに従って構築されているイメージ・データ符号化及び
復号システムの実施例を示す簡略回路ブロック図であ
る。
【図３】図２の入力FIFOの、イメージ・データ復号動作
例の内容を示す図である。
【図４】図２の入力FIFOの、イメージ・データ符号化動
作例の内容を示す図である。
【図５】図２のアドレスFIFOの、図３のイメージ・デー
タ復号動作例の内容を示す図である。
【図６】図２のアドレスFIFOの、図４のイメージ・デー
タ符号化動作例の内容を示す図である。
【図７】図２の出力FIFOの、図４のイメージ・データ符
号化動作例の内容を示す図である。
【図８】図２に示すイメージ・データ符号化及び復号シ
ステムの良好な実施例の詳細な回路ブロック図である。
【図９】JPEG DCT(統合写真エキスパート・グループ、
離散コサイン変換)に基づいたイメージ・データ符号化
モデルを示す論理流れ図である。
【図１０】図１のプロセス・パイプライン・アーキテク
チャと図８の主要機能の対応をより詳細に示すブロック
図である。
【符号の説明】
10 イメージ処理システム 12 順次プロセス・パイプライン 14 ホスト・プロセッサ 14a システム資源捕捉境界(SRIB) 15 大容量記憶装置 16a バッファ 16b バッファ 18 局所状態機械(LSM) 18a システム制御部 18b 変換制御部 20 プロセス・ブロック 22 イメージ・メモリ 22a メモリ制御装置 24 圧縮／圧縮解除(CODEC)装置 26 出力FIFO 28 入力FIFO 30 局所プロセッサ／DSPプロセッサ 32 局所メモリ／SRAM 34 アドレスFIFO 36 制御レジスタ(REG) 40 DCT装置 40a データ・バッファ 42 DCTQ装置 42a データ・バッファ 44 64バイト変換バッファ 46 ホスト・バス 48 ホスト・バス・インタフェース 48a 使用可能(RDY)フラグ 48b 肯定応答(ACK)フラグ 50 システム・バス 52 イメージ・バス 54 システム・バス・ゲート 62 ビデオ・インタフェース 64 移動補償ブロック
フロントページの続き (72)発明者 トーマス・アコス・ホーヴァス アメリカ合衆国12582、ニューヨーク州 ストームビル、ジュディス・ドライブ 55 (72)発明者 ノーマン・ヘンリ・クライツァー アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、サルタナ・ドラ イブ 2218 (72)発明者 アンディ・ゲン−チェン・リーン アメリカ合衆国11566、ニューヨーク州 メリック、ケネス・ロード 2062 (72)発明者 トーマス・マッカーシー アメリカ合衆国10566、ニューヨーク州 ピークスキル、クレストビュー・アベニ ュー 29 (56)参考文献 特開 昭62−144283（ＪＰ，Ａ) 特開 平２−188879（ＪＰ，Ａ) 特開 昭61−131122（ＪＰ，Ａ) 特開 昭63−137375（ＪＰ，Ａ) 特開 昭62−203283（ＪＰ，Ａ) 特開 昭62−138973（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】ホストから受け取った、または前記ホスト
    へ出力される圧縮されたイメージ・データを記憶する局
    所メモリと、 前記局所メモリに接続され、圧縮されたイメージ・デー
    タのブロックに対し所定の信号処理を実行するプロセッ
    サと、 圧縮されないイメージ・データを記憶するイメージ・メ
    モリと、 前記プロセッサと前記イメージ・メモリとの間に接続さ
    れ、イメージ・データの圧縮および圧縮解除を実行する
    ＣＯＤＥＣと、 前記プロセッサと前記ＣＯＤＥＣとの間に接続されたバ
    ッファ手段と、 を備え、 前記バッファ手段は、 圧縮時にはＣＯＤＥＣ制御情報を前記プロセッサから受
    け取り、圧縮解除時には前記ＣＯＤＥＣ制御情報および
    信号処理されたイメージ・データのブロックを前記プロ
    セッサから受け取って、それぞれ前記ＣＯＤＥＣに供給
    する入力バッファ手段と、 圧縮時に圧縮されたイメージ・データのブロックを前記
    ＣＯＤＥＣから受け取って前記プロセッサに供給する出
    力バッファ手段と、 圧縮時には前記イメージ・メモリに記憶されている圧縮
    されないイメージ・データのブロックの先頭アドレスを
    前記プロセッサから受け取り、圧縮解除時には前記イメ
    ージ・メモリに記憶すべき圧縮解除されたイメージ・デ
    ータのブロックの先頭アドレスを前記プロセッサから受
    け取るアドレス・バッファ手段と、 を含むイメージ処理システム。
  2. 【請求項２】前記ＣＯＤＥＣは、 離散コサイン変換量子化プロセスを実行する第１プロセ
    ス手段と、 離散コサイン変換を実行する第２プロセス手段と、 前記第１プロセス手段と前記第２プロセス手段との間に
    接続された第１バッファ手段と、 前記第２プロセス手段と前記イメージ・メモリとの間に
    接続された第２バッファ手段と、 前記第１バッファ手段および前記第２バッファ手段を介
    するデータ転送を制御する制御手段と、 を含む、請求項１のイメージ処理システム。
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