JP5451542B2 - 集積回路 - Google Patents
集積回路 Download PDFInfo
- Publication number
- JP5451542B2 JP5451542B2 JP2010148671A JP2010148671A JP5451542B2 JP 5451542 B2 JP5451542 B2 JP 5451542B2 JP 2010148671 A JP2010148671 A JP 2010148671A JP 2010148671 A JP2010148671 A JP 2010148671A JP 5451542 B2 JP5451542 B2 JP 5451542B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- speed
- input
- output
- processing block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
通信システムの開発期間を短縮する技術としては、FPGAとASIC(Application Specific Integrated Circuit)のネットリストを作成する方法が提案されている(特許文献5参照)。
なお、以上のような課題はFPGAに限らず、製造後にユーザによってプログラミング可能な集積回路を用いるシステムであれば、同様に発生する。
また、本発明の集積回路の1構成例は、さらに、前記高速用の処理ブロックの出力データと前記高速用のFIFOレジスタの出力データのうちどちらか一方を第1のセレクト信号に応じて選択して外部に出力する第1のセレクタと、前記高速用の処理ブロックの出力データと前記高速用のFIFOレジスタの出力データのうちどちらか一方を第2のセレクト信号に応じて選択して入力データとして前記高速用の処理ブロックに入力する第2のセレクタと、前記低速用の処理ブロックの出力データと前記低速用のFIFOレジスタの出力データのうちどちらか一方を第3のセレクト信号に応じて選択して外部に出力する第3のセレクタと、前記低速用の処理ブロックの出力データと前記低速用のFIFOレジスタの出力データのうちどちらか一方を第4のセレクト信号に応じて選択して入力データとして前記低速用の処理ブロックに入力する第4のセレクタとを備えることを特徴とするものである。
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係る集積回路であるFPGAの内部回路構成例を示すブロック図である。
FPGA1は、外部からユーザによってプログラミング可能な論理回路であって、入力データを処理して出力データを外部に出力する処理ブロック2と、外部からの入力データI1a,I1bをFPGA1の内部クロックCKでリタイミングするFIFO(First-In First-Out)レジスタ3−1,3−2と、処理ブロック2の出力データとFIFOレジスタ3−2の出力データのうちどちらか一方を選択して外部に出力するセレクタ4−1と、処理ブロック2の出力データとFIFOレジスタ3−2の出力データのうちどちらか一方を選択して入力データとして処理ブロック2に入力するセレクタ4−2とを有する。
FPGA1の内部クロックCKは、出力クロックOCK1a,OCK1bとして外部に出力される。
第1のFPGA1−1は、システム外からの入力データI1aと入力クロックICK1aとを入力とし、入力データI1aを処理して、出力データO1aと出力クロックOCK1aとを出力する。出力データO1aと出力クロックOCK1aとは、それぞれ入力データI2a、入力クロックICK2aとして第2のFPGA1−2に入力される。
以上のように複数のFPGA1−1〜1−3においてデータの処理を繰り返し、最終のFPGAの出力データをシステム外に出力する。
第2のFPGA1−5および第4のFPGA1−7の内部構成は図1、図3で説明したとおりである。第1のFPGA1−4および第3のFPGA1−6は、2つのデータ伝送方向にそれぞれ複数のデータパスを持つ。
低速の通信から高速の通信への移行期においては、図9のように低速IFと高速IFとを有する通信システムが必要な場合がある。
まず、高速IF側のデータパスについて説明する。第1のFPGA1−8は、システム外からの入力データI1aと入力クロックICK1aとを入力とし、入力データI1aを処理して、出力データO1aと出力クロックOCK1aとを出力する。出力データO1aと出力クロックOCK1aとは、それぞれ入力データI2a、入力クロックICK2aとして第2のFPGA1−9に入力される。
FPGA1−8の内部クロックCKは、出力クロックOCK1a,OCK1b,OCK1c,OCK1dとして外部に出力される。
第2のFPGA1−9、第3のFPGA1−10も、第1のFPGA1−8と同様の構成を有する。
Claims (3)
- 外部からプログラミング可能な論理回路であって、入力データを処理して出力データを外部に出力する処理ブロックと、
外部からの入力データを集積回路の内部クロックでリタイミングして前記処理ブロックに入力するFIFOレジスタとを備え、
前記処理ブロックは、高速用の処理ブロックと、低速用の処理ブロックとからなり、
前記FIFOレジスタは、高速用の入力データを前記内部クロックでリタイミングする高速用のFIFOレジスタと、低速用の入力データを前記内部クロックでリタイミングする低速用のFIFOレジスタとからなり、
さらに、前記高速用のFIFOレジスタまたは低速用のFIFOレジスタの出力データが高速用データか低速用データかを判別して、判別したデータを入力データとして前記高速用の処理ブロックと前記低速用の処理ブロックとに振り分けて入力する振り分け処理手段と、
前記高速用の処理ブロックの出力データと前記低速用の処理ブロックの出力データとを高速用または低速用のどちらか一方の外部出力端子に出力する合流処理手段とを備えることを特徴とする集積回路。 - 請求項1記載の集積回路において、
さらに、前記高速用の処理ブロックの出力データと前記高速用のFIFOレジスタの出力データのうちどちらか一方を第1のセレクト信号に応じて選択して外部に出力する第1のセレクタと、
前記高速用の処理ブロックの出力データと前記高速用のFIFOレジスタの出力データのうちどちらか一方を第2のセレクト信号に応じて選択して入力データとして前記高速用の処理ブロックに入力する第2のセレクタと、
前記低速用の処理ブロックの出力データと前記低速用のFIFOレジスタの出力データのうちどちらか一方を第3のセレクト信号に応じて選択して外部に出力する第3のセレクタと、
前記低速用の処理ブロックの出力データと前記低速用のFIFOレジスタの出力データのうちどちらか一方を第4のセレクト信号に応じて選択して入力データとして前記低速用の処理ブロックに入力する第4のセレクタとを備えることを特徴とする集積回路。 - 請求項1記載の集積回路において、
前記振り分け処理手段は、前記高速用のFIFOレジスタまたは低速用のFIFOレジスタの出力データに含まれる識別子に基づいて、この出力データが高速用データか低速用データかを判別し、高速用データであれば前記高速用の処理ブロックに入力し、低速用データであれば前記低速用の処理ブロックに入力することを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010148671A JP5451542B2 (ja) | 2010-06-30 | 2010-06-30 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010148671A JP5451542B2 (ja) | 2010-06-30 | 2010-06-30 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012014321A JP2012014321A (ja) | 2012-01-19 |
JP5451542B2 true JP5451542B2 (ja) | 2014-03-26 |
Family
ID=45600698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010148671A Expired - Fee Related JP5451542B2 (ja) | 2010-06-30 | 2010-06-30 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5451542B2 (ja) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04123557A (ja) * | 1990-09-14 | 1992-04-23 | Fujitsu Ltd | ループバック回路 |
US5289577A (en) * | 1992-06-04 | 1994-02-22 | International Business Machines Incorporated | Process-pipeline architecture for image/video processing |
JPH06197006A (ja) * | 1992-12-25 | 1994-07-15 | Kawasaki Steel Corp | 同期式論理回路 |
JPH1173440A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | エミュレーション装置 |
JP3868833B2 (ja) * | 2002-03-13 | 2007-01-17 | 三菱電機株式会社 | 論理集積回路の内部信号モニタ装置 |
JP2004157986A (ja) * | 2002-10-17 | 2004-06-03 | Renesas Technology Corp | 論理検証システムとfpgaモジュール |
US7058918B2 (en) * | 2003-04-28 | 2006-06-06 | Dafca, Inc. | Reconfigurable fabric for SoCs using functional I/O leads |
JP2007094603A (ja) * | 2005-09-28 | 2007-04-12 | Kume Denki Kk | プログラマブルデバイス制御装置およびプログラマブルデバイス制御方法 |
JP2007240257A (ja) * | 2006-03-07 | 2007-09-20 | Konica Minolta Business Technologies Inc | 電子機器及びプログラマブル論理回路の動作検証方法 |
-
2010
- 2010-06-30 JP JP2010148671A patent/JP5451542B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012014321A (ja) | 2012-01-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20180068895A (ko) | Fpga 의 테스트 및 구성을 위한 시스템 및 방법 | |
US6359468B1 (en) | Programmable logic device with carry look-ahead | |
KR101942303B1 (ko) | 상호 양자 로직(rql) 회로 합성 | |
US7715467B1 (en) | Programmable logic device integrated circuit with dynamic phase alignment capabilities | |
US10348307B2 (en) | Clock distribution and generation architecture for logic tiles of an integrated circuit and method of operating same | |
WO2012095972A1 (ja) | ビット生成装置及びビット生成方法 | |
US9660650B1 (en) | Integrated circuits with improved register circuitry | |
US8390321B2 (en) | Reconfigurable logical circuit | |
JP7297784B2 (ja) | プログラマブル制御回路を用いた選択的なクロック信号の提供 | |
CN109905116A (zh) | 可编程流水线接口电路 | |
Royal et al. | Globally asynchronous locally synchronous FPGA architectures | |
US8212585B1 (en) | Programmable logic device | |
TWI806340B (zh) | 用於包括待測試的時序器件的流水線級的測試電路、測試方法和包括測試電路的計算系統 | |
JP2002245109A (ja) | 半導体集積回路の設計方法及び設計システム | |
TWI790088B (zh) | 處理器和計算系統 | |
EP2098969A1 (en) | Logic circuit designing device for asynchronous logic circuit, logic circuit designing method, and logic circuit designing program | |
JP6602849B2 (ja) | プログラマブル遅延回路ブロック | |
JP5451542B2 (ja) | 集積回路 | |
US8296604B1 (en) | Method of and circuit for providing temporal redundancy for a hardware circuit | |
US20150268962A1 (en) | Asynchronous Circuit Design | |
US9729153B1 (en) | Multimode multiplexer-based circuit | |
JP5455249B2 (ja) | 多数決回路を使用した半導体集積回路及び多数決方法 | |
US9331701B1 (en) | Receivers and methods of enabling the calibration of circuits receiving input data | |
CN117581195A (zh) | 可编程线性反馈移位寄存器系统和方法 | |
JP2004200311A (ja) | 論理検証装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111025 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111025 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121002 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131001 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131126 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131224 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131226 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5451542 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |