JP3868833B2 - 論理集積回路の内部信号モニタ装置 - Google Patents
論理集積回路の内部信号モニタ装置 Download PDFInfo
- Publication number
- JP3868833B2 JP3868833B2 JP2002069098A JP2002069098A JP3868833B2 JP 3868833 B2 JP3868833 B2 JP 3868833B2 JP 2002069098 A JP2002069098 A JP 2002069098A JP 2002069098 A JP2002069098 A JP 2002069098A JP 3868833 B2 JP3868833 B2 JP 3868833B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- logic integrated
- signal
- board
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、論理集積回路の内部信号モニタ装置に関し、特に、電気回路設計における回路基板上に搭載された論理集積回路の内部信号動作の観測とデバッグ処理を行う論理集積回路の内部信号モニタ装置に関するものである。
【０００２】
【従来の技術】
従来より、開発が行われた大規模集積回路（ＬＳＩ）が設計当初の期待通りに動作しないときは、ＬＳＩの動作を解析してデバッグを行う必要があるが、ＬＳＩ自体がブラックボックスであったため困難を極め、したがっていろいろな方法によって解析やデバッグが行われてきた。
【０００３】
例えば、特開平１１−２９６４０３号公報に記載の「向上した埋め込みロジックアナライザ」では、以下の図９〜図１１に示すような処理が行われていた。図９は、従来のプログラマブル論理開発システム１５１を示す図である。このシステム１５１は、ケーブル１５２などを介してコンピュータ・システムＡ１５３に接続された電子システム１５４であり、コンポーネントであるプログラマブル論理デバイス（ＰＬＤ）１５５を含み、電子システム１５４を形成する他のコンポーネントおよびエレメントと１つ以上の電子接続１５６を共有する。また、ＰＬＤ１５５は、ユーザ論理１５７および埋め込み論理アナライザー１５８によって構成されている。埋め込み論理アナライザー１５８は、ＰＬＤ１５５内に内蔵され、論理接続１５９は、ユーザ論理１５７からの信号を埋め込み論理アナライザー１５８に送信可能である。そして、ＰＬＤ１５５のピンを用いて埋め込み論理アナライザー１５８からのインタフェース信号１６０を電子システム１５４内の対応する接続１６１に接続し、これらのインタフェース信号をケーブル１５２を用いてコンピュータ・システムＡ１５３に接続されている。
【０００４】
このように、図９のコンピュータ・システムＡ１５３は、電子システム１５４の機能動作に対して割込みまたは影響を与えることなく、コマンドおよびその他の情報を埋め込み論理アナライザー１５８に送信し、埋め込み論理アナライザー１５８からの情報を受信する。したがって、ＰＬＤ１５５は、ユーザ論理１５７および埋め込み論理アナライザー１５８の双方の機能を実行するように構成されている。
【０００５】
図１０は、従来の論理アナライザーが埋め込まれたデバイスのＪＴＡＧポートを用いて論理アナライザーを制御するＰＬＤ１５５の図である。図１０では、制御論理１７２および信号１７３と関連付けてＪＴＡＧポート１７１を用いてインタフェース信号１６０（図９参照）を履行する。制御論理１７２は、埋め込み論理アナライザー１５８に制御信号を供給すると共に、埋め込み論理アナライザー１５８からデータおよびステータスを検索するのを支援する。
【０００６】
図１１は、従来の埋め込み論理アナライザーの構成図である。埋め込み論理アナライザー１５８は、制御状態機械１８１、トリガレジスタ１８２、トリガ比較器１８４、レジスタ１８５および１８６、カウンタ１８７〜１８９、比較器１９０、１９１、およびサンプルメモリ１９２を含んでいる。埋め込み論理アナライザー１５８がＰＬＤ内にプログラムされると、ＰＬＤ内で信号から様々な入力を受信する。ユーザは、トリガ信号１８３をトリガレジスタ１８２に格納されたトリガ条件と比較し、満足するトリガ比較器１８４によりブレークポイント信号を発生する。そして、信号Ｒｕｎは、サンプルメモリ１９２において信号ＰＤＦと組み合わされて、カウンタ１８９をイネーブルするものである。
【０００７】
また、上記以外の公報例としては、特開平１０−９１４７２号公報に記載の「集積回路内部の記号にアクセスするための方法及び装置」、あるいは、特開平８−６８０９号公報に記載の「フィールドプログラマブルアレイ」などがある。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような従来例にあっては、ＦＰＧＡにメモリと制御回路からなる埋め込み型のロジックアナライザ回路をあらかじめ内蔵しておいて、それをＪＴＡＧポートから読み出してＦＰＧＡ内部ノードのデータトレースを行うものである。これは、ＦＰＧＡに解析とデバッグとデバッグ用途のみにこれだけの回路をＦＰＧＡ回路設計の初期段階からあらかじめ要求するものであるため、一つのＦＰＧＡにできるだけ回路を詰め込みたいと考えている設計者にとって、必ずこれだけのメモリと埋め込み型のロジックアナライザ回路をすべての開発するＦＰＧＡに搭載しなければならないというのは、極めて不都合であるという課題があった。
【０００９】
そこで、後から埋め込み型のロジックアナライザ回路を挿入するという方法については、通常のＦＰＧＡ以外のＬＳＩには適用できず、その上、ＦＰＧＡであっても後からこれだけの大きいサイズのメモリが付いた埋め込み型のロジックアナライザ回路を挿入するのは、回路にそれだけの余裕がない場合がほとんどである。そして、これに加えて、設計後の不具合発生時に仮に埋め込み型のロジックアナライザ回路が挿入可能であったとしても、その場合ＦＰＧＡ内部の回路配置が埋め込む前と異なってくるため、タイミングが異なって動作が変わると埋め込む前の不具合現象が出なくなる代りに、それとは別の不具合現象が発生することがあり、今何をデバッグしようとしているのかがわからなくなってしまうという課題があった。
【００１０】
このように、あくまで設計初期段階から埋め込み型のロジックアナライザ回路を挿入するといっても設計後の不具合は常に設計者が期待したものとはならないため、実機の不具合解析は後手後手に回ってしまい、仮に初期の期待通りにＦＰＧＡが動かせるのであれば、不具合解析回路は最初から不必要となる。
【００１１】
また、一方であらかじめメモリに蓄積したＦＰＧＡの内部信号のトレースデータをＪＴＡＧを通したシリアル通信を用いた方法で読み出す手段をとっている以上、実機を動かしながら内部トレースを止める条件を判断してそれをＦＰＧＡに指令として与えなければならなくなる。こうすれば、埋め込み型のロジックアナライザ回路の制御回路が複雑になってしまい、面積を要求することや、実際の不具合現象とトレース停止のトリガの条件とを一致させて不具合現象を捕えるには何度も試行錯誤を行う必要があり、ＦＰＧＡ内部をトレースするメモリ容量もＦＰＧＡに内蔵する以上、トレース信号数とトレースポイントの対応を考えると、大きく取ることができず、埋め込み型のロジックアナライザ回路が確実に不具合を短時間で補足できるようになるとは限らないという課題があった。
【００１２】
さらに、ＪＴＡＧのインターフェースは、電気規格上、数百ＫＨｚ程度のシリアルポートにすぎず、速くても１ＭＨｚ程度であるため、これを用いたシリアル通信では、現在１００ＭＨｚを越えるクロックを入力して動作可能なＦＰＧＡの内部信号動作についてリアルタイムでデータを追尾するには十分なデータ転送速度とはいえないという課題があった。
【００１３】
また、デバッグ解析作業は、常に設計時点では不明な不具合に対して行われるものであり、不具合発生後に確実に用意できるものでなければならない。このため、不具合発生前に不具合使用に合せて複雑な設計を行うことはできず、不具合後に回路を無理やり挿入したことにより動作が変わったのでは正確な解析とはならず、ターゲットとなるＦＰＧＡの回路内部にすべてを内蔵させることは、回路規模上適当ではないという課題があった。
【００１４】
この発明は上記に鑑みてなされたもので、内部信号トレースのための制御回路を必要な構成のみに抑えて論理集積回路の動作の変化を抑制すると共に、リアルタイムで内部信号を連続的に追尾することにより、不具合の解析に要する時間を短縮することができる論理集積回路の内部信号モニタ装置を得ることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる論理集積回路の内部信号モニタ装置は、開発中の論理集積回路が搭載されるターゲット基板と、外部のパーソナルコンピュータからの指示に基づいて、前記ターゲット基板に搭載される論理集積回路に制御信号を出力するともに、前記論理集積回路の内部出力信号群を受信して前記パーソナルコンピュータに出力するポッドボックス部と、このポッドボックス部と前記ターゲット基板との間に配置され、前記ポッドボックス部とケーブルによって接続され、ポッドボックス部から受信した前記制御信号を前記ターゲット基板に搭載される論理集積回路に送信するとともに、前記論理集積回路の内部出力信号群を受信して前記ポッドボックス部に送信し、前記ポッドボックス部と前記ターゲット基板に搭載される論理集積回路との信号を中継する子基板とを備える論理集積回路の内部信号モニタ装置であって、前記ポッドボックス部は、前記子基板を介して受信した前記ターゲット基板に搭載される論理集積回路の内部出力信号群を蓄積するメモリモジュール部と、前記ケーブルと接続されて、前記論理集積回路の制御信号および内部出力信号群を前記子基板と送受信するポッドボックス側送受信コネクタと、前記パーソナルコンピュータからの指示に基づいて、前記論理集積回路の内部出力信号群を選択するための制御信号である内部信号セレクト信号を前記送受信コネクタを介して送信し、前記ポッドボックス側送受信コネクタを介して受信した前記子基板によって中継された前記ターゲット基板に搭載される論理集積回路の内部出力信号群を前記メモリモジュール部に格納するとともに、前記メモリモジュール部に格納された内部出力信号群を前記パーソナルコンピュータに出力する制御部と、を備え、前記子基板は、前記ケーブルと接続されて、前記論理集積回路の制御信号および内部出力信号群を前記ポッドボックス部と送受信する子基板側送受信コネクタと、前記ターゲット基板と接続し、前記論理集積回路の制御信号および内部出力信号群を前記論理集積回路と送受信する子基板側ターゲットピンコネクタと、前記子基板側送受信コネクタを介して受信した論理集積回路の制御信号を前記子基板側ターゲットピンコネクタに出力するとともに、前記子基板側ターゲットピンコネクタから受信した論理集積回路の内部出力信号群を前記子基板側送受信コネクタに出力する子基板ＦＰＧＡと、を備え、前記ターゲット基板は、前記子基板と接続し、前記論理集積回路の制御信号および内部出力信号群を前記子基板と送受信するターゲット基板側ターゲットピンコネクタと、前記開発中の論理集積回路と、を備え、前記論理集積回路は、前記ターゲット基板側のターゲットピンコネクタを介して入力される内部信号セレクト信号を論理集積回路内の基準クロックによって同期化する第１のレジスタと、前記第１のレジスタによって同期化された内部信号セレクト信号に基づいて、論理集積回路の複数の内部信号群の中から択一的に内部信号群を選択するマルチプレクサと、前記マルチプレクサによって選択された内部信号群を前記基準クロックによって同期化する第２のレジスタと、を有し、前記基準クロックおよび前記第２のレジスタから出力される前記基準クロックによって同期化された内部信号群である内部出力信号群を前記ターゲット基板側ターゲットピンコネクタに出力するトレースマクロ部と、を備えることを特徴とする。
【００１６】
この発明によれば、ターゲット基板に搭載される内部信号のモニタ対象となる論理集積回路内には、内部信号セレクト信号を論理集積回路内の基準クロックによって同期化する第１のレジスタと、第１のレジスタによって同期化された内部信号セレクト信号に基づいて、論理集積回路の複数の内部信号群を択一的に選択するマルチプレクサと、マルチプレクサによって選択された内部信号群を前記基準クロックによって同期化する第２のレジスタとを有し、基準クロックおよび第２のレジスタから出力される基準クロックによって同期化された内部信号群である内部出力信号群を前記ターゲット基板側ターゲットピンコネクタに出力するトレースマクロ部のみを備え、論理集積回路からメモリモジュールや制御部に相当する部分を論理集積回路内から無くすことでスリム化して最少構成とし、無くしたメモリモジュールや制御部に相当する回路をポッドボックス部に移し、その間で通信しながら論理集積回路の内部信号をモニタするようにしている。
また、ポッドボックス部とターゲット基板との間に子基板を配置してポッドボックス部とターゲット基板に搭載された論理集積回路のトレースマクロ部との通信を中継するようにしている。
これにより、外部のパーソナルコンピュータがポッドボックス部の制御部を介して子基板部とトレースマクロ部とを制御しながら、論理集積回路の内部信号の観測とデバッグ処理とを正確かつ短時間で行うことができる。
【００１７】
例えば、トレースするデータやトレースとその制御トリガ回路とを論理集積回路内に埋め込むトレースマクロ部側に持たせずに、それらをポッドボックス部側に持たせるようにし、論理集積回路の内部回路であるトレースマクロ部はトレースする内部ノードを多くの論理集積回路の内部信号から選択するためのマルチプレクス回路程度の最少構成に抑制できるため、論理集積回路に内蔵し易くなり、設計完了後の実機での不具合発生後であっても挿入が可能となる。そして、データのトレースやその制御トリガ回路の構成の選択自由度が上げられる一方、トレースするデータ量も大きく構成することができるので、多チャンネルを長い時間トレースすることも可能となり、加工せずに論理集積回路の内部信号データを出力しながらモニタすることで、リアルタイムに内部信号が出力可能となる。これは、例えばオシロスコープやロジックアナライザといったターゲット基板に接続する計測機器によって観測することが可能であり、パーソナルコンピュータ（以下、パソコンともいう）へのデータ転送もＪＴＡＧの１ＭＨｚ未満のボーレート速度で制約されるのに対し、例えばＵＳＢとすれば規格のバージョンに依存することになるが、最低でも１２ＭＨｚ、将来的には数百ＭＨｚへの拡張が可能となり、パソコン上で実機の論理集積回路の内部信号のリアルタイムモニタリングが可能となりうる。
【００１８】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記ポッドボックス部の制御部は、前記パーソナルコンピュータからの指示に基づいて、前記ターゲット基板上の論理集積回路に強制的に内部信号を設定するための制御信号である強制設定ロード信号と、前記ターゲット基板上の論理集積回路に強制的に設定する内部信号であるシリアルの強制設定データ信号とを前記ポッドボックス側送受信コネクタに出力し、前記子基板の子基板ＦＰＧＡは、前記子基板側送受信コネクタを介して受信した前記強制設定ロード信号およびシリアルの強制設定データ信号を前記子基板側ターゲットピンコネクタに出力し、前記ターゲット基板上の論理集積回路のトレースマクロ部は、前記子基板側ターゲットピンコネクタを介して入力されるシリアルの強制設定データ信号をパラレルの強制設定データ信号に変換するシリアルパラレル変換部と、前記シリアルパラレル変換部によって変換されたパラレルの強制設定データ信号を前記基準クロックによって同期化する第３のレジスタと、前記子基板および前記ターゲットピンコネクタを介して受信した強制設定ロード信号を前記基準クロックによって同期化する第４のレジスタと、をさらに備え、前記第４のレジスタによって同期化された強制設定ロード信号が強制的に内部信号を設定することを示す場合、前記論理集積回路は、前記第３のレジスタによって同期化されたパラレルの強制設定データ信号によって動作することを特徴とする。
この発明によれば、ターゲット基板上の論理集積回路のトレースマクロ部は、ポッドボックス部が子基板を介して送信したシリアルの強制設定データ信号をパラレルの強制設定データ信号に変換するシリアルパラレル変換部と、シリアルパラレル変換部によって変換されたパラレルの強制設定データ信号を前記基準クロックによって同期化する第３のレジスタと、ポッドボックス部が子基板を介して送信した強制設定ロード信号を前記基準クロックによって同期化する第４のレジスタとをさらに備えるようにしたため、ポッドボックス部からの強制設定データ信号を論理集積回路の内部に設定することが可能となり、任意のデータを用いて論理集積回路を動作させて内部信号の観測とでバック処理とを正確かつ短時間で行うことができる。
つぎの発明に係る論理集積回路の内部信号モニタ装置は、上記の発明において、前記ポッドボックス部は、前記子基板を介して中継される前記基準クロックを整数倍に逓倍した入力基準クロックを生成する周波数シンセサイザ、をさらに備え、前記子基板の子基板ＦＰＧＡは、前記子基板側送受信コネクタを介して受信した入力基準クロックを前記子基板側ターゲットピンコネクタに出力し、前記ターゲット基板上の論理集積回路のトレースマクロ部は、前記マルチプレクサと前記第２のレジスタとの間に配置され、前記マルチプレクサが選択した内部信号群を前記ターゲット基板側ターゲットピンコネクタを介して入力された入力基準クロックによって同期化する第５のレジスタ、をさらに備え、前記第１のレジスタは、前記基準クロックに代えて前記入力基準クロックを用いて前記内部セレクト信号を同期化し、前記第２のレジスタは、前記基準クロックに代えて前記入力基準クロックを用いて前記第５のレジスタから出力される前記入力基準クロックによって同期化された内部信号群を同期化すること、を特徴とする。
【００１９】
この発明によれば、ポッドボックス部は、子基板を介して中継される論理集積回路の基準クロック信号を整数倍に逓倍した入力基準クロックを子基板を介してターゲット基板上の論理集積回路のトレースマクロ部に入力し、トレースマクロ部は、論理集積回路の基準クロックに代えてポッドボックス部からの入力基準クロックを用いて内部信号セレクト信号および内部出力信号群を同期化する。このため、ポッドボックス部側からもっと高速に、論理集積回路の内部動作の整数倍の速度で動作させることが可能となり（時分割多重によるモニタが可能となり）、物理的なモニタピン数の数倍の内部信号のモニタが可能になると共に、信号の伝播タイミングを詳細にモニタすることができる。従って、トレース用の総ピン数を大幅に削減した状態でトレースを行うことも可能となり、ポータブルな観測機器として利用することが可能となる。
また、トレースマクロ部は、マルチプレクサによって選択される論理集積回路の内部出力信号を入力基準クロックによって同期化するレジスタを２段構成にするようにしているので、論理集積回路の基準クロックに代えて、入力基準クロックによって内部信号群を同期化してもメタステーブルを回避することができ、安定した内部出力信号群を送信することが可能となる。
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記制御部は、前記ポッドボックス部側送受信コネクタを介して受信した前記子基板によって中継された前記ターゲット基板に搭載される論理集積回路の内部出力信号群の信号のうち、前記パーソナルコンピュータからの指示によって選択される信号のエッジを検出し、検出したエッジと前記パーソナルコンピュータから設定されたエッジの比較設定値とを比較するエッジ検出部と、前記内部出力信号群のうち、前記パーソナルコンピュータからの指示によって選択される信号のレベルと前記パーソナルコンピュータから設定されたレベルの比較設定値とを比較するレベル検出部とを有し、前記エッジ検出部の比較結果および前記レベル検出の比較結果に基づいて前記内部出力信号群を前記メモリモジュールに格納するトリガを生成するトリガ制御部、を備えることを特徴とする。
この発明によれば、ポッドボックス部の制御部は、論理集積回路の内部出力信号群のうち、パーソナルコンピュータからの指示によって選択される信号のエッジを検出し、検出したエッジとパーソナルコンピュータから設定されたエッジの比較設定値とを比較した比較結果と、パーソナルコンピュータからの指示によって選択される信号のレベルを検出し、検出したレベルとパーソナルコンピュータから設定されたレベルの比較値との比較結果とに基づいて、論理集積回路の内部出力信号群をメモリモジュールに格納するようにしているため、さまざまな設定のトリガの組み合わせと、そのイベントの発生シーケンスに合わせたトリガ制御の設定が可能となり、さらにそれをターゲットＦＰＧＡ内に設けないことにより、設計する回路に何ら制約を与えることなく、所望のターゲットＦＰＧＡの内部信号の解析とデバッグが可能となる。
【００２０】
つぎの発明にかかる論理集積回路のテスト装置は、外部のパーソナルコンピュータからの指示に基づいて、電気回路設計における回路基板上のターゲット基板に搭載する前の論理集積回路単体への入力信号を送信するとともに、前記論理集積回路からの出力信号を受信して前記パーソナルコンピュータに出力するポッドボックス部と、このポッドボックス部とケーブルによって接続され、前記ポッドボックス部から受信した入力信号によって前記論理集積回路を動作させて得られた出力信号を前記ポッドボックス部に送信するテスタ基板部とを備え、前記論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する論理集積回路のテスト装置であって、前記ポッドボックス部は、前記テスタ基板部からの出力信号を蓄積するメモリモジュール部と、前記ケーブルと接続されて、前記論理集積回路の入出力信号を前記テスタ基板と送受信するポッドボックス側送受信コネクタと、前記パーソナルコンピュータからの指示に基づいて、前記論理集積回路への入力信号を前記ポッドボックス側送受信コネクタを介して送信し、前記ポッドボックス側送受信コネクタを介して受信した前記論理集積回路の出力信号を前記メモリモジュール部に格納するとともに、前記メモリモジュール部に格納された出力信号を前記パーソナルコンピュータに出力する制御部と、を備え、前記テスタ基板部は、前記ケーブルと接続されて、前記論理集積回路の入出力信号を前記ポッドボックス部と送受信するテスタ基板側送受信コネクタと、レシーバドライバを介して、前記テスタ基板側送受信コネクタが受信した前記ポッドボックス部からの論理集積回路の入力信号を複数のテスタ基板ＦＩＦＯＦＰＧＡに出力するとともに、前記複数のテスタ基板ＦＩＦＯＦＰＧＡからの出力をトランスミッタドライバを介してテスタ基板側送受信コネクタに出力するテスタ基板ＦＰＧＡと、前記論理集積回路が搭載されるバーンインソケットより多くの入出力端子を有し、前記論理集積回路が搭載されるバーンインソケットと前記テスタ基板部とを接続するバーンイン接続コネクタと、前記バーンイン接続コネクタと接続され、前記論理集積回路への入力信号をインプットクロックに同期して先入れ先出しで前記バーンイン接続コネクタに出力し、前記バーンイン接続コネクタおよびバーンインソケットを介して前記論理集積回路の入力端子に入力信号を印加して前記論理集積回路を動作させるとともに、この動作によって前記バーンインソケットおよびバーンイン接続コネクタを介して得られた前記論理集積回路からの出力信号をモニタクロックに同期して先入れ先出しで前記テスタ基板ＦＰＧＡに出力する複数の前記テスタ基板ＦＩＦＯＦＰＧＡと、を備えることを特徴とする。
【００２１】
この発明によれば、ポッドボックス部の制御部が、パーソナルコンピュータからの指示に基づいて論理集積回路への入力信号をポッドボックス側送受信コネクタを介してテスタ基板に送信する。テスタ基板のテスタ基板ＦＰＧＡは、テスタ側送受信コネクタが受信した論理集積回路への入力信号を複数のテスタ基板ＦＩＦＯＦＰＧＡに出力し、テスタ基板ＦＩＦＯＦＰＧＡは、テスタ基板ＦＰＧＡから入力される論理集積回路への入力信号をインプットクロックに同期して、論理集積回路が搭載されるバーンインソケットより多くの入出力端子を有し論理集積回路が搭載されるバーンインソケットとテスタ基板とを接続するバーンイン接続ソケットに出力して論理集積回路の入力端子に入力信号を印加して論理集積回路を動作させる。また、テスタ基板ＦＩＦＯＦＰＧＡは、論理集積回路が動作したことによってバーンインソケットおよびバーンイン接続コネクタを介して得られた論理集積回路からの出力信号をモニタクロックに同期してテスタ基板ＦＰＧＡに出力する。テスタ基板ＦＰＧＡは、テスタ基板側送受信コネクタを介して論理集積回路からの出力信号をポッドボックス部に送信する。ポッドボックス部の制御部は、ポッドボックス側送受信コネクタを介して受信した出力信号をメモリモジュール部に格納するとともに、メモリモジュール部に格納された出力信号を前記パーソナルコンピュータに出力する。これにより、外部のパーソナルコンピュータがポッドボックス部の制御部を介してテスタ基板部を制御することで、論理集積回路単体が設計時に期待していた動作が行えるか否かを検証することができる。
【００２２】
この場合、例えば、実機基板上に搭載されていない単体の論理集積回路（ターゲットＦＰＧＡ）があるとき、その動作を確認する場合、子基板部に当たる部分に大きい基板を用意し、これをテスタ基板と名づけ、その上に複数の多ピンのＦＰＧＡを当該ポッドボックス部から回路を通信プログラムで書き換え可能とした状態で、開発したターゲットＦＰＧＡをバーンインソケットを搭載した基板の周辺に配置し、当該周辺多ピンの複数ＦＰＧＡは一方はポッドボックス部へ、もう一方はターゲットＦＰＧＡの各ピンへそれぞれ接続されるようにする。バーンインソケットと当該テスタ基板は、ある程度いろいろな種類のターゲットＦＰＧＡをテストすることが可能なように、相当数の多ピンのソケット形状のコネクタで取り外し可能とし、バーンインソケットと多ピンコネクタをテストする論理集積回路（ターゲットＦＰＧＡ）に応じてその接続を個別に製作できるように用意する。この時、そのテスタ基板上の周辺多ピンの複数ＦＰＧＡの回路構成をテストするターゲットＦＰＧＡへの１ピンごとのＦＩＦＯの構成を作り、ｉｎ／ｏｕｔは、片方向、双方向ピンは、ｉｎ／ｏｕｔの２つのＦＩＦＯにて構成し、複数あるクロックラインを当該周辺多ピンの複数ＦＰＧＡの回路書き換えプログラミング時に、イン、アウト、双方向とそのＦＩＦＯ構成と、どのクロックに同期してデータの入出力を行うかを当該ポッドボックス部から書き換え可能とすることにより、パソコンからポッドボックス部を経由して、ターゲット ＦＰＧＡへの入力パタンを当該テスタ基板へ転送し、ターゲットＦＰＧＡをテストした後、アウト側のＦＩＦＯからポッドボックス部を経由させてパソコンへ持ってくることにより、ターゲットＦＰＧＡ設計者が設計時に論理シミュレーションで確認したパターンを実際に回路を焼いたターゲットＦＰＧＡで動作確認することが可能となる。
【００２３】
さらに、この場合、テスタ基板上に周辺多ピンの複数ＦＰＧＡを搭載し、回路を書き換え可能とし、バーンインソケットと当該テスタ基板をコネクタで結ぶことにより、複数の設計を別々の回路でピン配置のターゲットＦＰＧＡに対して、ハードウェアを変更することなくパソコン上のオペレーションだけでテストすることが可能な、いわゆるＬＳＩ評価装置 ( ＝テスタ ) と称されるものより遥かに低価格で、かつ、低コストのＬＳＩテスタを得ることが可能となる。その上、個別のＦＰＧＡの種別のテストコストも低く抑えることが可能となる。
【００２４】
本発明の別の態様としては、電気回路設計における回路基板上にデバッグを行うターゲット基板を設け、その上に開発中の論理集積回路を搭載して、内部信号の観測とデバッグ処理とを行う論理集積回路の内部信号モニタ装置であって、前記ターゲット基板は、前記論理集積回路の設計時にその内部信号を外部から制御可能な内部信号セレクト信号により論理集積回路の内部信号群の中から一群を選択して、論理集積回路内の基準クロック信号に同期させて外部端子に出力可能とするトレースマクロ部と、前記論理集積回路の内部信号群の一群を子基板部へ送るためのターゲットピンコネクタ部とを備え、前記子基板部には、前記ターゲットピンコネクタ部を介して高速のレシーバドライバとトランスミッタドライバとにデータをインターフェースする子基板ＦＰＧＡ部と、前記レシーバドライバと前記トランスミッタドライバとそれをポッドボックス部へ高速転送を可能にする送受信コネクタ部とを備え、前記ポッドボックス部は、前記子基板部からの高速伝送データが送受信可能なコネクタ部と、前記論理集積回路の内部信号を蓄積するメモリモジュール部と、そのメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行うポッドＦＰＧＡ回路と、外部のパーソナルコンピュータへの内部信号の読み出しを制御する制御部と、該制御部と前記パーソナルコンピュータとの間のインターフェースを取るインターフェース部とを備え、前記外部のパーソナルコンピュータから前記子基板部と前記トレースマクロ部とを制御して前記論理集積回路の内部信号の観測とデバッグ処理を行うことを特徴とする。
【００２５】
この発明によれば、ターゲット基板は、トレースマクロ部により論理集積回路の設計時にその内部信号を外部から制御可能な内部信号セレクト信号により論理集積回路の内部信号群の中から一群を選択して、論理集積回路内の基準クロック信号に同期させて外部端子に出力可能とし、ターゲットピンコネクタ部により前記論理集積回路の内部信号群の一群を子基板部へ送り、子基板部には、子基板ＦＰＧＡ部によりターゲットピンコネクタ部を介して高速のレシーバドライバとトランスミッタドライバとにデータをインターフェースし、送受信コネクタ部によりレシーバドライバとトランスミッタドライバとポッドボックス部へ高速転送を可能にし、ポッドボックス部は、コネクタ部により子基板部からの高速伝送データが送受信可能であって、メモリモジュール部により論理集積回路の内部信号を蓄積し、ポッドＦＰＧＡ回路によりメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行い、制御部により外部のパーソナルコンピュータへの内部信号の読み出しを制御し、インターフェース部により制御部とパーソナルコンピュータとの間のインターフェースを取るようにしたため、外部のパーソナルコンピュータから子基板部とトレースマクロ部とを制御することによって、論理集積回路の内部信号の観測とデバッグ処理とを正確かつ短時間で行うことができる。
【００２６】
例えば、トレースするデータやトレースとその制御トリガ回路をＦＰＧＡの内部に持つことなく、当該ポッドボックス部側に持たせることにより、ＦＰＧＡの内部回路はトレースする内部ノードを多くのＦＰＧＡ内部信号から選択するためのマルチプレクス回路程度に抑制されるため、ＦＰＧＡに内蔵しやすくし、設計完了後の実機での不具合発生後であっても挿入が可能となる。そして、データのトレースやその制御トリガ回路の構成の選択自由度が上げられる一方、トレースするデータ量も大きく構成できるので、多チャンネルを長い時間トレースすることも可能となり、加工せずＦＰＧＡ内部信号データを出力しながらモニタすることができるため、リアルタイムに内部信号が出力される。これは、例えばオシロスコープやロジックアナライザといったターゲット基板に接続する計測機器によって観測することが可能であり、パーソナルコンピュータ（以下、パソコンともいう）へのデータ転送もＪＴＡＧの１ＭＨｚ未満のボーレート速度で制約されるのに対し、例えばＵＳＢとすれば規格のバージョンに依存することになるが、最低でも12ＭＨｚ、将来的には数百ＭＨｚへの拡張が可能となり、パソコン上での実機のＦＰＧＡ内部信号のリアルタイムモニタリングが可能となりうる。
【００２７】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記ポッドＦＰＧＡ回路の内部は、制御通信部と制御側クロックと論理集積回路側クロックとモニタ専用高速クロックとにより、制御部からの命令による選択内容を変更可能とするモニタクロックセレクタ部と、前記メモリモジュールへの読み書きを制御するメモリコントローラ部と、前記論理集積回路から前記子基板部を経由して入力されるトレースデータ入力のエッジを検出して制御部からの設定と比較するエッジ検出部と、トレースデータの入力レベルを検出して制御部からの設定と比較するレベル検出部と、前記制御部からの設定によりエッジとレベルの各種信号検出の組み合わせにより必要な信号変化を捕らえる検出組み合わせ条件部と、その検出組み合わせ条件部からの信号の回数をカウントして前記制御部の設定と比べて信号出力するカウント部と、前記カウント部からの出力信号を見ながら制御部により設定されたシーケンス通りに信号検出がなされているか否かを判断するトリガシーケンス設定部とを有するトリガ制御部と、を備え、前記トリガシーケンス設定部から前記制御部が定めた条件と順序で信号変化があったことを信号として前記メモリコントローラ部にトレースの開始とトレースの終了とを伝えることを特徴とする。
【００２８】
この発明によれば、ポッドＦＰＧＡ回路の内部は、モニタクロックセレクタ部により制御通信部と制御側クロックと論理集積回路側クロックとモニタ専用高速クロックとによって制御部からの命令による選択内容を変更可能とし、メモリコントローラ部によってメモリモジュールへの読み書きを制御し、エッジ検出部により論理集積回路から子基板部を経由して入力されるトレースデータ入力のエッジを検出し、レベル検出部によりトレースデータの入力レベルを検出して制御部からの設定と比較し、検出組み合わせ条件部により制御部からの設定によりエッジとレベルの各種信号検出の組み合わせによって必要な信号変化を捕らえ、カウント部により検出組み合わせ条件部からの信号の回数をカウントして制御部の設定と比べて信号を出力し、トリガ制御部とトリガシーケンス設定部とによりカウント部からの出力信号を見ながら制御部により設定されたシーケンス通りに信号検出がなされているか否かを判断し、トリガシーケンス設定部から制御部が定めた条件と順序で信号変化があったことを信号としてメモリコントローラ部にトレースの開始とトレースの終了とを伝えるようにしたため、ポッドボックス部内のポッドＦＰＧＡ内にトリガ制御回路を設け、エッジ検出、レベル検出とその組み合わせ検出部とカウント部とトリガシーケンス設定部とを持たせることにより、さまざまな設定のトリガの組み合わせと、そのイベントの発生シーケンスに合わせたトリガ制御の設定が可能となり、さらにそれをターゲットＦＰＧＡ内に設けないことにより、設計する回路に何ら制約を与えることなく、所望のターゲットＦＰＧＡの内部信号の解析とデバッグが可能となる。
【００２９】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記トレースマクロ部は、前記ポッドＦＰＧＡ部から前記子基板ＦＰＧＡ部を経由して入力される信号として強制設定データ信号と強制設定ロード信号とが追加され、前記強制設定データ信号をシリアル／パラレル変換するシリアルパラレル変換回路を備え、前記強制設定ロード信号を前記論理集積回路の基準クロック信号に同期させて前記論理集積回路の内部回路に入力して外部からの強制入力による内部信号の変化を観測することを特徴とする。
【００３０】
この発明によれば、トレースマクロ部がポッドＦＰＧＡ部から子基板ＦＰＧＡ部を経由して入力される信号として強制設定データ信号と強制設定ロード信号とを追加し、強制設定データ信号をシリアル／パラレル変換するシリアルパラレル変換回路を備え、強制設定ロード信号を論理集積回路の基準クロック信号に同期させて論理集積回路の内部回路に入力して外部からの強制入力による内部信号の変化を観測するようにしている。このため、論理集積回路（例えば、ターゲットＦＰＧＡなど）の内部回路の一部分に対して強制的にある特定の信号をある特定されたタイミングで挿入することを考える場合、その信号割付は、ＦＰＧＡの回路設計時に、当該ポッドボックス部からデータトレースを開始している途中に、論理集積回路に挿入データを転送し、ポッドボックス部からのトリガ信号入力によりターゲットの内部回路にロードする機能をＦＰＧＡの回路内に反映させることが必要となる。この場合、当該トレースデバッグの入力ピンに対して、入力するデータを流し込み、トレースマクロ部により、完全にＦＰＧＡを実機で動作させモニタしながら論理集積回路の内部の一つのデータのみを固定化し、動作を確認して、再度当該固定したデータを少し書き換えて再度動作を確認するといったような、パラメータを変化させての動作確認が可能となる。そのようなデバッグを行う時にパソコンとポッドボックス部との通信速度が速い当該手段をとるならば、論理集積回路の外部で観測可能な動作だけでなく内部信号変化も当該パソコンと当該ポッドボックス部との接続インターフェース速度が高いので、容易にリアルタイムで論理集積回路の外部信号と内部信号の逐次変化を追うことが可能となる。
【００３１】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記トレースマクロ部は、前記論理集積回路の基準クロック信号に代えて、前記ポッドボックス部からの入力基準クロックを用いてマルチプレクサへの入力や外部への信号出力を同期化して、内部信号セレクト信号や論理集積回路外部モニタ信号を出力させ、前記トレースマクロ部上で前記入力基準クロックを折り返して出力させることにより、論理集積回路の動作クロックの速度よりも速い速度で論理集積回路の内部信号をモニタするとともに、前記ターゲットピンコネクタのピン数で制限されている本数を越えて同時に内部信号をモニタするようにしたことを特徴とする。
【００３２】
この発明によれば、トレースマクロ部を論理集積回路の基準クロック信号に代えて、ポッドボックス部からの入力基準クロックを用いてマルチプレクサへの入力や外部への信号出力を同期化し、内部信号セレクト信号や論理集積回路外部モニタ信号を出力させ、トレースマクロ部上で入力基準クロックを折り返して出力させることにより、論理集積回路の動作クロックの速度よりも速い速度で論理集積回路の内部信号をモニタするとともに、ターゲットピンコネクタのピン数で制限されている本数を越えて同時に内部信号をモニタするようにしている。このため、ＦＰＧＡ内部信号トレースのための入出力ピンの配置については、入力側の複数ピンの状態にＦＰＧＡに内蔵するトレースマクロ部のマルチプレクサの切替信号として、パソコンからポッドボックス部を経由させて入力することで、観測する論理集積回路（ＦＰＧＡ）の内部ノードを適宜切り替えることが可能となる。そして、ポッドボックス部側からもっと高速に、ＦＰＧＡの内部動作の整数倍の速度で動作させることで、マルチプレクス信号を切り替えることによりＦＰＧＡから当該観測用に設けられた出力ピン数以上の信号を観測でき、トレース用の総ピン数を大幅に削減した状態でトレース可能とすることができる。この場合、マルチプレクスの速度は、ポッドボックス部とターゲットＦＰＧＡを接続するインターフェースの電気的規格に従い、その電気的規格で速度と距離の上限が定まる。現時点ではＬＶＤＳやＳＳＴＬやＨＳＴＬ等の電気規格で１ＧＨｚ程度での速度での転送を可能としている。ＬＶＤＳを用いれば、１００ＭＨｚ程度であれば、１０ｍ程度の距離も可能となり、ポッドボックス部側にＦＰＧＡ内蔵の回路を出したことによる短所は相殺され、かえってポータブルな観測機器として使うことが可能となる。
【００３３】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記ターゲット基板上に製品用コネクタを設けると共に、当該製品用コネクタが論理集積回路に直結されていて他に何も接続されていない状態の場合、前記製品用コネクタへの入力模擬と出力モニタとを兼ねて前記子基板部側に前記子基板ＦＰＧＡと接続されて前記ポッドボックス部からの入力データを出力するデータ入出力コネクタが設けられ、前記論理集積回路が出力した前記製品用コネクタへの出力を接続するデータ入出力コネクタと前記子基板ＦＰＧＡを経由して、前記ポッドボックス部の前記メモリモジュールに蓄積し、前記論理集積回路の内部信号と、前記製品用コネクタの外部出力信号の両方をトレースする回路を備えていることを特徴とする。
【００３４】
この発明によれば、ターゲット基板上に製品用コネクタを設けると共に、当該製品用コネクタが論理集積回路に直結されていて他に何も接続されていない状態の場合に、製品用コネクタへの入力模擬と出力モニタとを兼ねて子基板部側に子基板ＦＰＧＡと接続されてポッドボックス部からの入力データを出力するデータ入出力コネクタが設けられ、論理集積回路が出力した製品用コネクタへの出力を接続するデータ入出力コネクタと子基板ＦＰＧＡを経由して、ポッドボックス部のメモリモジュールに蓄積し、論理集積回路の内部信号と、製品用コネクタの外部出力信号の両方をトレースする回路を備えている。このため、実機基板上に搭載されているターゲットＦＰＧＡについて内部信号のトレースデバッグを行いながら、ＦＰＧＡ外部入力ピンの一部の入力を強制的に制御しつつ、外部出力ピンを観測することを考えた場合、ポッドボックス部から子基板を経由してターゲットＦＰＧＡへのデータ入力を増設することにより、ターゲットＦＰＧＡがコネクタなどから外部に直接つながっているとき、基板デバッグ時にその外部コネクタを通す動作も解析したい場合は、ポッドＦＰＧＡと子基板ＦＰＧＡに若干の回路を増設する。そのためには、子基板部を適宜分割して、子基板部のインターフェースのピン入出力数の拡大と、子基板上の回路に対して論理集積回路に入力する側の信号線の伝送についてシリアルからパラレル信号への変換器を加え、そのシリアルからパラレル信号への変換作業に同期させるクロックを送出するラインを設けることにより、実機基板上のターゲットＦＰＧＡの信号露出しているコネクタに対して接続を行いながらターゲットＦＰＧＡの動作テストを行うことが可能となる。
【００３５】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、電気回路設計における回路基板上のターゲット基板に搭載する前の論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する論理集積回路の内部信号モニタ装置であって、前記論理集積回路が収まるバーンインソケットを載せ、そのバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンインソケットより多くの入出力のピン数をあらかじめ持っているバーンイン接続コネクタと、前記論理集積回路が前記バーンイン接続コネクタを介して接続されるさまざまなテスタ基板ＦＩＦＯＦＰＧＡと、高速のレシーバドライバとトランスミッタドライバと、前記レシーバドライバとトランスミッタドライバに接続された送受信コネクタと、前記送受信コネクタを介して高速で転送されたデータを受けて、前記各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送すると共に、それぞれのテスタ基板ＦＩＦＯＦＰＧＡからデータを受け取って、前記高速のレシーバドライバとトランスミッタドライバを介して転送するテスタ基板ＦＰＧＡと、前記テスタ基板ＦＩＦＯＦＰＧＡと前記バーンインソケットを介して接続される論理集積回路の種類によって、入出力、双方向ピンアサインを自由に変更するＦＩＦＯＦＰＧＡ回路リコンフィグレーション部と、クロック速度をコントロールし、テスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて前記論理集積回路への全外部ピンの入力を捕えるクロックシンセサイザとを備えたテスタ基板部と、前記テスタ基板部からの高速伝送データが送受信可能なコネクタ部と、前記論理集積回路の内部信号を蓄積するメモリモジュール部と、そのメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行うポッドＦＰＧＡ回路と、外部のパーソナルコンピュータへの内部信号の読み出しを制御する制御部と、該制御部と前記パーソナルコンピュータとの間のインターフェースを取るインターフェース部とを備えたポッドボックス部と、前記外部のパーソナルコンピュータから前記ポッドボックス部と前記テスタ基板部とを制御して前記論理集積回路単体が設計時に期待していた動作が行えるか否かを検証することを特徴とする。
【００３６】
この発明によれば、論理集積回路が収まるバーンインソケットを載せ、そのバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンイン接続コネクタによりバーンインソケットより多くの入出力のピン数をあらかじめ持っていて、テスタ基板ＦＩＦＯＦＰＧＡにより論理集積回路が前記バーンイン接続コネクタを介して接続され、送受信コネクタが高速のレシーバドライバとトランスミッタドライバとに接続され、テスタ基板ＦＰＧＡにより送受信コネクタを介して高速で転送されたデータを受け、各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送すると共に、それぞれのテスタ基板ＦＩＦＯＦＰＧＡからデータを受け取り、ＦＩＦＯＦＰＧＡ回路リコンフィグレーション部により高速のレシーバドライバとトランスミッタドライバを介して転送すると、前記テスタ基板ＦＩＦＯＦＰＧＡと前記バーンインソケットを介して接続される論理集積回路の種類によって、入出力、双方向ピンアサインが自由に変更され、テスタ基板部によりクロック速度をコントロールし、クロックシンセサイザによりテスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて論理集積回路への全外部ピンの入力を捕え、コネクタ部によりテスタ基板部からの高速伝送データが送受信可能であって、メモリモジュール部により論理集積回路の内部信号を蓄積し、ポッドＦＰＧＡ回路によりメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行い、制御部により外部のパーソナルコンピュータへの内部信号の読み出しを制御し、インターフェース部により制御部とパーソナルコンピュータとの間のインターフェースを取るようにしたポッドボックス部とし、外部のパーソナルコンピュータからポッドボックス部とテスタ基板部とを制御して論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する。
【００３７】
この場合、例えば、実機基板上に搭載されていない単体の論理集積回路（ターゲットＦＰＧＡ）があるとき、その動作を確認する場合、子基板部に当たる部分に大きい基板を用意し、これをテスタ基板と名づけ、その上に複数の多ピンのＦＰＧＡを当該ポッドボックス部から回路を通信プログラムで書き換え可能とした状態で、開発したターゲットＦＰＧＡをバーンインソケットを搭載した基板の周辺に配置し、当該周辺多ピンの複数ＦＰＧＡは一方はポッドボックス部へ、もう一方はターゲットＦＰＧＡの各ピンへそれぞれ接続されるようにする。バーンインソケットと当該テスタ基板は、ある程度いろいろな種類のターゲットＦＰＧＡをテストすることが可能なように、相当数の多ピンのソケット形状のコネクタで取り外し可能とし、バーンインソケットと多ピンコネクタをテストする論理集積回路（ターゲットＦＰＧＡ）に応じてその接続を個別に製作できるように用意する。この時、そのテスタ基板上の周辺多ピンの複数ＦＰＧＡの回路構成をテストするターゲットＦＰＧＡへの１ピンごとのＦＩＦＯの構成を作り、ｉｎ／ｏｕｔは、片方向、双方向ピンは、ｉｎ／ｏｕｔの２つのＦＩＦＯにて構成し、複数あるクロックラインを当該周辺多ピンの複数ＦＰＧＡの回路書き換えプログラミング時に、イン、アウト、双方向とそのＦＩＦＯ構成と、どのクロックに同期してデータの入出力を行うかを当該ポッドボックス部から書き換え可能とすることにより、パソコンからポッドボックス部を経由して、ターゲットＦＰＧＡへの入力パタンを当該テスタ基板へ転送し、ターゲットＦＰＧＡをテストした後、アウト側のＦＩＦＯからポッドボックス部を経由させてパソコンへ持ってくることにより、ターゲットＦＰＧＡ設計者が設計時に論理シミュレーションで確認したパターンを実際に回路を焼いたターゲットＦＰＧＡで動作確認することが可能となる。
【００３８】
さらに、この場合、テスタ基板上に周辺多ピンの複数ＦＰＧＡを搭載し、回路を書き換え可能とし、バーンインソケットと当該テスタ基板をコネクタで結ぶことにより、複数の設計を別々の回路でピン配置のターゲットＦＰＧＡに対して、ハードウェアを変更することなくパソコン上のオペレーションだけでテストすることが可能な、いわゆるＬＳＩ評価装置(＝テスタ)と称されるものより遥かに低価格で、かつ、低コストのＬＳＩテスタを得ることが可能となる。その上、個別のＦＰＧＡの種別のテストコストも低く抑えることが可能となる。
【００３９】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記テスタ基板ＦＩＦＯＦＰＧＡの各回路内部には、他のテスタ基板、前記クロックシンセサイザ、およびポッドボックス部からの複数のクロックを選択するクロックセレクト部を備え、前記クロックセレクト部により選択されたクロックに同期して論理集積回路の外部ピンにさまざまなタイミングで入力可能として、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能なことを特徴としている。
【００４０】
この発明によれば、テスタ基板ＦＩＦＯＦＰＧＡの各回路内部には、他のテスタ基板、クロックシンセサイザ、およびポッドボックス部からの複数のクロックを選択するクロックセレクト部を備え、クロックセレクト部により選択されたクロックに同期して論理集積回路の外部ピンにさまざまなタイミングで入力可能として、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能なようにした。このため、例えば、ｎ個あるＦＩＦＯＦＰＧＡの回路内部に、テスタ基板、テスタ基板のクロックシンセサイザ、あるいはポッドボックス部からのクロックなど複数のクロックをセレクトし、いずれかに同期してターゲットＦＰＧＡの外部ピンにさまざまなタイミングで入力可能な機能を備えるようにしたので、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能となる。特に、ターゲットＦＰＧＡの内部クロックに対してまったく非同期なタイミングで動作する入力信号の生成や、ターゲットＦＰＧＡへの入力に若干微妙なタイミングのずれを持たせて入力を測ったり、そのターゲットＦＰＧＡからの出力信号に対してある程度微妙なタイミングを測定する場合、テスタ基板側のクロックシンセサイザがターゲットＦＰＧＡへ入力する内部クロックに同期を取って整数倍の速度のクロック生成が可能であり、これによる入出力信号に若干の分解能を発揮することが可能となる。
【００４１】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、電気回路設計における回路基板上にデバッグを行うターゲット基板を設け、その上に開発中の論理集積回路を搭載して、内部信号の観測とデバッグ処理とを行う論理集積回路の内部信号モニタ方法であって、前記論理集積回路の設計時にその内部信号を外部から制御可能な内部信号セレクト信号によって論理集積回路の内部信号群の中から一群を選択し、論理集積回路内の基準クロック信号に同期させてトレースマクロ部により外部端子に出力可能とする過程と、前記論理集積回路の内部信号群の一群を子基板部へ送り、高速のレシーバドライバとトランスミッタドライバとを介してポッドボックス部へ高速転送する過程と、前記子基板部からポッドボックス部に高速伝送データを送受信し、前記論理集積回路の内部信号をポッドＦＰＧＡ回路のトリガ制御によってメモリモジュール部に蓄積する過程と、前記外部のパーソナルコンピュータから前記子基板部と前記ターゲット基板部とを制御して前記論理集積回路の内部信号の観測とデバッグ処理を行う過程と、を含むことを特徴とする。
【００４２】
この発明によれば、論理集積回路の設計時にその内部信号を外部から制御可能な内部信号セレクト信号によって論理集積回路の内部信号群の中から一群を選択し、論理集積回路内の基準クロック信号に同期させてトレースマクロ部により外部端子に出力可能とし、論理集積回路の内部信号群の一群を子基板部へ送り、高速のレシーバドライバとトランスミッタドライバとを介してポッドボックス部へ高速転送し、子基板部からポッドボックス部に高速伝送データを送受信し、論理集積回路の内部信号をポッドＦＰＧＡ回路のトリガ制御によってメモリモジュール部に蓄積し、外部のパーソナルコンピュータから子基板部とターゲット基板部とを制御して論理集積回路の内部信号の観測とデバッグ処理を行うようにする。このため、外部のパーソナルコンピュータから子基板部とトレースマクロ部とを制御することによって、論理集積回路の内部信号の観測とデバッグ処理とを正確かつ短時間で行うことができる。
【００４３】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記ポッドＦＰＧＡ回路の内部では、制御通信部と制御側クロックと論理集積回路側クロックとモニタ専用高速クロックとにより制御部からの命令による選択内容が変更可能であって、メモリコントローラ部によりメモリモジュールへの読み書きを制御する過程と、前記論理集積回路から前記子基板部を経由して入力されるトレースデータ入力のエッジを検出して制御部からの設定と比較する過程と、前記トレースデータの入力レベルを検出して制御部からの設定と比較する過程と、前記制御部からの設定によりエッジとレベルの各種信号検出の組み合わせにより必要な信号変化を捕らえる過程と、その捕らえた信号変化の回数をカウントして前記制御部の設定と比べて信号を出力する過程と、その出力信号を見ながら制御部により設定されたシーケンス通りに信号検出がなされているか否かを判断する過程と、を含み、前記制御部が定めた条件と順序で信号変化があったことを信号として前記メモリコントローラ部にトレースの開始とトレースの終了とを伝えることを特徴とする。
【００４４】
この発明によれば、ポッドＦＰＧＡ回路の内部では、制御通信部と制御側クロックと論理集積回路側クロックとモニタ専用高速クロックとにより制御部からの命令による選択内容が変更可能であって、メモリコントローラ部によりメモリモジュールへの読み書きを制御し、論理集積回路から前記子基板部を経由して入力されるトレースデータ入力のエッジを検出して制御部からの設定と比較し、トレースデータの入力レベルを検出して制御部からの設定と比較して、制御部からの設定によりエッジとレベルの各種信号検出の組み合わせにより必要な信号変化を捕らえ、その信号変化の回数をカウントして制御部の設定と比べて信号を出力し、その出力信号を見ながら制御部により設定されたシーケンス通りに信号検出が行われているか否かを判断するようにする。このため、エッジ検出、レベル検出とその組み合わせ検出部とカウント部とトリガシーケンス設定部とを持たせることにより、さまざまな設定のトリガの組み合わせと、そのイベントの発生シーケンスに合わせたトリガ制御の設定が可能となり、さらにそれをターゲットＦＰＧＡ内に設けないことにより、設計する回路に何ら制約を与えることなく、所望のターゲットＦＰＧＡの内部信号の解析とデバッグとが可能となる。
【００４５】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記ポッドＦＰＧＡ回路から前記トレースマクロ部に入力される信号として強制設定データ信号と強制設定ロード信号とが追加され、シリアルデータである前記強制設定データ信号をパラレルデータに変換し、前記強制設定ロード信号を前記論理集積回路の基準クロック信号に同期させて前記論理集積回路の内部回路に入力して外部からの強制入力による内部信号の変化を観測するようにしたことを特徴とする。
【００４６】
この発明によれば、ポッドＦＰＧＡ回路からトレースマクロ部に入力される信号として強制設定データ信号と強制設定ロード信号とが追加され、シリアルデータである前記強制設定データ信号をパラレルデータに変換し、強制設定ロード信号を論理集積回路の基準クロック信号に同期させて論理集積回路の内部回路に入力して外部からの強制入力による内部信号の変化を観測するようにしたため、論理集積回路（例えば、ターゲットＦＰＧＡなど）の内部回路の一部分に対して強制的にある特定の信号をある特定されたタイミングで挿入することを考える場合、その信号割付は、ＦＰＧＡの回路設計時に、当該ポッドボックス部からデータトレースを開始している途中に、論理集積回路に挿入データを転送し、ポッドボックス部からのトリガ信号入力によりターゲットの内部回路にロードする機能をＦＰＧＡの回路内に反映させることが必要となる。この場合、当該トレースデバッグの入力ピンに対して、入力するデータを流し込み、トレースマクロ部により、完全にＦＰＧＡを実機で動作させモニタしながら論理集積回路の内部の一つのデータのみを固定化し、動作を確認して、再度当該固定したデータを少し書き換えて再度動作を確認するというように、パラメータを変化させて動作確認をすることが可能となる。このようなデバッグ処理を行う場合に、パソコンとポッドボックス部との通信速度が速い当該手段をとるとすると、論理集積回路の外部で観測可能な動作だけでなく内部信号変化も当該パソコンと当該ポッドボックス部との接続インターフェース速度が高いので、容易にリアルタイムで論理集積回路の外部信号と内部信号の逐次変化を追うことが可能となる。
【００４７】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記トレースマクロ部では、前記論理集積回路の基準クロック信号に代えて、前記ポッドボックス部からの入力基準クロックを用いてマルチプレクサへの入力や外部への信号出力を同期化して、内部信号セレクト信号や論理集積回路外部モニタ信号を出力し、前記トレースマクロ部上で前記入力基準クロックを折り返して出力させて、論理集積回路の動作クロックの速度よりも速い速度で論理集積回路の内部信号をモニタするとともに、前記ターゲットピンコネクタのピン数で制限されている本数を越えて同時に内部信号をモニタするようにしたことを特徴とする。
【００４８】
この発明によれば、トレースマクロ部では、論理集積回路の基準クロック信号に代えて、前記ポッドボックス部からの入力基準クロックを用いてマルチプレクサへの入力や外部への信号出力を同期化し、内部信号セレクト信号や論理集積回路外部モニタ信号を出力し、トレースマクロ部上で入力基準クロックを折り返して出力させ、論理集積回路の動作クロックの速度よりも速い速度で論理集積回路の内部信号をモニタするとともに、ターゲットピンコネクタのピン数で制限されている本数を越えて同時に内部信号をモニタするようにしたため、ＦＰＧＡ内部信号トレースのための入出力ピンの配置については、入力側の複数ピンの状態にＦＰＧＡに内蔵するトレースマクロ部のマルチプレクサの切替信号として、パソコンからポッドボックス部を経由させて入力することで、観測する論理集積回路（ＦＰＧＡ）の内部ノードを適宜切り替えることが可能となる。そして、ポッドボックス部側からもっと高速に、ＦＰＧＡの内部動作の整数倍の速度で動作させることで、マルチプレクス信号を切り替えることによりＦＰＧＡから当該観測用に設けられた出力ピン数以上の信号を観測でき、トレース用の総ピン数を大幅に削減した状態でトレース可能とすることができる。この場合、マルチプレクスの速度は、ポッドボックス部とターゲットＦＰＧＡを接続するインターフェースの電気的規格に従い、その電気的規格で速度と距離の上限が定まる。現時点ではＬＶＤＳやＳＳＴＬやＨＳＴＬ等の電気規格で１ＧＨｚ程度での速度での転送を可能としている。ＬＶＤＳを用いれば、１００ＭＨｚ程度であれば、１０ｍ程度の距離も可能となり、ポッドボックス部側にＦＰＧＡ内蔵の回路を出したことによる短所は相殺され、かえってポータブルな観測機器として使うことが可能となる。
【００４９】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記ターゲット基板上に設けられた製品用コネクタが前記論理集積回路に直結されていて他に何も接続されていない状態の場合に、前記製品用コネクタへの入力模擬と出力モニタとを兼ねて前記子基板部側に前記子基板ＦＰＧＡと接続されて前記ポッドボックス部からの入力データをデータ入出力コネクタを介して出力し、前記論理集積回路が出力した前記製品用コネクタへの出力を接続するデータ入出力コネクタと前記子基板ＦＰＧＡを経由して、前記ポッドボックス部の前記メモリモジュールに蓄積し、前記論理集積回路の内部信号と前記製品用コネクタの外部出力信号の両方をトレースすることを特徴とする。
【００５０】
この発明によれば、ターゲット基板上に設けられた製品用コネクタが論理集積回路に直結され、他に何も接続されていない状態の場合に、製品用コネクタへの入力模擬と出力モニタとを兼ねて子基板部側に子基板ＦＰＧＡと接続されてポッドボックス部からの入力データをデータ入出力コネクタを介して出力し、論理集積回路が出力した製品用コネクタへの出力を接続するデータ入出力コネクタと子基板ＦＰＧＡを経由して、ポッドボックス部のメモリモジュールに蓄積し、論理集積回路の内部信号と製品用コネクタの外部出力信号の両方をトレースするようにした。このため、実機基板上に搭載されているターゲットＦＰＧＡについて内部信号のトレースデバッグを行いながら、ＦＰＧＡ外部入力ピンの一部の入力を強制的に制御しつつ、外部出力ピンを観測することを考えた場合、ポッドボックス部から子基板を経由してターゲットＦＰＧＡへのデータ入力を増設することにより、ターゲットＦＰＧＡがコネクタなどから外部に直接つながっているとき、基板デバッグ時にその外部コネクタを通す動作も解析したい場合は、ポッドＦＰＧＡと子基板ＦＰＧＡに若干の回路を増設するようにする。そのためには、子基板部を適宜分割して、子基板部のインターフェースのピン入出力数の拡大と、子基板上の回路に対して論理集積回路に入力する側の信号線の伝送についてシリアルからパラレル信号への変換器を加え、そのシリアルからパラレル信号への変換作業に同期させるクロックを送出するラインを設けることにより、実機基板上のターゲットＦＰＧＡの信号が露出しているコネクタに対して接続を行いながらターゲットＦＰＧＡの動作テストを行うことが可能となる。
【００５１】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、電気回路設計における回路基板上のターゲット基板に搭載する前の論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する論理集積回路の内部信号モニタ方法であって、前記論理集積回路が収まるバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンインソケットより多くの入出力のピン数をバーンイン接続コネクタにあらかじめ持たせ、前記論理集積回路が前記バーンイン接続コネクタを介してさまざまなテスタ基板ＦＩＦＯＦＰＧＡが接続され、高速のレシーバドライバとトランスミッタドライバに接続された送受信コネクタを介して高速で転送されたデータを受けて、前記各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送し、それぞれのテスタ基板ＦＩＦＯＦＰＧＡから受け取ったデータをテスタ基板ＦＰＧＡが高速のレシーバドライバとトランスミッタドライバを介して転送し、前記テスタ基板ＦＩＦＯＦＰＧＡと前記バーンインソケットを介して接続される論理集積回路の種類により、入出力、双方向ピンアサインをＦＩＦＯＦＰＧＡ回路リコンフィグレーション部により自由に変更してクロック速度をコントロールし、テスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて前記論理集積回路への全外部ピンの入力をクロックシンセサイザによって捕え、前記テスタ基板部からの高速伝送データを送受信して前記論理集積回路の内部信号をメモリモジュール部に蓄積し、外部のパーソナルコンピュータへの内部信号の読み出しをインターフェース部を介して制御部により制御し、前記外部のパーソナルコンピュータから前記論理集積回路単体が設計時に期待していた動作が行えるか否かの検証を行うことを特徴とする。
【００５２】
この発明によれば、論理集積回路が収まるバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンインソケットより多くの入出力のピン数をバーンイン接続コネクタにあらかじめ持たせ、論理集積回路がバーンイン接続コネクタを介してさまざまなテスタ基板ＦＩＦＯＦＰＧＡを接続し、高速のレシーバドライバとトランスミッタドライバに接続された送受信コネクタを介して高速で転送されたデータを受けて、各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送し、それぞれのテスタ基板ＦＩＦＯＦＰＧＡから受け取ったデータをテスタ基板ＦＰＧＡが高速のレシーバドライバとトランスミッタドライバを介して転送し、テスタ基板ＦＩＦＯＦＰＧＡとバーンインソケットを介して接続される論理集積回路の種類により、入出力、双方向ピンアサインをＦＩＦＯＦＰＧＡ回路リコンフィグレーション部により自由に変更してクロック速度をコントロールし、テスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて前記論理集積回路への全外部ピンの入力をクロックシンセサイザによって捕え、前記テスタ基板部からの高速伝送データを送受信して前記論理集積回路の内部信号をメモリモジュール部に蓄積し、外部のパーソナルコンピュータへの内部信号の読み出しをインターフェース部を介して制御部により制御し、前記外部のパーソナルコンピュータから前記論理集積回路単体が設計時に期待していた動作が行えるか否かの検証を行うようにする。
【００５３】
この発明によれば、論理集積回路が収まるバーンインソケットを載せ、そのバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンイン接続コネクタによりバーンインソケットより多くの入出力のピン数をあらかじめ持っていて、テスタ基板ＦＩＦＯＦＰＧＡにより論理集積回路が前記バーンイン接続コネクタを介して接続され、送受信コネクタが高速のレシーバドライバとトランスミッタドライバとに接続され、テスタ基板ＦＰＧＡにより送受信コネクタを介して高速で転送されたデータを受け、各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送すると共に、それぞれのテスタ基板ＦＩＦＯＦＰＧＡからデータを受け取り、ＦＩＦＯＦＰＧＡ回路リコンフィグレーション部により高速のレシーバドライバとトランスミッタドライバを介して転送すると、前記テスタ基板ＦＩＦＯＦＰＧＡと前記バーンインソケットを介して接続される論理集積回路の種類によって、入出力、双方向ピンアサインが自由に変更され、テスタ基板部によりクロック速度をコントロールし、クロックシンセサイザによりテスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて論理集積回路への全外部ピンの入力を捕え、コネクタ部によりテスタ基板部からの高速伝送データが送受信可能であって、メモリモジュール部により論理集積回路の内部信号を蓄積し、ポッドＦＰＧＡ回路によりメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行い、制御部により外部のパーソナルコンピュータへの内部信号の読み出しを制御し、インターフェース部により制御部とパーソナルコンピュータとの間のインターフェースを取るようにしたポッドボックス部とし、外部のパーソナルコンピュータからポッドボックス部とテスタ基板部とを制御して論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する。
【００５４】
この場合、例えば、実機基板上に搭載されていない単体の論理集積回路（ターゲットＦＰＧＡ）があるとき、その動作を確認する場合、子基板部に当たる部分に大きい基板を用意し、これをテスタ基板と名づけ、その上に複数の多ピンのＦＰＧＡを当該ポッドボックス部から回路を通信プログラムで書き換え可能とした状態にて、開発したターゲットＦＰＧＡをバーンインソケットを搭載した基板の周辺に配置し、当該周辺多ピンの複数ＦＰＧＡの一方はポッドボックス部へ、もう一方はターゲットＦＰＧＡの各ピンへ接続されているようにする。バーンインソケットと当該テスタ基板はある程度いろいろな種類のターゲットＦＰＧＡをテストが可能なように、相当数の多ピンソケット形状のコネクタにより取り外し可能なようにし、バーンインソケットと多ピンコネクタをテストする論理集積回路（ターゲットＦＰＧＡ）に応じてその接続を個別に製作できるように用意する。この時、そのテスタ基板上の周辺多ピンの複数ＦＰＧＡの回路構成をテストするターゲットＦＰＧＡへの１ピンごとのＦＩＦＯの構成を作り、ｉｎ／ｏｕｔは、片方向、双方向ピンは、ｉｎ／ｏｕｔの２つのＦＩＦＯにて構成し、複数あるクロックラインを当該周辺多ピンの複数ＦＰＧＡの回路書き換えプログラミング時に、イン、アウト、双方向とそのＦＩＦＯ構成と、どのクロックに同期してデータの入出力を行うかを当該ポッドボックス部から書き換え可能とすることにより、パソコンからポッドボックス部を経由してターゲットＦＰＧＡへの入力パタンを当該テスタ基板へ転送し、ターゲットＦＰＧＡをテストした後、アウト側のＦＩＦＯからポッドボックス部を経由させてパソコンへ持ってくることにより、ターゲットＦＰＧＡ設計者が設計時に論理シミュレーションで確認したパターンを実際に回路を焼いたターゲットＦＰＧＡで動作確認することが可能となる。
【００５５】
さらに、この場合、テスタ基板上に周辺多ピンの複数ＦＰＧＡを搭載し、回路書き換え可能とし、バーンインソケットと当該テスタ基板をコネクタで結ぶことにより、複数の設計を別々の回路でピン配置のターゲットＦＰＧＡに対して、ハードウェアを変更することなくパソコン上のオペレーションだけで、テストすることが可能な、いわゆるＬＳＩ評価装置(＝テスタ)と呼ばれるものより遥かに低価格で、かつ、低コストのＬＳＩテスタを得ることが可能となる。その上、個別のＦＰＧＡの種別のテストコストも低く抑えることが可能となる。
【００５６】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記テスタ基板ＦＩＦＯＦＰＧＡの各回路内部では、他のテスタ基板、前記クロックシンセサイザ、およびポッドボックス部からの複数のクロックをクロックセレクト部により選択し、前記クロックセレクト部により選択されたクロックに同期して論理集積回路の外部ピンにさまざまなタイミングで入力可能として、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能なことを特徴とする。
【００５７】
この発明によれば、テスタ基板ＦＩＦＯＦＰＧＡの各回路内部では、他のテスタ基板、クロックシンセサイザ、およびポッドボックス部からの複数のクロックをクロックセレクト部により選択し、クロックセレクト部により選択されたクロックに同期して論理集積回路の外部ピンにさまざまなタイミングで入力可能として、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能なようにしたため、例えば、ｎ個あるＦＩＦＯＦＰＧＡの回路内部に、テスタ基板、テスタ基板のクロックシンセサイザ、あるいはポッドボックス部からのクロックなど複数のクロックをセレクトしていずれかに同期してターゲットＦＰＧＡの外部ピンにさまざまなタイミングで入力可能な機能を備えるようにしたので、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能となる。特に、ターゲットＦＰＧＡの内部クロックに対してまったく非同期なタイミングで動作する入力信号の生成や、ターゲットＦＰＧＡへの入力に若干微妙なタイミングのずれを持たせて入力を測ったり、そのターゲットＦＰＧＡからの出力信号に対してある程度微妙なタイミングを測定する場合、テスタ基板側のクロックシンセサイザがターゲットＦＰＧＡへ入力する内部クロックに同期を取って整数倍の速度のクロック生成が可能であり、これにより入出力の信号に若干の分解能を発揮することが可能となる。
【００５８】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる論理集積回路の内部データモニタ装置の好適な実施の形態を詳細に説明する。
【００５９】
実施の形態１．
図１は、この発明の実施の形態１にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。ここでは、内部データをモニタする論理集積回路として、特定用途向けの集積回路であるＡＳＩＣ（ Application Specific Integrated Circuit）、とりわけ、プログラム可能な集積回路であるＦＰＧＡ（Field Programmable Gate Array ）を用いて実施したが、必ずしもこれに限定されない。
【００６０】
図２は本発明に係わるＦＰＧＡ/ＡＳＩＣなどの内部データモニタ方法に係わるトレースマクロ部の回路実現例を示した図である。図３は本発明に係わるＦＰＧＡ／ＡＳＩＣなどの内部データモニタ方法に係わるポッドＦＰＧＡ部の回路ブロック構成を具体的に示した図である。
【００６１】
次に、このように構成された本発明の動作を図１および図２を用いて説明する。ターゲット基板４上に搭載されているターゲットＦＰＧＡ４２に対して、設計の前段階において不具合解析を想定してあらかじめ内部信号観測用のピンアサインとそれを通じてデータを入出力するためのターゲットピンコネクタ４１をターゲット基板４上に用意しておく。実際に不具合が起きる前でも良いが、通常は予期せぬ不具合発生後にターゲットＦＰＧＡ４２の回路に図２の構成を典型例とするようなトレースマクロ４３の挿入を行い、ターゲットＦＰＧＡ４２の内部回路上の観測すべき候補ノード４３７のｎ１本組が数組並んだ内部ノードとマルチプレクサ４３３とを接続し、パソコン１からの指令に基づいて、ポッドボックス部２上のポッドＦＰＧＡ２３から子基板３の子基板ＦＰＧＡ３５を経由して到達する内部信号セレクト信号６１の値によってマルチプレクサ４３３で選択されたｎ１本の信号をＤ型フリップフロップなどのレジスタ４３４によって同期を取って出力する。この時、ターゲットＦＰＧＡ４２側の動作の基準となるクロックをターゲットＦＰＧＡ基準クロック６４として出力し、トランスミッタドライバ３４と同様に出力することにより、子基板ＦＰＧＡ３５やポッドＦＰＧＡ２３での受信時にも確実にそのターゲットＦＰＧＡ基準クロック６４によってデータを転送することが可能となる。ターゲットＦＰＧＡ４２に対しては、モニタ出力可信号６５によって、ターゲットＦＰＧＡ４２のトライステートアウトプットバッファ５３への出力イネーブルを制御し、必要以外の時にはターゲットＦＰＧＡ外部モニタ信号６３とターゲットＦＰＧＡ基準クロック６４の出力は停止可能なようになっている。
【００６２】
実際に、ターゲットＦＰＧＡ外部モニタ信号６３とターゲットＦＰＧＡ基準クロック６４の出力は、ターゲットピンコネクタ４１で、ピンを通してターゲット基板４の上すぐに装着された子基板３の子基板ＦＰＧＡ３５とトランスミッタドライバ３４を通して数十ｃｍ〜ｍａｘ（約１０ｍ）相当をフラットケーブル６、もしくはツイストペア、もしくは同軸ケーブルなどの手段によって転送され、ポッドボックス部２のポッドＦＰＧＡ２３に入力され、その内部回路を経由してメモリモジュール２４にデータがターゲットＦＰＧＡ基準クロック６４に同期した形で連続的に蓄積されつづける。トレースする内部信号がメモリモジュール２４の容量を越えたとしても、メモリモジュール２４の一番古いデータから順に再度更新して、データ蓄積動作が継続する。このデータ蓄積動作の中断は、パソコン１からの命令で行ってもよいし、また、あらかじめパソコン１から定めた条件により後述する図３の回路ブロックにおける動作を経由して中断させるのであっても良い。このメモリモジュール２４に蓄積されたデータは、後述する図３の回路ブロックのクロック切替動作によって、ＰＣＩＦ付マイコン部２２側のクロックの動作に切り替わり、ＰＣＩＦ付マイコン部２２がメモリモジュール２４からデータを読み出して、ＰＣＩＦ２１を通してパソコン１に要求されたデータを転送する。
【００６３】
つぎに、ポッドボックス部２のポッドＦＰＧＡ２３の動作について、図３を用いて説明する。図３に示すように、ポッドＦＰＧＡ２３は、マイコン通信部２３１とトリガ制御部２３２とメモリコントローラ部２３３とモニタクロックセレクタ部２３４と、内部信号セレクト信号レジスタ２３６とモニタ出力可信号レジスタ２３７とから成り、マイコン通信部２３１が図１のＰＣＩＦ付マイコン部２２からの通信によってその設定した値とモニタの開始のみを内部信号セレクト信号レジスタ２３６とモニタ出力可信号レジスタ２３７からの出力により、子基板３を経由してターゲットＦＰＧＡ４２のトレースマクロ４３に入力することになる。
【００６４】
図３に示すトリガ制御部２３２は、エッジ検出部２３２１とレベル検出部２３２２と検出組み合わせ条件部２３２３とカウント部２３２４とトリガシーケンス設定部２３２５とから成り、パソコン１からＰＣＩＦ２１を通じてＰＣＩＦ付マイコン部２２に送られた各種条件データ２４１〜２４５についてマイコン通信部２３１を経由して、トリガ制御部２３２に各種条件データ２４１〜２４５が与えられる。
【００６５】
ここで、子基板ＦＰＧＡ３５から１５本の信号２５０がエッジ検出部２３２１とレベル検出部２３２２に与えられ、マイコン通信部２３１から条件データ２４１の１５本のどれに着目するかのマスク設定と、それの比較値設定にかかる条件データ２４１により、エッジ検出部２３２１からｎ５本の情報２５２と、レベル検出部２３２２からｍ５本の情報２５１が検出組み合わせ条件部２３２３に送られる。この検出組み合わせ条件部２３２３は、ＰＣＩＦ付マイコン部２２から設定された論理式設定の条件データ２４２により、ｍ５本の情報２５１とｎ５本の情報２５２を送信する各信号線に対して、ＡＮＤ、ＯＲ、ＮＯＴ、Ｅｘｃｌｕｓｉｖｅ ＯＲの各種論理演算子を用いた論理演算によって生成される信号をカウント部２３２４に送る。このカウント部２３２４は、条件データ２４３，２４４のマイコン通信部２３１に設定された何回設定条件が発生したかのｍａｘ値と、それが連続発生か、不連続発生でもかまわないのかの連続不連続発生条件とにより、トリガ信号を発生させ、トリガシーケンス設定部２３２５に送る。トリガシーケンス設定部２３２５は、マイコン通信部２３１に設定された情報から、現在起こっている事象のシーケンスレベルを判定して、シーケンスレベルを一つずつ更新し、シーケンスレベルの更新によってマイコン通信部２３１を経由して、条件データ２４１〜２４５の各種検出条件を更新し、再度シーケンスを確認する。最終的にトリガシーケンス設定部２３２５によってメモリモジュール２４へのデータ蓄積トリガの最終確認により、メモリコントローラ部２３３へトリガが送られ、メモリモジュール２４へ子基板３からのトレースデータ２５４の蓄積を停止する。これにより、ターゲットＦＰＧＡ４２の内部信号のメモリモジュール２４へのデータ蓄積が完了する。
【００６６】
実際にパソコン１におけるターゲットＦＰＧＡ４２の内部信号の蓄積データの読み出しは、本実施の形態１の場合、ポッドＦＰＧＡ２３内のモニタクロックセレクタ部２３４において、マイコン通信部２３１がＰＣＩＦ付マイコン部２２からの設定によりメモリコントローラ部２３３へのクロック入力をターゲットＦＰＧＡ基板側クロック信号２５７からマイコン側クロック２４９に切り替えられ、それによってメモリモジュール２４に蓄積されたデータをメモリコントローラ部２３３とマイコン通信部２３１を経由してＰＣＩＦ付マイコン部２２とＰＣＩＦ２１を経由してパソコン１に逐次送ることにより完了する。
【００６７】
実施の形態２．
この実施の形態２では、設計したＦＰＧＡの内部レジスタの一部の値をパソコンから強制設定して内部信号を観測するための内部データモニタ装置およびその方法について、図４を中心に説明する。上記図２で説明したトレースマクロ４３の回路に対して、強制設定ロード信号９２と、ｍ２本からなる強制設定データ信号９１とを追加し、それをパラレルデータに変換するシリアル・パラレル変換部７２と、その変換したｍ３本のデータ７５をターゲットＦＰＧＡ４２の内部基準クロックで同期を取るレジスタ７３と強制設定ロード信号９２をターゲットＦＰＧＡ４２の内部基準クロックで同期を取るレジスタ７４で同期化した信号７６，７７をそれぞれターゲットＦＰＧＡ内部回路８１にあらかじめ設計時に設けられた入力から入力することにより、ターゲットＦＰＧＡ４２の内部回路に強制設定され、その内部観測信号を上記実施の形態１と同様の方法によってパソコン１でトレースすることが可能となる。
【００６８】
図４のトレースマクロ７１への強制設定データ信号９１と強制設定ロード信号９２との新規ラインの増設においては、図３のポッドＦＰＧＡ２３内の回路において、強制設定レジスタ２３９にマイコン通信部２３１を経由して強制設定ロード信号９２が設定され、その出力がポッドＦＰＧＡ２３から出力される。実際に強制設定のロード信号の起動は、パソコン１からＰＣＩＦ付マイコン部２２を経由してマイコン通信部２３１を経て設定することもあれば、先に説明したトリガ制御部２３２のトリガ信号に基づいて条件により自動的に強制設定ロード信号を出力することが可能となる。
【００６９】
実施の形態３．
この実施の形態３では、リアルタイムトレースの方法について説明する。この場合、上述の実施の形態１で説明した図３のポッドＦＰＧＡ２３内の回路において、ターゲットＦＰＧＡ４２のターゲットＦＰＧＡ側クロック２５７による内部信号のトレースではなく、マイコン側クロック２４９を使用するようにする。この信号と図２で示されるトレースマクロ４３ではなく、後述する図５に示した変更されたトレースマクロ１０１を用いて、モニタクロックセレクタ部２３４によりマイコン側クロック２４９をセレクトした出力の入力基準クロック信号２５６を図１の子基板３を経由して、図５の入力基準クロック１０６としてトレースマクロ１０１に入力される。その信号は、図３の内部信号セレクト信号レジスタ２３６から入力された内部信号セレクト信号の同期をとるレジスタ１０４での同期クロックとして利用される。
【００７０】
その後、マルチプレクサ４３３によりターゲットＦＰＧＡ内部回路５１からの入力信号群４３６をセレクトするのに使用される。そのうち、ｎ１本をセレクトしたターゲットＦＰＧＡ内部回路５１からの信号は、レジスタ１０２により図１のポッドボックス部２側で生成された入力基準クロック１０６により同期が取られ、メタステーブル回避レジスタ１０３を通過してターゲットＦＰＧＡ外部モニタ信号６３として出力される。その出力されたターゲットＦＰＧＡ４２のモニタを行いたい内部信号は、子基板３を経由してポッドＦＰＧＡ２３の子基板からのトレースデータ入力信号２５０として入力され、これはメモリコントローラ部２３３を通してメモリモジュール２４に蓄積されることになる。
【００７１】
しかし、図１のＰＣＩＦ付マイコン部２２と図５のメモリコントローラ部２３３とは、同一のクロックで動作しており、メモリモジュール２４に直積される一部のデータをマイコン通信部２３１に転送することで、そこからＰＣＩＦ付マイコン部２２を通じてパソコン１への転送が可能であり、現在トレース中のターゲットＦＰＧＡ４２の内部信号データをリアルタイムでパソコン１によりモニタすることが可能となる。
【００７２】
実施の形態４．
この実施の形態４では、高速多チャンネルのトレースの方法について説明する。上記実施の形態３において、図３のポッドＦＰＧＡ２３内の回路において、ターゲットＦＰＧＡ４２からの基準クロックによる内部信号のトレースではなく、また、マイコン側クロック２４９でもなく、ポッドボックス部２上で特別に生成されたターゲットＦＰＧＡ基準クロック６４の整数ｒ倍の速度でトグルするモニタ専用高速クロック２５８を使用する。この信号と図２で示されるトレースマクロ４３ではなく、後述する図５に示され変更されたトレースマクロ１０１を用いて、図３のモニタクロックセレクタ部２３４でモニタ専用高速クロック２５８をセレクトした出力の入力基準クロック信号２５６を子基板３を経由して入力基準クロック１０６としてトレースマクロ１０１に入力する。これ以降の動作は、上記とほぼ同様になるが、異なるのは図３の内部信号セレクトレジスタ２３６の値を固定でなく、高速にモニタ用高速クロック２５８からなるモニタ用クロック２４６で高速に切り替えを実施する点である。これにより、ターゲットＦＰＧＡ４２の基準クロックが一つ進む間にｒチャネル数のｎ１本の内部信号を時分割的にモニタすることが可能となり、それはＬＶＤＳなどの高速電気規格から回路構成される高速伝送ライン６を経由して同じく高速のモニタ用クロック２４６で動作しているメモリコントローラ部２３３に入力され、それはメモリモジュール２４へと蓄積される。このメモリモジュール２４としては、例えば、Ｉｎｔｅｌ社やＪＥＤＥＣのＰＣ１３３の規格やＲａｍｂｕｓ社のＲＤＲＡＭモジュールを用いることにより、十分に高速に読み出し／書き込み（ｒｅａｄ／ｗｒｉｔｅ）処理を行うことが可能となり、元々ｎ１本で結ばれる内部信号の同時観測がターゲットＦＰＧＡ４２の外部観測ピン数やコネクタのピン数を増やすことなく、一気にｎ１×ｒ本に拡大することができる。
【００７３】
実施の形態５．
上記実施の形態４において、図３でマイコン側クロック２４９を、マイコン入力クロック２４７の出力をそのまま使用してＰＣＩＦ付マイコン部２２を動作させることを考えるとき、上記実施の形態３からｎ１ ×ｒ本の高速とレースと内部信号データをリアルタイムでパソコン１でモニタすることが同時に実施可能となる。
【００７４】
実施の形態６.
続いて、実施の形態６では、上述した実施の形態２の状態に追加する形で、図６に沿って実施の形態６を説明することにする。図６に示すターゲット基板１１３は、ターゲットＦＰＧＡ４２と製品用コネクタ１１４とを信号線１２１を経由して直結することによって入出力部を構成しているような回路の場合、初期的なデバッグにおいて製品用コネクタ１１４に外部信号を接続せずに行っていると、この製品用コネクタ１１４への入出力において、子基板１１１側にデータ入出力コネクタ１１２を増設し、子基板ＦＰＧＡ３５の内部回路の入出力数を多くする操作により、ポッドボックス部２のポッドＦＰＧＡ２３から強制設定レジスタ２３９とその強制設定ロード信号を子基板１１１へ転送して、子基板ＦＰＧＡ３５により上記実施の形態２のようにそのままターゲットＦＰＧＡ４２のトレースマクロ４３に入力するのではなく、データ入出力コネクタ１１２へバイパスすることにより、製品用コネクタ１１４への単純な信号設定を模擬することが可能となる。その時の製品用コネクタ１１４のターゲットＦＰＧＡ４２の出力データはそのまま子基板ＦＰＧＡ３５から余ったスロットにより、他の通常のターゲットＦＰＧＡ４２の内部観測信号と併せて図６の伝送ライン１２３からポッドＦＰＧＡ２３へデータを流し込めれば、そのままポッドボックス部２に蓄積することが可能となる。
【００７５】
実施の形態７．
この実施の形態７では、設計したターゲットＦＰＧＡ単体が初期設計通りに動作するかをテストする方法について、図７と図８を用いて説明する。まず、図７におけるパソコン１とポッドボックス部２とテスタ基板部１３１とを備え、ポッドボックス部２とテスタ基板部１３１の間は、ＬＶＤＳなどの高速電気規格により高速データ転送が可能なフラット、同軸、ツイストペアなどの伝送線５，１２３によって接続され、レシーバドライバ３３やトランスミッタドライバ３４を持ち、テスタ基板部１３１上にバーンイン接続コネクタ１３７を持ち、それに接続されターゲットＦＰＧＡ（単体）１４２のパッケージやピン数が変わるたびに作り直しを行うバーンイン部１４１と、そのバーンイン部１４１がターゲットＦＰＧＡ（単体）１４２と、それに合うバーンインソケット１４３と、そのバーンインソケット１４３とバーンイン接続コネクタ１３７とを組み合わせたバーンイン接続コネクタ１４４とから成る。
【００７６】
この実施の形態７においては、ターゲットＦＰＧＡ（単体）１４２は、他の実施の形態におけるトレースマクロと呼ばれる回路は搭載していない。また、テスタ基板部１３１は、前述の他にＦＩＦＯ回路を多く搭載したテスタ基板ＦＩＦＯＦＰＧＡ（＃１〜＃ｎ）１３３，１３４，１３５，１３６のようにｎ個搭載されている。そして、ポッドボックス部２からのデータをテスタ基板ＦＩＦＯＦＰＧＡ（＃１〜＃ｎ）１３３，１３４，１３５，１３６へデータ転送入出力の中継を行うテスタ基板ＦＰＧＡ１３２と、クロックシンセサイザ１３８と、ｎ個のテスタ基板ＦＩＦＯＦＰＧＡ１３３〜１３６の回路編成のリコンフィグレーションを可能とするＦＩＦＯＦＰＧＡ回路リコンフィグレーション部１３９を搭載している。
【００７７】
また、図８に示すように、例えばテスタ基板ＦＩＦＯＦＰＧＡ（＃ｎ）１３６の内部は、データ送受信部１３６１と、ターゲットＦＰＧＡ入力ピン用のＦＩＦＯ（ＩＮＰＵＴ）１３６２が×１本と、ターゲットＦＰＧＡ双方向ピン用のＦＩＦＯ（ＩＮＰＵＴ）１３６４が×２本と、双方ピン入出力切り替え用のトライステート切替ＦＩＦＯ（ＩＮＰＵＴ）１３６３が×２本と、ターゲットＦＰＧＡ双方向ピン用の出力用のＦＩＦＯ（ＯＵＴＰＵＴ）１３６５が×２本と、ターゲットＦＰＧＡ出力ピン用の出力用のＦＩＦＯ（ＯＵＴＰＵＴ）１３６６が×３本と、クロックセレクト部１３６７とを備え、ポッドボックス部からのポッドボックスクロック１３７７とテスタ基板からのテスト基板基準クロック１３７６と、クロックシンセサイザ１３８でｍ倍されたｍ倍テスタ基板基準クロック１３７８をデータ送受信部１３６１からの設定で変更可能であり、その選択はインプットクロック１３７９とモニタクロック１３８０を別途別々に選択して出力可能としており、入力側はインプットクロック信号１３７９によりレジスタ１３７４で同期を取ってターゲットＦＰＧＡ１４２へ出力可能とし、モニタクロック信号１３８０でレジスタ１３６９でモニタ信号の同期を取り、レジスタ１３６８でメタステーブルの回避回路を通してＦＩＦＯ（ＯＵＴＰＵＴ）１３６５，１３６６によりデータを蓄積するものとしている。
【００７８】
このような準備がなされた状態で、パソコン１においてターゲットＦＰＧＡ１４２を設計したときに使用したテストベンチなどのパターンの論理検証で使用したテストパタンをパソコン上でターゲットＦＰＧＡ１４２の各ピンに入力可能なように編集し直して、ポッドＦＰＧＡ２３とテスタ基板ＦＰＧＡ１３２を経由させてｎ個のテスタ基板ＦＩＦＯＦＰＧＡ１３３〜１３６などへ転送を行い、これを所定のクロックの起動に同期させてターゲットＦＰＧＡ１４２に入力し、その出力をＦＩＦＯ（ＯＵＴＰＵＴ）１３６５，１３６６に蓄積する。その蓄積データは、ポッドボックス部２のメモリモジュール２４に回収して、適宜パソコン１に取り込むことによりターゲットＦＰＧＡ１４２の単体での動作の確認を行うことが可能となる。
【００７９】
また、このような準備がなされた状態で、ｎ個のテスタ基板ＦＩＦＯＦＰＧＡ１３３〜１３６のクロックの設定については、それぞればらばらに選択可能であるため、少しタイミングや周波数をずらすなどしてパソコン上では検証が困難な非同期の難しいタイミングに対してもその動作をターゲットＦＰＧＡ１４２の単体で実動作速度のクロックで確認できることから、実際のパソコン上での論理検証よりも幅を持った動作確認と検証を行うことができる。
【００８０】
【発明の効果】
以上説明したように、この発明によれば、ターゲット基板に搭載される内部信号のモニタ対象となる論理集積回路内には、内部信号セレクト信号を論理集積回路内の基準クロックによって同期化する第１のレジスタと、第１のレジスタによって同期化された内部信号セレクト信号に基づいて、論理集積回路の複数の内部信号群を択一的に選択するマルチプレクサと、マルチプレクサによって選択された内部信号群を前記基準クロックによって同期化する第２のレジスタとを有し、基準クロックおよび第２のレジスタから出力される基準クロックによって同期化された内部信号群である内部出力信号群を前記ターゲット基板側ターゲットピンコネクタに出力するトレースマクロ部のみを備え、論理集積回路からメモリモジュールや制御部に相当する部分を論理集積回路内から無くすことでスリム化して最少構成とし、無くしたメモリモジュールや制御部に相当する回路をポッドボックス部に移し、その間で通信しながら論理集積回路の内部信号群をモニタするようにしている。
また、ポッドボックス部とターゲット基板との間に子基板を配置して、ポッドボックス部とターゲット基板に搭載された論理集積回路のトレースマクロ部との通信を中継するようにしている。
これにより、外部のパーソナルコンピュータがポッドボックス部の制御部を介して子基板部とトレースマクロ部とを制御しながら、論理集積回路の内部信号の観測とデバッグ処理とを正確かつ短時間で行うことができる。
つぎの発明によれば、ターゲット基板上の論理集積回路のトレースマクロ部は、ポッドボックス部が子基板を介して送信したシリアルの強制設定データ信号をパラレルの強制設定データ信号に変換するシリアルパラレル変換部と、シリアルパラレル変換部によって変換されたパラレルの強制設定データ信号を前記基準クロックによって同期化する第３のレジスタと、ポッドボックス部が子基板を介して送信した強制設定ロード信号を前記基準クロックによって同期化する第４のレジスタとをさらに備えるようにしたため、ポッドボックス部からの強制設定データ信号を論理集積回路の内部に設定することが可能となり、任意のデータを用いて論理集積回路を動作させて内部信号の観測とでバック処理とを正確かつ短時間で行うことができる。
【００８１】
つぎの発明によれば、ポッドボックス部は、論理集積回路の基準クロック信号に代えてポッドボックス部からの逓倍クロックを用いてトレースマクロ部上でその逓倍クロックを折り返すことで論理集積回路の動作クロックの整数倍のクロックを与えて、論理集積回路の内部信号をモニタするようにする。このため、ポッドボックス部側からもっと高速に、論理集積回路の内部動作の整数倍の速度で動作させることが可能となり（時分割多重によるモニタが可能となり）、物理的なモニタピン数の数倍の内部信号のモニタが可能になると共に、信号の伝播タイミングを詳細にモニタすることができる。従って、トレース用の総ピン数を大幅に削減した状態でトレースを行うことも可能となり、ポータブルな観測機器として利用することが可能となる。
つぎの発明によれば、ポッドボックス部の制御部は、ポッドボックス部の制御部は、論理集積回路の内部出力信号群のうち、パーソナルコンピュータからの指示によって選択される信号のエッジを検出し、検出したエッジとパーソナルコンピュータから設定されたエッジの比較設定値とを比較した比較結果と、パーソナルコンピュータからの指示によって選択される信号のレベルを検出し、検出したレベルとパーソナルコンピュータから設定されたレベルの比較値との比較結果とに基づいて、論理集積回路の内部出力信号群をメモリモジュールに格納するようにしているため、さまざまな設定のトリガの組み合わせと、そのイベントの発生シーケンスに合わせたトリガ制御の設定が可能となり、さらにそれをターゲットＦＰＧＡ内に設けないことにより、設計する回路に何ら制約を与えることなく、所望のターゲットＦＰＧＡの内部信号の解析とデバッグが可能となる。
【００８２】
つぎの発明によれば、ポッドボックス部の制御部が、パーソナルコンピュータからの指示に基づいて論理集積回路への入力信号をポッドボックス側送受信コネクタを介してテスタ基板に送信する。テスタ基板のテスタ基板ＦＰＧＡは、テスタ側送受信コネクタが受信した論理集積回路への入力信号を複数のテスタ基板ＦＩＦＯＦＰＧＡに出力し、テスタ基板ＦＩＦＯＦＰＧＡは、テスタ基板ＦＰＧＡから入力される論理集積回路への入力信号をインプットクロックに同期して、論理集積回路が搭載されるバーンインソケットより多くの入出力端子を有し論理集積回路が搭載されるバーンインソケットとテスタ基板とを接続するバーンイン接続ソケットに出力して論理集積回路の入力端子に入力信号を印加して論理集積回路を動作させる。また、テスタ基板ＦＩＦＯＦＰＧＡは、論理集積回路が動作したことによってバーンインソケットおよびバーンイン接続コネクタを介して得られた論理集積回路からの出力信号をモニタクロックに同期してテスタ基板ＦＰＧＡに出力する。テスタ基板ＦＰＧＡは、テスタ基板側送受信コネクタを介して論理集積回路からの出力信号をポッドボックス部に送信する。ポッドボックス部の制御部は、ポッドボックス側送受信コネクタを介して受信した出力信号をメモリモジュール部に格納するとともに、メモリモジュール部に格納された出力信号を前記パーソナルコンピュータに出力する。これにより、外部のパーソナルコンピュータがポッドボックス部の制御部を介してテスタ基板部を制御することで、論理集積回路単体が設計時に期待していた動作が行えるか否かを検証することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。
【図２】 本発明に係わるＦＰＧＡ/ＡＳＩＣなどの内部データモニタ方法に係わるトレースマクロ部の回路実現例を示した図である。
【図３】 本発明に係わるＦＰＧＡ／ＡＳＩＣなどの内部データモニタ方法に係わるポッドＦＰＧＡ部の回路ブロック構成を具体的に示した図である。
【図４】 この発明の実施の形態２を説明するトレースマクロのブロック構成図である。
【図５】 この発明の実施の形態３〜５のトレースマクロのブロック構成図である。
【図６】 この発明の実施の形態６にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。
【図７】 この発明の実施の形態７にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。
【図８】 この発明の実施の形態７にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。
【図９】 従来のプログラマブル論理開発システムを示す図である。
【図１０】 従来の論理アナライザーが埋め込まれたデバイスのＪＴＡＧポートを用いて論理アナライザーを制御するＰＬＤの図である。
【図１１】 従来の埋め込み論理アナライザーの構成図である。
【符号の説明】
１ パーソナルコンピュータ、２ ポッドボックス部、３ 子基板、４ ターゲット基板、２１ ＰＣＩＦ、２２ ＰＣＩＦ付きマイコン部、２３ ポッドＦＰＧＡ、２４ メモリモジュール、３１ 受信コネクタ、３２ 送信コネクタ、３３ レシーバドライバ、３４ トランスミッタドライバ、３５ 子基板ＦＰＧＡ、３６，４１ ターゲットピンコネクタ、４２ ターゲットＦＰＧＡ、４３ トレースマクロ。
【発明の属する技術分野】
この発明は、論理集積回路の内部信号モニタ装置に関し、特に、電気回路設計における回路基板上に搭載された論理集積回路の内部信号動作の観測とデバッグ処理を行う論理集積回路の内部信号モニタ装置に関するものである。
【０００２】
【従来の技術】
従来より、開発が行われた大規模集積回路（ＬＳＩ）が設計当初の期待通りに動作しないときは、ＬＳＩの動作を解析してデバッグを行う必要があるが、ＬＳＩ自体がブラックボックスであったため困難を極め、したがっていろいろな方法によって解析やデバッグが行われてきた。
【０００３】
例えば、特開平１１−２９６４０３号公報に記載の「向上した埋め込みロジックアナライザ」では、以下の図９〜図１１に示すような処理が行われていた。図９は、従来のプログラマブル論理開発システム１５１を示す図である。このシステム１５１は、ケーブル１５２などを介してコンピュータ・システムＡ１５３に接続された電子システム１５４であり、コンポーネントであるプログラマブル論理デバイス（ＰＬＤ）１５５を含み、電子システム１５４を形成する他のコンポーネントおよびエレメントと１つ以上の電子接続１５６を共有する。また、ＰＬＤ１５５は、ユーザ論理１５７および埋め込み論理アナライザー１５８によって構成されている。埋め込み論理アナライザー１５８は、ＰＬＤ１５５内に内蔵され、論理接続１５９は、ユーザ論理１５７からの信号を埋め込み論理アナライザー１５８に送信可能である。そして、ＰＬＤ１５５のピンを用いて埋め込み論理アナライザー１５８からのインタフェース信号１６０を電子システム１５４内の対応する接続１６１に接続し、これらのインタフェース信号をケーブル１５２を用いてコンピュータ・システムＡ１５３に接続されている。
【０００４】
このように、図９のコンピュータ・システムＡ１５３は、電子システム１５４の機能動作に対して割込みまたは影響を与えることなく、コマンドおよびその他の情報を埋め込み論理アナライザー１５８に送信し、埋め込み論理アナライザー１５８からの情報を受信する。したがって、ＰＬＤ１５５は、ユーザ論理１５７および埋め込み論理アナライザー１５８の双方の機能を実行するように構成されている。
【０００５】
図１０は、従来の論理アナライザーが埋め込まれたデバイスのＪＴＡＧポートを用いて論理アナライザーを制御するＰＬＤ１５５の図である。図１０では、制御論理１７２および信号１７３と関連付けてＪＴＡＧポート１７１を用いてインタフェース信号１６０（図９参照）を履行する。制御論理１７２は、埋め込み論理アナライザー１５８に制御信号を供給すると共に、埋め込み論理アナライザー１５８からデータおよびステータスを検索するのを支援する。
【０００６】
図１１は、従来の埋め込み論理アナライザーの構成図である。埋め込み論理アナライザー１５８は、制御状態機械１８１、トリガレジスタ１８２、トリガ比較器１８４、レジスタ１８５および１８６、カウンタ１８７〜１８９、比較器１９０、１９１、およびサンプルメモリ１９２を含んでいる。埋め込み論理アナライザー１５８がＰＬＤ内にプログラムされると、ＰＬＤ内で信号から様々な入力を受信する。ユーザは、トリガ信号１８３をトリガレジスタ１８２に格納されたトリガ条件と比較し、満足するトリガ比較器１８４によりブレークポイント信号を発生する。そして、信号Ｒｕｎは、サンプルメモリ１９２において信号ＰＤＦと組み合わされて、カウンタ１８９をイネーブルするものである。
【０００７】
また、上記以外の公報例としては、特開平１０−９１４７２号公報に記載の「集積回路内部の記号にアクセスするための方法及び装置」、あるいは、特開平８−６８０９号公報に記載の「フィールドプログラマブルアレイ」などがある。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような従来例にあっては、ＦＰＧＡにメモリと制御回路からなる埋め込み型のロジックアナライザ回路をあらかじめ内蔵しておいて、それをＪＴＡＧポートから読み出してＦＰＧＡ内部ノードのデータトレースを行うものである。これは、ＦＰＧＡに解析とデバッグとデバッグ用途のみにこれだけの回路をＦＰＧＡ回路設計の初期段階からあらかじめ要求するものであるため、一つのＦＰＧＡにできるだけ回路を詰め込みたいと考えている設計者にとって、必ずこれだけのメモリと埋め込み型のロジックアナライザ回路をすべての開発するＦＰＧＡに搭載しなければならないというのは、極めて不都合であるという課題があった。
【０００９】
そこで、後から埋め込み型のロジックアナライザ回路を挿入するという方法については、通常のＦＰＧＡ以外のＬＳＩには適用できず、その上、ＦＰＧＡであっても後からこれだけの大きいサイズのメモリが付いた埋め込み型のロジックアナライザ回路を挿入するのは、回路にそれだけの余裕がない場合がほとんどである。そして、これに加えて、設計後の不具合発生時に仮に埋め込み型のロジックアナライザ回路が挿入可能であったとしても、その場合ＦＰＧＡ内部の回路配置が埋め込む前と異なってくるため、タイミングが異なって動作が変わると埋め込む前の不具合現象が出なくなる代りに、それとは別の不具合現象が発生することがあり、今何をデバッグしようとしているのかがわからなくなってしまうという課題があった。
【００１０】
このように、あくまで設計初期段階から埋め込み型のロジックアナライザ回路を挿入するといっても設計後の不具合は常に設計者が期待したものとはならないため、実機の不具合解析は後手後手に回ってしまい、仮に初期の期待通りにＦＰＧＡが動かせるのであれば、不具合解析回路は最初から不必要となる。
【００１１】
また、一方であらかじめメモリに蓄積したＦＰＧＡの内部信号のトレースデータをＪＴＡＧを通したシリアル通信を用いた方法で読み出す手段をとっている以上、実機を動かしながら内部トレースを止める条件を判断してそれをＦＰＧＡに指令として与えなければならなくなる。こうすれば、埋め込み型のロジックアナライザ回路の制御回路が複雑になってしまい、面積を要求することや、実際の不具合現象とトレース停止のトリガの条件とを一致させて不具合現象を捕えるには何度も試行錯誤を行う必要があり、ＦＰＧＡ内部をトレースするメモリ容量もＦＰＧＡに内蔵する以上、トレース信号数とトレースポイントの対応を考えると、大きく取ることができず、埋め込み型のロジックアナライザ回路が確実に不具合を短時間で補足できるようになるとは限らないという課題があった。
【００１２】
さらに、ＪＴＡＧのインターフェースは、電気規格上、数百ＫＨｚ程度のシリアルポートにすぎず、速くても１ＭＨｚ程度であるため、これを用いたシリアル通信では、現在１００ＭＨｚを越えるクロックを入力して動作可能なＦＰＧＡの内部信号動作についてリアルタイムでデータを追尾するには十分なデータ転送速度とはいえないという課題があった。
【００１３】
また、デバッグ解析作業は、常に設計時点では不明な不具合に対して行われるものであり、不具合発生後に確実に用意できるものでなければならない。このため、不具合発生前に不具合使用に合せて複雑な設計を行うことはできず、不具合後に回路を無理やり挿入したことにより動作が変わったのでは正確な解析とはならず、ターゲットとなるＦＰＧＡの回路内部にすべてを内蔵させることは、回路規模上適当ではないという課題があった。
【００１４】
この発明は上記に鑑みてなされたもので、内部信号トレースのための制御回路を必要な構成のみに抑えて論理集積回路の動作の変化を抑制すると共に、リアルタイムで内部信号を連続的に追尾することにより、不具合の解析に要する時間を短縮することができる論理集積回路の内部信号モニタ装置を得ることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる論理集積回路の内部信号モニタ装置は、開発中の論理集積回路が搭載されるターゲット基板と、外部のパーソナルコンピュータからの指示に基づいて、前記ターゲット基板に搭載される論理集積回路に制御信号を出力するともに、前記論理集積回路の内部出力信号群を受信して前記パーソナルコンピュータに出力するポッドボックス部と、このポッドボックス部と前記ターゲット基板との間に配置され、前記ポッドボックス部とケーブルによって接続され、ポッドボックス部から受信した前記制御信号を前記ターゲット基板に搭載される論理集積回路に送信するとともに、前記論理集積回路の内部出力信号群を受信して前記ポッドボックス部に送信し、前記ポッドボックス部と前記ターゲット基板に搭載される論理集積回路との信号を中継する子基板とを備える論理集積回路の内部信号モニタ装置であって、前記ポッドボックス部は、前記子基板を介して受信した前記ターゲット基板に搭載される論理集積回路の内部出力信号群を蓄積するメモリモジュール部と、前記ケーブルと接続されて、前記論理集積回路の制御信号および内部出力信号群を前記子基板と送受信するポッドボックス側送受信コネクタと、前記パーソナルコンピュータからの指示に基づいて、前記論理集積回路の内部出力信号群を選択するための制御信号である内部信号セレクト信号を前記送受信コネクタを介して送信し、前記ポッドボックス側送受信コネクタを介して受信した前記子基板によって中継された前記ターゲット基板に搭載される論理集積回路の内部出力信号群を前記メモリモジュール部に格納するとともに、前記メモリモジュール部に格納された内部出力信号群を前記パーソナルコンピュータに出力する制御部と、を備え、前記子基板は、前記ケーブルと接続されて、前記論理集積回路の制御信号および内部出力信号群を前記ポッドボックス部と送受信する子基板側送受信コネクタと、前記ターゲット基板と接続し、前記論理集積回路の制御信号および内部出力信号群を前記論理集積回路と送受信する子基板側ターゲットピンコネクタと、前記子基板側送受信コネクタを介して受信した論理集積回路の制御信号を前記子基板側ターゲットピンコネクタに出力するとともに、前記子基板側ターゲットピンコネクタから受信した論理集積回路の内部出力信号群を前記子基板側送受信コネクタに出力する子基板ＦＰＧＡと、を備え、前記ターゲット基板は、前記子基板と接続し、前記論理集積回路の制御信号および内部出力信号群を前記子基板と送受信するターゲット基板側ターゲットピンコネクタと、前記開発中の論理集積回路と、を備え、前記論理集積回路は、前記ターゲット基板側のターゲットピンコネクタを介して入力される内部信号セレクト信号を論理集積回路内の基準クロックによって同期化する第１のレジスタと、前記第１のレジスタによって同期化された内部信号セレクト信号に基づいて、論理集積回路の複数の内部信号群の中から択一的に内部信号群を選択するマルチプレクサと、前記マルチプレクサによって選択された内部信号群を前記基準クロックによって同期化する第２のレジスタと、を有し、前記基準クロックおよび前記第２のレジスタから出力される前記基準クロックによって同期化された内部信号群である内部出力信号群を前記ターゲット基板側ターゲットピンコネクタに出力するトレースマクロ部と、を備えることを特徴とする。
【００１６】
この発明によれば、ターゲット基板に搭載される内部信号のモニタ対象となる論理集積回路内には、内部信号セレクト信号を論理集積回路内の基準クロックによって同期化する第１のレジスタと、第１のレジスタによって同期化された内部信号セレクト信号に基づいて、論理集積回路の複数の内部信号群を択一的に選択するマルチプレクサと、マルチプレクサによって選択された内部信号群を前記基準クロックによって同期化する第２のレジスタとを有し、基準クロックおよび第２のレジスタから出力される基準クロックによって同期化された内部信号群である内部出力信号群を前記ターゲット基板側ターゲットピンコネクタに出力するトレースマクロ部のみを備え、論理集積回路からメモリモジュールや制御部に相当する部分を論理集積回路内から無くすことでスリム化して最少構成とし、無くしたメモリモジュールや制御部に相当する回路をポッドボックス部に移し、その間で通信しながら論理集積回路の内部信号をモニタするようにしている。
また、ポッドボックス部とターゲット基板との間に子基板を配置してポッドボックス部とターゲット基板に搭載された論理集積回路のトレースマクロ部との通信を中継するようにしている。
これにより、外部のパーソナルコンピュータがポッドボックス部の制御部を介して子基板部とトレースマクロ部とを制御しながら、論理集積回路の内部信号の観測とデバッグ処理とを正確かつ短時間で行うことができる。
【００１７】
例えば、トレースするデータやトレースとその制御トリガ回路とを論理集積回路内に埋め込むトレースマクロ部側に持たせずに、それらをポッドボックス部側に持たせるようにし、論理集積回路の内部回路であるトレースマクロ部はトレースする内部ノードを多くの論理集積回路の内部信号から選択するためのマルチプレクス回路程度の最少構成に抑制できるため、論理集積回路に内蔵し易くなり、設計完了後の実機での不具合発生後であっても挿入が可能となる。そして、データのトレースやその制御トリガ回路の構成の選択自由度が上げられる一方、トレースするデータ量も大きく構成することができるので、多チャンネルを長い時間トレースすることも可能となり、加工せずに論理集積回路の内部信号データを出力しながらモニタすることで、リアルタイムに内部信号が出力可能となる。これは、例えばオシロスコープやロジックアナライザといったターゲット基板に接続する計測機器によって観測することが可能であり、パーソナルコンピュータ（以下、パソコンともいう）へのデータ転送もＪＴＡＧの１ＭＨｚ未満のボーレート速度で制約されるのに対し、例えばＵＳＢとすれば規格のバージョンに依存することになるが、最低でも１２ＭＨｚ、将来的には数百ＭＨｚへの拡張が可能となり、パソコン上で実機の論理集積回路の内部信号のリアルタイムモニタリングが可能となりうる。
【００１８】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記ポッドボックス部の制御部は、前記パーソナルコンピュータからの指示に基づいて、前記ターゲット基板上の論理集積回路に強制的に内部信号を設定するための制御信号である強制設定ロード信号と、前記ターゲット基板上の論理集積回路に強制的に設定する内部信号であるシリアルの強制設定データ信号とを前記ポッドボックス側送受信コネクタに出力し、前記子基板の子基板ＦＰＧＡは、前記子基板側送受信コネクタを介して受信した前記強制設定ロード信号およびシリアルの強制設定データ信号を前記子基板側ターゲットピンコネクタに出力し、前記ターゲット基板上の論理集積回路のトレースマクロ部は、前記子基板側ターゲットピンコネクタを介して入力されるシリアルの強制設定データ信号をパラレルの強制設定データ信号に変換するシリアルパラレル変換部と、前記シリアルパラレル変換部によって変換されたパラレルの強制設定データ信号を前記基準クロックによって同期化する第３のレジスタと、前記子基板および前記ターゲットピンコネクタを介して受信した強制設定ロード信号を前記基準クロックによって同期化する第４のレジスタと、をさらに備え、前記第４のレジスタによって同期化された強制設定ロード信号が強制的に内部信号を設定することを示す場合、前記論理集積回路は、前記第３のレジスタによって同期化されたパラレルの強制設定データ信号によって動作することを特徴とする。
この発明によれば、ターゲット基板上の論理集積回路のトレースマクロ部は、ポッドボックス部が子基板を介して送信したシリアルの強制設定データ信号をパラレルの強制設定データ信号に変換するシリアルパラレル変換部と、シリアルパラレル変換部によって変換されたパラレルの強制設定データ信号を前記基準クロックによって同期化する第３のレジスタと、ポッドボックス部が子基板を介して送信した強制設定ロード信号を前記基準クロックによって同期化する第４のレジスタとをさらに備えるようにしたため、ポッドボックス部からの強制設定データ信号を論理集積回路の内部に設定することが可能となり、任意のデータを用いて論理集積回路を動作させて内部信号の観測とでバック処理とを正確かつ短時間で行うことができる。
つぎの発明に係る論理集積回路の内部信号モニタ装置は、上記の発明において、前記ポッドボックス部は、前記子基板を介して中継される前記基準クロックを整数倍に逓倍した入力基準クロックを生成する周波数シンセサイザ、をさらに備え、前記子基板の子基板ＦＰＧＡは、前記子基板側送受信コネクタを介して受信した入力基準クロックを前記子基板側ターゲットピンコネクタに出力し、前記ターゲット基板上の論理集積回路のトレースマクロ部は、前記マルチプレクサと前記第２のレジスタとの間に配置され、前記マルチプレクサが選択した内部信号群を前記ターゲット基板側ターゲットピンコネクタを介して入力された入力基準クロックによって同期化する第５のレジスタ、をさらに備え、前記第１のレジスタは、前記基準クロックに代えて前記入力基準クロックを用いて前記内部セレクト信号を同期化し、前記第２のレジスタは、前記基準クロックに代えて前記入力基準クロックを用いて前記第５のレジスタから出力される前記入力基準クロックによって同期化された内部信号群を同期化すること、を特徴とする。
【００１９】
この発明によれば、ポッドボックス部は、子基板を介して中継される論理集積回路の基準クロック信号を整数倍に逓倍した入力基準クロックを子基板を介してターゲット基板上の論理集積回路のトレースマクロ部に入力し、トレースマクロ部は、論理集積回路の基準クロックに代えてポッドボックス部からの入力基準クロックを用いて内部信号セレクト信号および内部出力信号群を同期化する。このため、ポッドボックス部側からもっと高速に、論理集積回路の内部動作の整数倍の速度で動作させることが可能となり（時分割多重によるモニタが可能となり）、物理的なモニタピン数の数倍の内部信号のモニタが可能になると共に、信号の伝播タイミングを詳細にモニタすることができる。従って、トレース用の総ピン数を大幅に削減した状態でトレースを行うことも可能となり、ポータブルな観測機器として利用することが可能となる。
また、トレースマクロ部は、マルチプレクサによって選択される論理集積回路の内部出力信号を入力基準クロックによって同期化するレジスタを２段構成にするようにしているので、論理集積回路の基準クロックに代えて、入力基準クロックによって内部信号群を同期化してもメタステーブルを回避することができ、安定した内部出力信号群を送信することが可能となる。
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記制御部は、前記ポッドボックス部側送受信コネクタを介して受信した前記子基板によって中継された前記ターゲット基板に搭載される論理集積回路の内部出力信号群の信号のうち、前記パーソナルコンピュータからの指示によって選択される信号のエッジを検出し、検出したエッジと前記パーソナルコンピュータから設定されたエッジの比較設定値とを比較するエッジ検出部と、前記内部出力信号群のうち、前記パーソナルコンピュータからの指示によって選択される信号のレベルと前記パーソナルコンピュータから設定されたレベルの比較設定値とを比較するレベル検出部とを有し、前記エッジ検出部の比較結果および前記レベル検出の比較結果に基づいて前記内部出力信号群を前記メモリモジュールに格納するトリガを生成するトリガ制御部、を備えることを特徴とする。
この発明によれば、ポッドボックス部の制御部は、論理集積回路の内部出力信号群のうち、パーソナルコンピュータからの指示によって選択される信号のエッジを検出し、検出したエッジとパーソナルコンピュータから設定されたエッジの比較設定値とを比較した比較結果と、パーソナルコンピュータからの指示によって選択される信号のレベルを検出し、検出したレベルとパーソナルコンピュータから設定されたレベルの比較値との比較結果とに基づいて、論理集積回路の内部出力信号群をメモリモジュールに格納するようにしているため、さまざまな設定のトリガの組み合わせと、そのイベントの発生シーケンスに合わせたトリガ制御の設定が可能となり、さらにそれをターゲットＦＰＧＡ内に設けないことにより、設計する回路に何ら制約を与えることなく、所望のターゲットＦＰＧＡの内部信号の解析とデバッグが可能となる。
【００２０】
つぎの発明にかかる論理集積回路のテスト装置は、外部のパーソナルコンピュータからの指示に基づいて、電気回路設計における回路基板上のターゲット基板に搭載する前の論理集積回路単体への入力信号を送信するとともに、前記論理集積回路からの出力信号を受信して前記パーソナルコンピュータに出力するポッドボックス部と、このポッドボックス部とケーブルによって接続され、前記ポッドボックス部から受信した入力信号によって前記論理集積回路を動作させて得られた出力信号を前記ポッドボックス部に送信するテスタ基板部とを備え、前記論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する論理集積回路のテスト装置であって、前記ポッドボックス部は、前記テスタ基板部からの出力信号を蓄積するメモリモジュール部と、前記ケーブルと接続されて、前記論理集積回路の入出力信号を前記テスタ基板と送受信するポッドボックス側送受信コネクタと、前記パーソナルコンピュータからの指示に基づいて、前記論理集積回路への入力信号を前記ポッドボックス側送受信コネクタを介して送信し、前記ポッドボックス側送受信コネクタを介して受信した前記論理集積回路の出力信号を前記メモリモジュール部に格納するとともに、前記メモリモジュール部に格納された出力信号を前記パーソナルコンピュータに出力する制御部と、を備え、前記テスタ基板部は、前記ケーブルと接続されて、前記論理集積回路の入出力信号を前記ポッドボックス部と送受信するテスタ基板側送受信コネクタと、レシーバドライバを介して、前記テスタ基板側送受信コネクタが受信した前記ポッドボックス部からの論理集積回路の入力信号を複数のテスタ基板ＦＩＦＯＦＰＧＡに出力するとともに、前記複数のテスタ基板ＦＩＦＯＦＰＧＡからの出力をトランスミッタドライバを介してテスタ基板側送受信コネクタに出力するテスタ基板ＦＰＧＡと、前記論理集積回路が搭載されるバーンインソケットより多くの入出力端子を有し、前記論理集積回路が搭載されるバーンインソケットと前記テスタ基板部とを接続するバーンイン接続コネクタと、前記バーンイン接続コネクタと接続され、前記論理集積回路への入力信号をインプットクロックに同期して先入れ先出しで前記バーンイン接続コネクタに出力し、前記バーンイン接続コネクタおよびバーンインソケットを介して前記論理集積回路の入力端子に入力信号を印加して前記論理集積回路を動作させるとともに、この動作によって前記バーンインソケットおよびバーンイン接続コネクタを介して得られた前記論理集積回路からの出力信号をモニタクロックに同期して先入れ先出しで前記テスタ基板ＦＰＧＡに出力する複数の前記テスタ基板ＦＩＦＯＦＰＧＡと、を備えることを特徴とする。
【００２１】
この発明によれば、ポッドボックス部の制御部が、パーソナルコンピュータからの指示に基づいて論理集積回路への入力信号をポッドボックス側送受信コネクタを介してテスタ基板に送信する。テスタ基板のテスタ基板ＦＰＧＡは、テスタ側送受信コネクタが受信した論理集積回路への入力信号を複数のテスタ基板ＦＩＦＯＦＰＧＡに出力し、テスタ基板ＦＩＦＯＦＰＧＡは、テスタ基板ＦＰＧＡから入力される論理集積回路への入力信号をインプットクロックに同期して、論理集積回路が搭載されるバーンインソケットより多くの入出力端子を有し論理集積回路が搭載されるバーンインソケットとテスタ基板とを接続するバーンイン接続ソケットに出力して論理集積回路の入力端子に入力信号を印加して論理集積回路を動作させる。また、テスタ基板ＦＩＦＯＦＰＧＡは、論理集積回路が動作したことによってバーンインソケットおよびバーンイン接続コネクタを介して得られた論理集積回路からの出力信号をモニタクロックに同期してテスタ基板ＦＰＧＡに出力する。テスタ基板ＦＰＧＡは、テスタ基板側送受信コネクタを介して論理集積回路からの出力信号をポッドボックス部に送信する。ポッドボックス部の制御部は、ポッドボックス側送受信コネクタを介して受信した出力信号をメモリモジュール部に格納するとともに、メモリモジュール部に格納された出力信号を前記パーソナルコンピュータに出力する。これにより、外部のパーソナルコンピュータがポッドボックス部の制御部を介してテスタ基板部を制御することで、論理集積回路単体が設計時に期待していた動作が行えるか否かを検証することができる。
【００２２】
この場合、例えば、実機基板上に搭載されていない単体の論理集積回路（ターゲットＦＰＧＡ）があるとき、その動作を確認する場合、子基板部に当たる部分に大きい基板を用意し、これをテスタ基板と名づけ、その上に複数の多ピンのＦＰＧＡを当該ポッドボックス部から回路を通信プログラムで書き換え可能とした状態で、開発したターゲットＦＰＧＡをバーンインソケットを搭載した基板の周辺に配置し、当該周辺多ピンの複数ＦＰＧＡは一方はポッドボックス部へ、もう一方はターゲットＦＰＧＡの各ピンへそれぞれ接続されるようにする。バーンインソケットと当該テスタ基板は、ある程度いろいろな種類のターゲットＦＰＧＡをテストすることが可能なように、相当数の多ピンのソケット形状のコネクタで取り外し可能とし、バーンインソケットと多ピンコネクタをテストする論理集積回路（ターゲットＦＰＧＡ）に応じてその接続を個別に製作できるように用意する。この時、そのテスタ基板上の周辺多ピンの複数ＦＰＧＡの回路構成をテストするターゲットＦＰＧＡへの１ピンごとのＦＩＦＯの構成を作り、ｉｎ／ｏｕｔは、片方向、双方向ピンは、ｉｎ／ｏｕｔの２つのＦＩＦＯにて構成し、複数あるクロックラインを当該周辺多ピンの複数ＦＰＧＡの回路書き換えプログラミング時に、イン、アウト、双方向とそのＦＩＦＯ構成と、どのクロックに同期してデータの入出力を行うかを当該ポッドボックス部から書き換え可能とすることにより、パソコンからポッドボックス部を経由して、ターゲット ＦＰＧＡへの入力パタンを当該テスタ基板へ転送し、ターゲットＦＰＧＡをテストした後、アウト側のＦＩＦＯからポッドボックス部を経由させてパソコンへ持ってくることにより、ターゲットＦＰＧＡ設計者が設計時に論理シミュレーションで確認したパターンを実際に回路を焼いたターゲットＦＰＧＡで動作確認することが可能となる。
【００２３】
さらに、この場合、テスタ基板上に周辺多ピンの複数ＦＰＧＡを搭載し、回路を書き換え可能とし、バーンインソケットと当該テスタ基板をコネクタで結ぶことにより、複数の設計を別々の回路でピン配置のターゲットＦＰＧＡに対して、ハードウェアを変更することなくパソコン上のオペレーションだけでテストすることが可能な、いわゆるＬＳＩ評価装置 ( ＝テスタ ) と称されるものより遥かに低価格で、かつ、低コストのＬＳＩテスタを得ることが可能となる。その上、個別のＦＰＧＡの種別のテストコストも低く抑えることが可能となる。
【００２４】
本発明の別の態様としては、電気回路設計における回路基板上にデバッグを行うターゲット基板を設け、その上に開発中の論理集積回路を搭載して、内部信号の観測とデバッグ処理とを行う論理集積回路の内部信号モニタ装置であって、前記ターゲット基板は、前記論理集積回路の設計時にその内部信号を外部から制御可能な内部信号セレクト信号により論理集積回路の内部信号群の中から一群を選択して、論理集積回路内の基準クロック信号に同期させて外部端子に出力可能とするトレースマクロ部と、前記論理集積回路の内部信号群の一群を子基板部へ送るためのターゲットピンコネクタ部とを備え、前記子基板部には、前記ターゲットピンコネクタ部を介して高速のレシーバドライバとトランスミッタドライバとにデータをインターフェースする子基板ＦＰＧＡ部と、前記レシーバドライバと前記トランスミッタドライバとそれをポッドボックス部へ高速転送を可能にする送受信コネクタ部とを備え、前記ポッドボックス部は、前記子基板部からの高速伝送データが送受信可能なコネクタ部と、前記論理集積回路の内部信号を蓄積するメモリモジュール部と、そのメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行うポッドＦＰＧＡ回路と、外部のパーソナルコンピュータへの内部信号の読み出しを制御する制御部と、該制御部と前記パーソナルコンピュータとの間のインターフェースを取るインターフェース部とを備え、前記外部のパーソナルコンピュータから前記子基板部と前記トレースマクロ部とを制御して前記論理集積回路の内部信号の観測とデバッグ処理を行うことを特徴とする。
【００２５】
この発明によれば、ターゲット基板は、トレースマクロ部により論理集積回路の設計時にその内部信号を外部から制御可能な内部信号セレクト信号により論理集積回路の内部信号群の中から一群を選択して、論理集積回路内の基準クロック信号に同期させて外部端子に出力可能とし、ターゲットピンコネクタ部により前記論理集積回路の内部信号群の一群を子基板部へ送り、子基板部には、子基板ＦＰＧＡ部によりターゲットピンコネクタ部を介して高速のレシーバドライバとトランスミッタドライバとにデータをインターフェースし、送受信コネクタ部によりレシーバドライバとトランスミッタドライバとポッドボックス部へ高速転送を可能にし、ポッドボックス部は、コネクタ部により子基板部からの高速伝送データが送受信可能であって、メモリモジュール部により論理集積回路の内部信号を蓄積し、ポッドＦＰＧＡ回路によりメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行い、制御部により外部のパーソナルコンピュータへの内部信号の読み出しを制御し、インターフェース部により制御部とパーソナルコンピュータとの間のインターフェースを取るようにしたため、外部のパーソナルコンピュータから子基板部とトレースマクロ部とを制御することによって、論理集積回路の内部信号の観測とデバッグ処理とを正確かつ短時間で行うことができる。
【００２６】
例えば、トレースするデータやトレースとその制御トリガ回路をＦＰＧＡの内部に持つことなく、当該ポッドボックス部側に持たせることにより、ＦＰＧＡの内部回路はトレースする内部ノードを多くのＦＰＧＡ内部信号から選択するためのマルチプレクス回路程度に抑制されるため、ＦＰＧＡに内蔵しやすくし、設計完了後の実機での不具合発生後であっても挿入が可能となる。そして、データのトレースやその制御トリガ回路の構成の選択自由度が上げられる一方、トレースするデータ量も大きく構成できるので、多チャンネルを長い時間トレースすることも可能となり、加工せずＦＰＧＡ内部信号データを出力しながらモニタすることができるため、リアルタイムに内部信号が出力される。これは、例えばオシロスコープやロジックアナライザといったターゲット基板に接続する計測機器によって観測することが可能であり、パーソナルコンピュータ（以下、パソコンともいう）へのデータ転送もＪＴＡＧの１ＭＨｚ未満のボーレート速度で制約されるのに対し、例えばＵＳＢとすれば規格のバージョンに依存することになるが、最低でも12ＭＨｚ、将来的には数百ＭＨｚへの拡張が可能となり、パソコン上での実機のＦＰＧＡ内部信号のリアルタイムモニタリングが可能となりうる。
【００２７】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記ポッドＦＰＧＡ回路の内部は、制御通信部と制御側クロックと論理集積回路側クロックとモニタ専用高速クロックとにより、制御部からの命令による選択内容を変更可能とするモニタクロックセレクタ部と、前記メモリモジュールへの読み書きを制御するメモリコントローラ部と、前記論理集積回路から前記子基板部を経由して入力されるトレースデータ入力のエッジを検出して制御部からの設定と比較するエッジ検出部と、トレースデータの入力レベルを検出して制御部からの設定と比較するレベル検出部と、前記制御部からの設定によりエッジとレベルの各種信号検出の組み合わせにより必要な信号変化を捕らえる検出組み合わせ条件部と、その検出組み合わせ条件部からの信号の回数をカウントして前記制御部の設定と比べて信号出力するカウント部と、前記カウント部からの出力信号を見ながら制御部により設定されたシーケンス通りに信号検出がなされているか否かを判断するトリガシーケンス設定部とを有するトリガ制御部と、を備え、前記トリガシーケンス設定部から前記制御部が定めた条件と順序で信号変化があったことを信号として前記メモリコントローラ部にトレースの開始とトレースの終了とを伝えることを特徴とする。
【００２８】
この発明によれば、ポッドＦＰＧＡ回路の内部は、モニタクロックセレクタ部により制御通信部と制御側クロックと論理集積回路側クロックとモニタ専用高速クロックとによって制御部からの命令による選択内容を変更可能とし、メモリコントローラ部によってメモリモジュールへの読み書きを制御し、エッジ検出部により論理集積回路から子基板部を経由して入力されるトレースデータ入力のエッジを検出し、レベル検出部によりトレースデータの入力レベルを検出して制御部からの設定と比較し、検出組み合わせ条件部により制御部からの設定によりエッジとレベルの各種信号検出の組み合わせによって必要な信号変化を捕らえ、カウント部により検出組み合わせ条件部からの信号の回数をカウントして制御部の設定と比べて信号を出力し、トリガ制御部とトリガシーケンス設定部とによりカウント部からの出力信号を見ながら制御部により設定されたシーケンス通りに信号検出がなされているか否かを判断し、トリガシーケンス設定部から制御部が定めた条件と順序で信号変化があったことを信号としてメモリコントローラ部にトレースの開始とトレースの終了とを伝えるようにしたため、ポッドボックス部内のポッドＦＰＧＡ内にトリガ制御回路を設け、エッジ検出、レベル検出とその組み合わせ検出部とカウント部とトリガシーケンス設定部とを持たせることにより、さまざまな設定のトリガの組み合わせと、そのイベントの発生シーケンスに合わせたトリガ制御の設定が可能となり、さらにそれをターゲットＦＰＧＡ内に設けないことにより、設計する回路に何ら制約を与えることなく、所望のターゲットＦＰＧＡの内部信号の解析とデバッグが可能となる。
【００２９】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記トレースマクロ部は、前記ポッドＦＰＧＡ部から前記子基板ＦＰＧＡ部を経由して入力される信号として強制設定データ信号と強制設定ロード信号とが追加され、前記強制設定データ信号をシリアル／パラレル変換するシリアルパラレル変換回路を備え、前記強制設定ロード信号を前記論理集積回路の基準クロック信号に同期させて前記論理集積回路の内部回路に入力して外部からの強制入力による内部信号の変化を観測することを特徴とする。
【００３０】
この発明によれば、トレースマクロ部がポッドＦＰＧＡ部から子基板ＦＰＧＡ部を経由して入力される信号として強制設定データ信号と強制設定ロード信号とを追加し、強制設定データ信号をシリアル／パラレル変換するシリアルパラレル変換回路を備え、強制設定ロード信号を論理集積回路の基準クロック信号に同期させて論理集積回路の内部回路に入力して外部からの強制入力による内部信号の変化を観測するようにしている。このため、論理集積回路（例えば、ターゲットＦＰＧＡなど）の内部回路の一部分に対して強制的にある特定の信号をある特定されたタイミングで挿入することを考える場合、その信号割付は、ＦＰＧＡの回路設計時に、当該ポッドボックス部からデータトレースを開始している途中に、論理集積回路に挿入データを転送し、ポッドボックス部からのトリガ信号入力によりターゲットの内部回路にロードする機能をＦＰＧＡの回路内に反映させることが必要となる。この場合、当該トレースデバッグの入力ピンに対して、入力するデータを流し込み、トレースマクロ部により、完全にＦＰＧＡを実機で動作させモニタしながら論理集積回路の内部の一つのデータのみを固定化し、動作を確認して、再度当該固定したデータを少し書き換えて再度動作を確認するといったような、パラメータを変化させての動作確認が可能となる。そのようなデバッグを行う時にパソコンとポッドボックス部との通信速度が速い当該手段をとるならば、論理集積回路の外部で観測可能な動作だけでなく内部信号変化も当該パソコンと当該ポッドボックス部との接続インターフェース速度が高いので、容易にリアルタイムで論理集積回路の外部信号と内部信号の逐次変化を追うことが可能となる。
【００３１】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記トレースマクロ部は、前記論理集積回路の基準クロック信号に代えて、前記ポッドボックス部からの入力基準クロックを用いてマルチプレクサへの入力や外部への信号出力を同期化して、内部信号セレクト信号や論理集積回路外部モニタ信号を出力させ、前記トレースマクロ部上で前記入力基準クロックを折り返して出力させることにより、論理集積回路の動作クロックの速度よりも速い速度で論理集積回路の内部信号をモニタするとともに、前記ターゲットピンコネクタのピン数で制限されている本数を越えて同時に内部信号をモニタするようにしたことを特徴とする。
【００３２】
この発明によれば、トレースマクロ部を論理集積回路の基準クロック信号に代えて、ポッドボックス部からの入力基準クロックを用いてマルチプレクサへの入力や外部への信号出力を同期化し、内部信号セレクト信号や論理集積回路外部モニタ信号を出力させ、トレースマクロ部上で入力基準クロックを折り返して出力させることにより、論理集積回路の動作クロックの速度よりも速い速度で論理集積回路の内部信号をモニタするとともに、ターゲットピンコネクタのピン数で制限されている本数を越えて同時に内部信号をモニタするようにしている。このため、ＦＰＧＡ内部信号トレースのための入出力ピンの配置については、入力側の複数ピンの状態にＦＰＧＡに内蔵するトレースマクロ部のマルチプレクサの切替信号として、パソコンからポッドボックス部を経由させて入力することで、観測する論理集積回路（ＦＰＧＡ）の内部ノードを適宜切り替えることが可能となる。そして、ポッドボックス部側からもっと高速に、ＦＰＧＡの内部動作の整数倍の速度で動作させることで、マルチプレクス信号を切り替えることによりＦＰＧＡから当該観測用に設けられた出力ピン数以上の信号を観測でき、トレース用の総ピン数を大幅に削減した状態でトレース可能とすることができる。この場合、マルチプレクスの速度は、ポッドボックス部とターゲットＦＰＧＡを接続するインターフェースの電気的規格に従い、その電気的規格で速度と距離の上限が定まる。現時点ではＬＶＤＳやＳＳＴＬやＨＳＴＬ等の電気規格で１ＧＨｚ程度での速度での転送を可能としている。ＬＶＤＳを用いれば、１００ＭＨｚ程度であれば、１０ｍ程度の距離も可能となり、ポッドボックス部側にＦＰＧＡ内蔵の回路を出したことによる短所は相殺され、かえってポータブルな観測機器として使うことが可能となる。
【００３３】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記ターゲット基板上に製品用コネクタを設けると共に、当該製品用コネクタが論理集積回路に直結されていて他に何も接続されていない状態の場合、前記製品用コネクタへの入力模擬と出力モニタとを兼ねて前記子基板部側に前記子基板ＦＰＧＡと接続されて前記ポッドボックス部からの入力データを出力するデータ入出力コネクタが設けられ、前記論理集積回路が出力した前記製品用コネクタへの出力を接続するデータ入出力コネクタと前記子基板ＦＰＧＡを経由して、前記ポッドボックス部の前記メモリモジュールに蓄積し、前記論理集積回路の内部信号と、前記製品用コネクタの外部出力信号の両方をトレースする回路を備えていることを特徴とする。
【００３４】
この発明によれば、ターゲット基板上に製品用コネクタを設けると共に、当該製品用コネクタが論理集積回路に直結されていて他に何も接続されていない状態の場合に、製品用コネクタへの入力模擬と出力モニタとを兼ねて子基板部側に子基板ＦＰＧＡと接続されてポッドボックス部からの入力データを出力するデータ入出力コネクタが設けられ、論理集積回路が出力した製品用コネクタへの出力を接続するデータ入出力コネクタと子基板ＦＰＧＡを経由して、ポッドボックス部のメモリモジュールに蓄積し、論理集積回路の内部信号と、製品用コネクタの外部出力信号の両方をトレースする回路を備えている。このため、実機基板上に搭載されているターゲットＦＰＧＡについて内部信号のトレースデバッグを行いながら、ＦＰＧＡ外部入力ピンの一部の入力を強制的に制御しつつ、外部出力ピンを観測することを考えた場合、ポッドボックス部から子基板を経由してターゲットＦＰＧＡへのデータ入力を増設することにより、ターゲットＦＰＧＡがコネクタなどから外部に直接つながっているとき、基板デバッグ時にその外部コネクタを通す動作も解析したい場合は、ポッドＦＰＧＡと子基板ＦＰＧＡに若干の回路を増設する。そのためには、子基板部を適宜分割して、子基板部のインターフェースのピン入出力数の拡大と、子基板上の回路に対して論理集積回路に入力する側の信号線の伝送についてシリアルからパラレル信号への変換器を加え、そのシリアルからパラレル信号への変換作業に同期させるクロックを送出するラインを設けることにより、実機基板上のターゲットＦＰＧＡの信号露出しているコネクタに対して接続を行いながらターゲットＦＰＧＡの動作テストを行うことが可能となる。
【００３５】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、電気回路設計における回路基板上のターゲット基板に搭載する前の論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する論理集積回路の内部信号モニタ装置であって、前記論理集積回路が収まるバーンインソケットを載せ、そのバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンインソケットより多くの入出力のピン数をあらかじめ持っているバーンイン接続コネクタと、前記論理集積回路が前記バーンイン接続コネクタを介して接続されるさまざまなテスタ基板ＦＩＦＯＦＰＧＡと、高速のレシーバドライバとトランスミッタドライバと、前記レシーバドライバとトランスミッタドライバに接続された送受信コネクタと、前記送受信コネクタを介して高速で転送されたデータを受けて、前記各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送すると共に、それぞれのテスタ基板ＦＩＦＯＦＰＧＡからデータを受け取って、前記高速のレシーバドライバとトランスミッタドライバを介して転送するテスタ基板ＦＰＧＡと、前記テスタ基板ＦＩＦＯＦＰＧＡと前記バーンインソケットを介して接続される論理集積回路の種類によって、入出力、双方向ピンアサインを自由に変更するＦＩＦＯＦＰＧＡ回路リコンフィグレーション部と、クロック速度をコントロールし、テスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて前記論理集積回路への全外部ピンの入力を捕えるクロックシンセサイザとを備えたテスタ基板部と、前記テスタ基板部からの高速伝送データが送受信可能なコネクタ部と、前記論理集積回路の内部信号を蓄積するメモリモジュール部と、そのメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行うポッドＦＰＧＡ回路と、外部のパーソナルコンピュータへの内部信号の読み出しを制御する制御部と、該制御部と前記パーソナルコンピュータとの間のインターフェースを取るインターフェース部とを備えたポッドボックス部と、前記外部のパーソナルコンピュータから前記ポッドボックス部と前記テスタ基板部とを制御して前記論理集積回路単体が設計時に期待していた動作が行えるか否かを検証することを特徴とする。
【００３６】
この発明によれば、論理集積回路が収まるバーンインソケットを載せ、そのバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンイン接続コネクタによりバーンインソケットより多くの入出力のピン数をあらかじめ持っていて、テスタ基板ＦＩＦＯＦＰＧＡにより論理集積回路が前記バーンイン接続コネクタを介して接続され、送受信コネクタが高速のレシーバドライバとトランスミッタドライバとに接続され、テスタ基板ＦＰＧＡにより送受信コネクタを介して高速で転送されたデータを受け、各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送すると共に、それぞれのテスタ基板ＦＩＦＯＦＰＧＡからデータを受け取り、ＦＩＦＯＦＰＧＡ回路リコンフィグレーション部により高速のレシーバドライバとトランスミッタドライバを介して転送すると、前記テスタ基板ＦＩＦＯＦＰＧＡと前記バーンインソケットを介して接続される論理集積回路の種類によって、入出力、双方向ピンアサインが自由に変更され、テスタ基板部によりクロック速度をコントロールし、クロックシンセサイザによりテスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて論理集積回路への全外部ピンの入力を捕え、コネクタ部によりテスタ基板部からの高速伝送データが送受信可能であって、メモリモジュール部により論理集積回路の内部信号を蓄積し、ポッドＦＰＧＡ回路によりメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行い、制御部により外部のパーソナルコンピュータへの内部信号の読み出しを制御し、インターフェース部により制御部とパーソナルコンピュータとの間のインターフェースを取るようにしたポッドボックス部とし、外部のパーソナルコンピュータからポッドボックス部とテスタ基板部とを制御して論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する。
【００３７】
この場合、例えば、実機基板上に搭載されていない単体の論理集積回路（ターゲットＦＰＧＡ）があるとき、その動作を確認する場合、子基板部に当たる部分に大きい基板を用意し、これをテスタ基板と名づけ、その上に複数の多ピンのＦＰＧＡを当該ポッドボックス部から回路を通信プログラムで書き換え可能とした状態で、開発したターゲットＦＰＧＡをバーンインソケットを搭載した基板の周辺に配置し、当該周辺多ピンの複数ＦＰＧＡは一方はポッドボックス部へ、もう一方はターゲットＦＰＧＡの各ピンへそれぞれ接続されるようにする。バーンインソケットと当該テスタ基板は、ある程度いろいろな種類のターゲットＦＰＧＡをテストすることが可能なように、相当数の多ピンのソケット形状のコネクタで取り外し可能とし、バーンインソケットと多ピンコネクタをテストする論理集積回路（ターゲットＦＰＧＡ）に応じてその接続を個別に製作できるように用意する。この時、そのテスタ基板上の周辺多ピンの複数ＦＰＧＡの回路構成をテストするターゲットＦＰＧＡへの１ピンごとのＦＩＦＯの構成を作り、ｉｎ／ｏｕｔは、片方向、双方向ピンは、ｉｎ／ｏｕｔの２つのＦＩＦＯにて構成し、複数あるクロックラインを当該周辺多ピンの複数ＦＰＧＡの回路書き換えプログラミング時に、イン、アウト、双方向とそのＦＩＦＯ構成と、どのクロックに同期してデータの入出力を行うかを当該ポッドボックス部から書き換え可能とすることにより、パソコンからポッドボックス部を経由して、ターゲットＦＰＧＡへの入力パタンを当該テスタ基板へ転送し、ターゲットＦＰＧＡをテストした後、アウト側のＦＩＦＯからポッドボックス部を経由させてパソコンへ持ってくることにより、ターゲットＦＰＧＡ設計者が設計時に論理シミュレーションで確認したパターンを実際に回路を焼いたターゲットＦＰＧＡで動作確認することが可能となる。
【００３８】
さらに、この場合、テスタ基板上に周辺多ピンの複数ＦＰＧＡを搭載し、回路を書き換え可能とし、バーンインソケットと当該テスタ基板をコネクタで結ぶことにより、複数の設計を別々の回路でピン配置のターゲットＦＰＧＡに対して、ハードウェアを変更することなくパソコン上のオペレーションだけでテストすることが可能な、いわゆるＬＳＩ評価装置(＝テスタ)と称されるものより遥かに低価格で、かつ、低コストのＬＳＩテスタを得ることが可能となる。その上、個別のＦＰＧＡの種別のテストコストも低く抑えることが可能となる。
【００３９】
つぎの発明にかかる論理集積回路の内部信号モニタ装置は、上記の発明において、前記テスタ基板ＦＩＦＯＦＰＧＡの各回路内部には、他のテスタ基板、前記クロックシンセサイザ、およびポッドボックス部からの複数のクロックを選択するクロックセレクト部を備え、前記クロックセレクト部により選択されたクロックに同期して論理集積回路の外部ピンにさまざまなタイミングで入力可能として、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能なことを特徴としている。
【００４０】
この発明によれば、テスタ基板ＦＩＦＯＦＰＧＡの各回路内部には、他のテスタ基板、クロックシンセサイザ、およびポッドボックス部からの複数のクロックを選択するクロックセレクト部を備え、クロックセレクト部により選択されたクロックに同期して論理集積回路の外部ピンにさまざまなタイミングで入力可能として、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能なようにした。このため、例えば、ｎ個あるＦＩＦＯＦＰＧＡの回路内部に、テスタ基板、テスタ基板のクロックシンセサイザ、あるいはポッドボックス部からのクロックなど複数のクロックをセレクトし、いずれかに同期してターゲットＦＰＧＡの外部ピンにさまざまなタイミングで入力可能な機能を備えるようにしたので、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能となる。特に、ターゲットＦＰＧＡの内部クロックに対してまったく非同期なタイミングで動作する入力信号の生成や、ターゲットＦＰＧＡへの入力に若干微妙なタイミングのずれを持たせて入力を測ったり、そのターゲットＦＰＧＡからの出力信号に対してある程度微妙なタイミングを測定する場合、テスタ基板側のクロックシンセサイザがターゲットＦＰＧＡへ入力する内部クロックに同期を取って整数倍の速度のクロック生成が可能であり、これによる入出力信号に若干の分解能を発揮することが可能となる。
【００４１】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、電気回路設計における回路基板上にデバッグを行うターゲット基板を設け、その上に開発中の論理集積回路を搭載して、内部信号の観測とデバッグ処理とを行う論理集積回路の内部信号モニタ方法であって、前記論理集積回路の設計時にその内部信号を外部から制御可能な内部信号セレクト信号によって論理集積回路の内部信号群の中から一群を選択し、論理集積回路内の基準クロック信号に同期させてトレースマクロ部により外部端子に出力可能とする過程と、前記論理集積回路の内部信号群の一群を子基板部へ送り、高速のレシーバドライバとトランスミッタドライバとを介してポッドボックス部へ高速転送する過程と、前記子基板部からポッドボックス部に高速伝送データを送受信し、前記論理集積回路の内部信号をポッドＦＰＧＡ回路のトリガ制御によってメモリモジュール部に蓄積する過程と、前記外部のパーソナルコンピュータから前記子基板部と前記ターゲット基板部とを制御して前記論理集積回路の内部信号の観測とデバッグ処理を行う過程と、を含むことを特徴とする。
【００４２】
この発明によれば、論理集積回路の設計時にその内部信号を外部から制御可能な内部信号セレクト信号によって論理集積回路の内部信号群の中から一群を選択し、論理集積回路内の基準クロック信号に同期させてトレースマクロ部により外部端子に出力可能とし、論理集積回路の内部信号群の一群を子基板部へ送り、高速のレシーバドライバとトランスミッタドライバとを介してポッドボックス部へ高速転送し、子基板部からポッドボックス部に高速伝送データを送受信し、論理集積回路の内部信号をポッドＦＰＧＡ回路のトリガ制御によってメモリモジュール部に蓄積し、外部のパーソナルコンピュータから子基板部とターゲット基板部とを制御して論理集積回路の内部信号の観測とデバッグ処理を行うようにする。このため、外部のパーソナルコンピュータから子基板部とトレースマクロ部とを制御することによって、論理集積回路の内部信号の観測とデバッグ処理とを正確かつ短時間で行うことができる。
【００４３】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記ポッドＦＰＧＡ回路の内部では、制御通信部と制御側クロックと論理集積回路側クロックとモニタ専用高速クロックとにより制御部からの命令による選択内容が変更可能であって、メモリコントローラ部によりメモリモジュールへの読み書きを制御する過程と、前記論理集積回路から前記子基板部を経由して入力されるトレースデータ入力のエッジを検出して制御部からの設定と比較する過程と、前記トレースデータの入力レベルを検出して制御部からの設定と比較する過程と、前記制御部からの設定によりエッジとレベルの各種信号検出の組み合わせにより必要な信号変化を捕らえる過程と、その捕らえた信号変化の回数をカウントして前記制御部の設定と比べて信号を出力する過程と、その出力信号を見ながら制御部により設定されたシーケンス通りに信号検出がなされているか否かを判断する過程と、を含み、前記制御部が定めた条件と順序で信号変化があったことを信号として前記メモリコントローラ部にトレースの開始とトレースの終了とを伝えることを特徴とする。
【００４４】
この発明によれば、ポッドＦＰＧＡ回路の内部では、制御通信部と制御側クロックと論理集積回路側クロックとモニタ専用高速クロックとにより制御部からの命令による選択内容が変更可能であって、メモリコントローラ部によりメモリモジュールへの読み書きを制御し、論理集積回路から前記子基板部を経由して入力されるトレースデータ入力のエッジを検出して制御部からの設定と比較し、トレースデータの入力レベルを検出して制御部からの設定と比較して、制御部からの設定によりエッジとレベルの各種信号検出の組み合わせにより必要な信号変化を捕らえ、その信号変化の回数をカウントして制御部の設定と比べて信号を出力し、その出力信号を見ながら制御部により設定されたシーケンス通りに信号検出が行われているか否かを判断するようにする。このため、エッジ検出、レベル検出とその組み合わせ検出部とカウント部とトリガシーケンス設定部とを持たせることにより、さまざまな設定のトリガの組み合わせと、そのイベントの発生シーケンスに合わせたトリガ制御の設定が可能となり、さらにそれをターゲットＦＰＧＡ内に設けないことにより、設計する回路に何ら制約を与えることなく、所望のターゲットＦＰＧＡの内部信号の解析とデバッグとが可能となる。
【００４５】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記ポッドＦＰＧＡ回路から前記トレースマクロ部に入力される信号として強制設定データ信号と強制設定ロード信号とが追加され、シリアルデータである前記強制設定データ信号をパラレルデータに変換し、前記強制設定ロード信号を前記論理集積回路の基準クロック信号に同期させて前記論理集積回路の内部回路に入力して外部からの強制入力による内部信号の変化を観測するようにしたことを特徴とする。
【００４６】
この発明によれば、ポッドＦＰＧＡ回路からトレースマクロ部に入力される信号として強制設定データ信号と強制設定ロード信号とが追加され、シリアルデータである前記強制設定データ信号をパラレルデータに変換し、強制設定ロード信号を論理集積回路の基準クロック信号に同期させて論理集積回路の内部回路に入力して外部からの強制入力による内部信号の変化を観測するようにしたため、論理集積回路（例えば、ターゲットＦＰＧＡなど）の内部回路の一部分に対して強制的にある特定の信号をある特定されたタイミングで挿入することを考える場合、その信号割付は、ＦＰＧＡの回路設計時に、当該ポッドボックス部からデータトレースを開始している途中に、論理集積回路に挿入データを転送し、ポッドボックス部からのトリガ信号入力によりターゲットの内部回路にロードする機能をＦＰＧＡの回路内に反映させることが必要となる。この場合、当該トレースデバッグの入力ピンに対して、入力するデータを流し込み、トレースマクロ部により、完全にＦＰＧＡを実機で動作させモニタしながら論理集積回路の内部の一つのデータのみを固定化し、動作を確認して、再度当該固定したデータを少し書き換えて再度動作を確認するというように、パラメータを変化させて動作確認をすることが可能となる。このようなデバッグ処理を行う場合に、パソコンとポッドボックス部との通信速度が速い当該手段をとるとすると、論理集積回路の外部で観測可能な動作だけでなく内部信号変化も当該パソコンと当該ポッドボックス部との接続インターフェース速度が高いので、容易にリアルタイムで論理集積回路の外部信号と内部信号の逐次変化を追うことが可能となる。
【００４７】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記トレースマクロ部では、前記論理集積回路の基準クロック信号に代えて、前記ポッドボックス部からの入力基準クロックを用いてマルチプレクサへの入力や外部への信号出力を同期化して、内部信号セレクト信号や論理集積回路外部モニタ信号を出力し、前記トレースマクロ部上で前記入力基準クロックを折り返して出力させて、論理集積回路の動作クロックの速度よりも速い速度で論理集積回路の内部信号をモニタするとともに、前記ターゲットピンコネクタのピン数で制限されている本数を越えて同時に内部信号をモニタするようにしたことを特徴とする。
【００４８】
この発明によれば、トレースマクロ部では、論理集積回路の基準クロック信号に代えて、前記ポッドボックス部からの入力基準クロックを用いてマルチプレクサへの入力や外部への信号出力を同期化し、内部信号セレクト信号や論理集積回路外部モニタ信号を出力し、トレースマクロ部上で入力基準クロックを折り返して出力させ、論理集積回路の動作クロックの速度よりも速い速度で論理集積回路の内部信号をモニタするとともに、ターゲットピンコネクタのピン数で制限されている本数を越えて同時に内部信号をモニタするようにしたため、ＦＰＧＡ内部信号トレースのための入出力ピンの配置については、入力側の複数ピンの状態にＦＰＧＡに内蔵するトレースマクロ部のマルチプレクサの切替信号として、パソコンからポッドボックス部を経由させて入力することで、観測する論理集積回路（ＦＰＧＡ）の内部ノードを適宜切り替えることが可能となる。そして、ポッドボックス部側からもっと高速に、ＦＰＧＡの内部動作の整数倍の速度で動作させることで、マルチプレクス信号を切り替えることによりＦＰＧＡから当該観測用に設けられた出力ピン数以上の信号を観測でき、トレース用の総ピン数を大幅に削減した状態でトレース可能とすることができる。この場合、マルチプレクスの速度は、ポッドボックス部とターゲットＦＰＧＡを接続するインターフェースの電気的規格に従い、その電気的規格で速度と距離の上限が定まる。現時点ではＬＶＤＳやＳＳＴＬやＨＳＴＬ等の電気規格で１ＧＨｚ程度での速度での転送を可能としている。ＬＶＤＳを用いれば、１００ＭＨｚ程度であれば、１０ｍ程度の距離も可能となり、ポッドボックス部側にＦＰＧＡ内蔵の回路を出したことによる短所は相殺され、かえってポータブルな観測機器として使うことが可能となる。
【００４９】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記ターゲット基板上に設けられた製品用コネクタが前記論理集積回路に直結されていて他に何も接続されていない状態の場合に、前記製品用コネクタへの入力模擬と出力モニタとを兼ねて前記子基板部側に前記子基板ＦＰＧＡと接続されて前記ポッドボックス部からの入力データをデータ入出力コネクタを介して出力し、前記論理集積回路が出力した前記製品用コネクタへの出力を接続するデータ入出力コネクタと前記子基板ＦＰＧＡを経由して、前記ポッドボックス部の前記メモリモジュールに蓄積し、前記論理集積回路の内部信号と前記製品用コネクタの外部出力信号の両方をトレースすることを特徴とする。
【００５０】
この発明によれば、ターゲット基板上に設けられた製品用コネクタが論理集積回路に直結され、他に何も接続されていない状態の場合に、製品用コネクタへの入力模擬と出力モニタとを兼ねて子基板部側に子基板ＦＰＧＡと接続されてポッドボックス部からの入力データをデータ入出力コネクタを介して出力し、論理集積回路が出力した製品用コネクタへの出力を接続するデータ入出力コネクタと子基板ＦＰＧＡを経由して、ポッドボックス部のメモリモジュールに蓄積し、論理集積回路の内部信号と製品用コネクタの外部出力信号の両方をトレースするようにした。このため、実機基板上に搭載されているターゲットＦＰＧＡについて内部信号のトレースデバッグを行いながら、ＦＰＧＡ外部入力ピンの一部の入力を強制的に制御しつつ、外部出力ピンを観測することを考えた場合、ポッドボックス部から子基板を経由してターゲットＦＰＧＡへのデータ入力を増設することにより、ターゲットＦＰＧＡがコネクタなどから外部に直接つながっているとき、基板デバッグ時にその外部コネクタを通す動作も解析したい場合は、ポッドＦＰＧＡと子基板ＦＰＧＡに若干の回路を増設するようにする。そのためには、子基板部を適宜分割して、子基板部のインターフェースのピン入出力数の拡大と、子基板上の回路に対して論理集積回路に入力する側の信号線の伝送についてシリアルからパラレル信号への変換器を加え、そのシリアルからパラレル信号への変換作業に同期させるクロックを送出するラインを設けることにより、実機基板上のターゲットＦＰＧＡの信号が露出しているコネクタに対して接続を行いながらターゲットＦＰＧＡの動作テストを行うことが可能となる。
【００５１】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、電気回路設計における回路基板上のターゲット基板に搭載する前の論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する論理集積回路の内部信号モニタ方法であって、前記論理集積回路が収まるバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンインソケットより多くの入出力のピン数をバーンイン接続コネクタにあらかじめ持たせ、前記論理集積回路が前記バーンイン接続コネクタを介してさまざまなテスタ基板ＦＩＦＯＦＰＧＡが接続され、高速のレシーバドライバとトランスミッタドライバに接続された送受信コネクタを介して高速で転送されたデータを受けて、前記各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送し、それぞれのテスタ基板ＦＩＦＯＦＰＧＡから受け取ったデータをテスタ基板ＦＰＧＡが高速のレシーバドライバとトランスミッタドライバを介して転送し、前記テスタ基板ＦＩＦＯＦＰＧＡと前記バーンインソケットを介して接続される論理集積回路の種類により、入出力、双方向ピンアサインをＦＩＦＯＦＰＧＡ回路リコンフィグレーション部により自由に変更してクロック速度をコントロールし、テスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて前記論理集積回路への全外部ピンの入力をクロックシンセサイザによって捕え、前記テスタ基板部からの高速伝送データを送受信して前記論理集積回路の内部信号をメモリモジュール部に蓄積し、外部のパーソナルコンピュータへの内部信号の読み出しをインターフェース部を介して制御部により制御し、前記外部のパーソナルコンピュータから前記論理集積回路単体が設計時に期待していた動作が行えるか否かの検証を行うことを特徴とする。
【００５２】
この発明によれば、論理集積回路が収まるバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンインソケットより多くの入出力のピン数をバーンイン接続コネクタにあらかじめ持たせ、論理集積回路がバーンイン接続コネクタを介してさまざまなテスタ基板ＦＩＦＯＦＰＧＡを接続し、高速のレシーバドライバとトランスミッタドライバに接続された送受信コネクタを介して高速で転送されたデータを受けて、各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送し、それぞれのテスタ基板ＦＩＦＯＦＰＧＡから受け取ったデータをテスタ基板ＦＰＧＡが高速のレシーバドライバとトランスミッタドライバを介して転送し、テスタ基板ＦＩＦＯＦＰＧＡとバーンインソケットを介して接続される論理集積回路の種類により、入出力、双方向ピンアサインをＦＩＦＯＦＰＧＡ回路リコンフィグレーション部により自由に変更してクロック速度をコントロールし、テスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて前記論理集積回路への全外部ピンの入力をクロックシンセサイザによって捕え、前記テスタ基板部からの高速伝送データを送受信して前記論理集積回路の内部信号をメモリモジュール部に蓄積し、外部のパーソナルコンピュータへの内部信号の読み出しをインターフェース部を介して制御部により制御し、前記外部のパーソナルコンピュータから前記論理集積回路単体が設計時に期待していた動作が行えるか否かの検証を行うようにする。
【００５３】
この発明によれば、論理集積回路が収まるバーンインソケットを載せ、そのバーンインソケットを接続しようとするテスタ基板に対してある程度さまざまなピン数やパッケージの論理集積回路にも対応可能とするため、バーンイン接続コネクタによりバーンインソケットより多くの入出力のピン数をあらかじめ持っていて、テスタ基板ＦＩＦＯＦＰＧＡにより論理集積回路が前記バーンイン接続コネクタを介して接続され、送受信コネクタが高速のレシーバドライバとトランスミッタドライバとに接続され、テスタ基板ＦＰＧＡにより送受信コネクタを介して高速で転送されたデータを受け、各テスタ基板ＦＩＦＯＦＰＧＡへデータを転送すると共に、それぞれのテスタ基板ＦＩＦＯＦＰＧＡからデータを受け取り、ＦＩＦＯＦＰＧＡ回路リコンフィグレーション部により高速のレシーバドライバとトランスミッタドライバを介して転送すると、前記テスタ基板ＦＩＦＯＦＰＧＡと前記バーンインソケットを介して接続される論理集積回路の種類によって、入出力、双方向ピンアサインが自由に変更され、テスタ基板部によりクロック速度をコントロールし、クロックシンセサイザによりテスタ基板ＦＩＦＯＦＰＧＡに搭載のＦＩＦＯバッファへのデータの入出力をそのクロックに同期させて論理集積回路への全外部ピンの入力を捕え、コネクタ部によりテスタ基板部からの高速伝送データが送受信可能であって、メモリモジュール部により論理集積回路の内部信号を蓄積し、ポッドＦＰＧＡ回路によりメモリモジュール部へ内部信号を蓄積するためのトリガ制御を行い、制御部により外部のパーソナルコンピュータへの内部信号の読み出しを制御し、インターフェース部により制御部とパーソナルコンピュータとの間のインターフェースを取るようにしたポッドボックス部とし、外部のパーソナルコンピュータからポッドボックス部とテスタ基板部とを制御して論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する。
【００５４】
この場合、例えば、実機基板上に搭載されていない単体の論理集積回路（ターゲットＦＰＧＡ）があるとき、その動作を確認する場合、子基板部に当たる部分に大きい基板を用意し、これをテスタ基板と名づけ、その上に複数の多ピンのＦＰＧＡを当該ポッドボックス部から回路を通信プログラムで書き換え可能とした状態にて、開発したターゲットＦＰＧＡをバーンインソケットを搭載した基板の周辺に配置し、当該周辺多ピンの複数ＦＰＧＡの一方はポッドボックス部へ、もう一方はターゲットＦＰＧＡの各ピンへ接続されているようにする。バーンインソケットと当該テスタ基板はある程度いろいろな種類のターゲットＦＰＧＡをテストが可能なように、相当数の多ピンソケット形状のコネクタにより取り外し可能なようにし、バーンインソケットと多ピンコネクタをテストする論理集積回路（ターゲットＦＰＧＡ）に応じてその接続を個別に製作できるように用意する。この時、そのテスタ基板上の周辺多ピンの複数ＦＰＧＡの回路構成をテストするターゲットＦＰＧＡへの１ピンごとのＦＩＦＯの構成を作り、ｉｎ／ｏｕｔは、片方向、双方向ピンは、ｉｎ／ｏｕｔの２つのＦＩＦＯにて構成し、複数あるクロックラインを当該周辺多ピンの複数ＦＰＧＡの回路書き換えプログラミング時に、イン、アウト、双方向とそのＦＩＦＯ構成と、どのクロックに同期してデータの入出力を行うかを当該ポッドボックス部から書き換え可能とすることにより、パソコンからポッドボックス部を経由してターゲットＦＰＧＡへの入力パタンを当該テスタ基板へ転送し、ターゲットＦＰＧＡをテストした後、アウト側のＦＩＦＯからポッドボックス部を経由させてパソコンへ持ってくることにより、ターゲットＦＰＧＡ設計者が設計時に論理シミュレーションで確認したパターンを実際に回路を焼いたターゲットＦＰＧＡで動作確認することが可能となる。
【００５５】
さらに、この場合、テスタ基板上に周辺多ピンの複数ＦＰＧＡを搭載し、回路書き換え可能とし、バーンインソケットと当該テスタ基板をコネクタで結ぶことにより、複数の設計を別々の回路でピン配置のターゲットＦＰＧＡに対して、ハードウェアを変更することなくパソコン上のオペレーションだけで、テストすることが可能な、いわゆるＬＳＩ評価装置(＝テスタ)と呼ばれるものより遥かに低価格で、かつ、低コストのＬＳＩテスタを得ることが可能となる。その上、個別のＦＰＧＡの種別のテストコストも低く抑えることが可能となる。
【００５６】
つぎの発明にかかる論理集積回路の内部信号モニタ方法は、上記の発明において、前記テスタ基板ＦＩＦＯＦＰＧＡの各回路内部では、他のテスタ基板、前記クロックシンセサイザ、およびポッドボックス部からの複数のクロックをクロックセレクト部により選択し、前記クロックセレクト部により選択されたクロックに同期して論理集積回路の外部ピンにさまざまなタイミングで入力可能として、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能なことを特徴とする。
【００５７】
この発明によれば、テスタ基板ＦＩＦＯＦＰＧＡの各回路内部では、他のテスタ基板、クロックシンセサイザ、およびポッドボックス部からの複数のクロックをクロックセレクト部により選択し、クロックセレクト部により選択されたクロックに同期して論理集積回路の外部ピンにさまざまなタイミングで入力可能として、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能なようにしたため、例えば、ｎ個あるＦＩＦＯＦＰＧＡの回路内部に、テスタ基板、テスタ基板のクロックシンセサイザ、あるいはポッドボックス部からのクロックなど複数のクロックをセレクトしていずれかに同期してターゲットＦＰＧＡの外部ピンにさまざまなタイミングで入力可能な機能を備えるようにしたので、ある程度自由度の大きいタイミング変化をつけたパタン入力が可能となる。特に、ターゲットＦＰＧＡの内部クロックに対してまったく非同期なタイミングで動作する入力信号の生成や、ターゲットＦＰＧＡへの入力に若干微妙なタイミングのずれを持たせて入力を測ったり、そのターゲットＦＰＧＡからの出力信号に対してある程度微妙なタイミングを測定する場合、テスタ基板側のクロックシンセサイザがターゲットＦＰＧＡへ入力する内部クロックに同期を取って整数倍の速度のクロック生成が可能であり、これにより入出力の信号に若干の分解能を発揮することが可能となる。
【００５８】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる論理集積回路の内部データモニタ装置の好適な実施の形態を詳細に説明する。
【００５９】
実施の形態１．
図１は、この発明の実施の形態１にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。ここでは、内部データをモニタする論理集積回路として、特定用途向けの集積回路であるＡＳＩＣ（ Application Specific Integrated Circuit）、とりわけ、プログラム可能な集積回路であるＦＰＧＡ（Field Programmable Gate Array ）を用いて実施したが、必ずしもこれに限定されない。
【００６０】
図２は本発明に係わるＦＰＧＡ/ＡＳＩＣなどの内部データモニタ方法に係わるトレースマクロ部の回路実現例を示した図である。図３は本発明に係わるＦＰＧＡ／ＡＳＩＣなどの内部データモニタ方法に係わるポッドＦＰＧＡ部の回路ブロック構成を具体的に示した図である。
【００６１】
次に、このように構成された本発明の動作を図１および図２を用いて説明する。ターゲット基板４上に搭載されているターゲットＦＰＧＡ４２に対して、設計の前段階において不具合解析を想定してあらかじめ内部信号観測用のピンアサインとそれを通じてデータを入出力するためのターゲットピンコネクタ４１をターゲット基板４上に用意しておく。実際に不具合が起きる前でも良いが、通常は予期せぬ不具合発生後にターゲットＦＰＧＡ４２の回路に図２の構成を典型例とするようなトレースマクロ４３の挿入を行い、ターゲットＦＰＧＡ４２の内部回路上の観測すべき候補ノード４３７のｎ１本組が数組並んだ内部ノードとマルチプレクサ４３３とを接続し、パソコン１からの指令に基づいて、ポッドボックス部２上のポッドＦＰＧＡ２３から子基板３の子基板ＦＰＧＡ３５を経由して到達する内部信号セレクト信号６１の値によってマルチプレクサ４３３で選択されたｎ１本の信号をＤ型フリップフロップなどのレジスタ４３４によって同期を取って出力する。この時、ターゲットＦＰＧＡ４２側の動作の基準となるクロックをターゲットＦＰＧＡ基準クロック６４として出力し、トランスミッタドライバ３４と同様に出力することにより、子基板ＦＰＧＡ３５やポッドＦＰＧＡ２３での受信時にも確実にそのターゲットＦＰＧＡ基準クロック６４によってデータを転送することが可能となる。ターゲットＦＰＧＡ４２に対しては、モニタ出力可信号６５によって、ターゲットＦＰＧＡ４２のトライステートアウトプットバッファ５３への出力イネーブルを制御し、必要以外の時にはターゲットＦＰＧＡ外部モニタ信号６３とターゲットＦＰＧＡ基準クロック６４の出力は停止可能なようになっている。
【００６２】
実際に、ターゲットＦＰＧＡ外部モニタ信号６３とターゲットＦＰＧＡ基準クロック６４の出力は、ターゲットピンコネクタ４１で、ピンを通してターゲット基板４の上すぐに装着された子基板３の子基板ＦＰＧＡ３５とトランスミッタドライバ３４を通して数十ｃｍ〜ｍａｘ（約１０ｍ）相当をフラットケーブル６、もしくはツイストペア、もしくは同軸ケーブルなどの手段によって転送され、ポッドボックス部２のポッドＦＰＧＡ２３に入力され、その内部回路を経由してメモリモジュール２４にデータがターゲットＦＰＧＡ基準クロック６４に同期した形で連続的に蓄積されつづける。トレースする内部信号がメモリモジュール２４の容量を越えたとしても、メモリモジュール２４の一番古いデータから順に再度更新して、データ蓄積動作が継続する。このデータ蓄積動作の中断は、パソコン１からの命令で行ってもよいし、また、あらかじめパソコン１から定めた条件により後述する図３の回路ブロックにおける動作を経由して中断させるのであっても良い。このメモリモジュール２４に蓄積されたデータは、後述する図３の回路ブロックのクロック切替動作によって、ＰＣＩＦ付マイコン部２２側のクロックの動作に切り替わり、ＰＣＩＦ付マイコン部２２がメモリモジュール２４からデータを読み出して、ＰＣＩＦ２１を通してパソコン１に要求されたデータを転送する。
【００６３】
つぎに、ポッドボックス部２のポッドＦＰＧＡ２３の動作について、図３を用いて説明する。図３に示すように、ポッドＦＰＧＡ２３は、マイコン通信部２３１とトリガ制御部２３２とメモリコントローラ部２３３とモニタクロックセレクタ部２３４と、内部信号セレクト信号レジスタ２３６とモニタ出力可信号レジスタ２３７とから成り、マイコン通信部２３１が図１のＰＣＩＦ付マイコン部２２からの通信によってその設定した値とモニタの開始のみを内部信号セレクト信号レジスタ２３６とモニタ出力可信号レジスタ２３７からの出力により、子基板３を経由してターゲットＦＰＧＡ４２のトレースマクロ４３に入力することになる。
【００６４】
図３に示すトリガ制御部２３２は、エッジ検出部２３２１とレベル検出部２３２２と検出組み合わせ条件部２３２３とカウント部２３２４とトリガシーケンス設定部２３２５とから成り、パソコン１からＰＣＩＦ２１を通じてＰＣＩＦ付マイコン部２２に送られた各種条件データ２４１〜２４５についてマイコン通信部２３１を経由して、トリガ制御部２３２に各種条件データ２４１〜２４５が与えられる。
【００６５】
ここで、子基板ＦＰＧＡ３５から１５本の信号２５０がエッジ検出部２３２１とレベル検出部２３２２に与えられ、マイコン通信部２３１から条件データ２４１の１５本のどれに着目するかのマスク設定と、それの比較値設定にかかる条件データ２４１により、エッジ検出部２３２１からｎ５本の情報２５２と、レベル検出部２３２２からｍ５本の情報２５１が検出組み合わせ条件部２３２３に送られる。この検出組み合わせ条件部２３２３は、ＰＣＩＦ付マイコン部２２から設定された論理式設定の条件データ２４２により、ｍ５本の情報２５１とｎ５本の情報２５２を送信する各信号線に対して、ＡＮＤ、ＯＲ、ＮＯＴ、Ｅｘｃｌｕｓｉｖｅ ＯＲの各種論理演算子を用いた論理演算によって生成される信号をカウント部２３２４に送る。このカウント部２３２４は、条件データ２４３，２４４のマイコン通信部２３１に設定された何回設定条件が発生したかのｍａｘ値と、それが連続発生か、不連続発生でもかまわないのかの連続不連続発生条件とにより、トリガ信号を発生させ、トリガシーケンス設定部２３２５に送る。トリガシーケンス設定部２３２５は、マイコン通信部２３１に設定された情報から、現在起こっている事象のシーケンスレベルを判定して、シーケンスレベルを一つずつ更新し、シーケンスレベルの更新によってマイコン通信部２３１を経由して、条件データ２４１〜２４５の各種検出条件を更新し、再度シーケンスを確認する。最終的にトリガシーケンス設定部２３２５によってメモリモジュール２４へのデータ蓄積トリガの最終確認により、メモリコントローラ部２３３へトリガが送られ、メモリモジュール２４へ子基板３からのトレースデータ２５４の蓄積を停止する。これにより、ターゲットＦＰＧＡ４２の内部信号のメモリモジュール２４へのデータ蓄積が完了する。
【００６６】
実際にパソコン１におけるターゲットＦＰＧＡ４２の内部信号の蓄積データの読み出しは、本実施の形態１の場合、ポッドＦＰＧＡ２３内のモニタクロックセレクタ部２３４において、マイコン通信部２３１がＰＣＩＦ付マイコン部２２からの設定によりメモリコントローラ部２３３へのクロック入力をターゲットＦＰＧＡ基板側クロック信号２５７からマイコン側クロック２４９に切り替えられ、それによってメモリモジュール２４に蓄積されたデータをメモリコントローラ部２３３とマイコン通信部２３１を経由してＰＣＩＦ付マイコン部２２とＰＣＩＦ２１を経由してパソコン１に逐次送ることにより完了する。
【００６７】
実施の形態２．
この実施の形態２では、設計したＦＰＧＡの内部レジスタの一部の値をパソコンから強制設定して内部信号を観測するための内部データモニタ装置およびその方法について、図４を中心に説明する。上記図２で説明したトレースマクロ４３の回路に対して、強制設定ロード信号９２と、ｍ２本からなる強制設定データ信号９１とを追加し、それをパラレルデータに変換するシリアル・パラレル変換部７２と、その変換したｍ３本のデータ７５をターゲットＦＰＧＡ４２の内部基準クロックで同期を取るレジスタ７３と強制設定ロード信号９２をターゲットＦＰＧＡ４２の内部基準クロックで同期を取るレジスタ７４で同期化した信号７６，７７をそれぞれターゲットＦＰＧＡ内部回路８１にあらかじめ設計時に設けられた入力から入力することにより、ターゲットＦＰＧＡ４２の内部回路に強制設定され、その内部観測信号を上記実施の形態１と同様の方法によってパソコン１でトレースすることが可能となる。
【００６８】
図４のトレースマクロ７１への強制設定データ信号９１と強制設定ロード信号９２との新規ラインの増設においては、図３のポッドＦＰＧＡ２３内の回路において、強制設定レジスタ２３９にマイコン通信部２３１を経由して強制設定ロード信号９２が設定され、その出力がポッドＦＰＧＡ２３から出力される。実際に強制設定のロード信号の起動は、パソコン１からＰＣＩＦ付マイコン部２２を経由してマイコン通信部２３１を経て設定することもあれば、先に説明したトリガ制御部２３２のトリガ信号に基づいて条件により自動的に強制設定ロード信号を出力することが可能となる。
【００６９】
実施の形態３．
この実施の形態３では、リアルタイムトレースの方法について説明する。この場合、上述の実施の形態１で説明した図３のポッドＦＰＧＡ２３内の回路において、ターゲットＦＰＧＡ４２のターゲットＦＰＧＡ側クロック２５７による内部信号のトレースではなく、マイコン側クロック２４９を使用するようにする。この信号と図２で示されるトレースマクロ４３ではなく、後述する図５に示した変更されたトレースマクロ１０１を用いて、モニタクロックセレクタ部２３４によりマイコン側クロック２４９をセレクトした出力の入力基準クロック信号２５６を図１の子基板３を経由して、図５の入力基準クロック１０６としてトレースマクロ１０１に入力される。その信号は、図３の内部信号セレクト信号レジスタ２３６から入力された内部信号セレクト信号の同期をとるレジスタ１０４での同期クロックとして利用される。
【００７０】
その後、マルチプレクサ４３３によりターゲットＦＰＧＡ内部回路５１からの入力信号群４３６をセレクトするのに使用される。そのうち、ｎ１本をセレクトしたターゲットＦＰＧＡ内部回路５１からの信号は、レジスタ１０２により図１のポッドボックス部２側で生成された入力基準クロック１０６により同期が取られ、メタステーブル回避レジスタ１０３を通過してターゲットＦＰＧＡ外部モニタ信号６３として出力される。その出力されたターゲットＦＰＧＡ４２のモニタを行いたい内部信号は、子基板３を経由してポッドＦＰＧＡ２３の子基板からのトレースデータ入力信号２５０として入力され、これはメモリコントローラ部２３３を通してメモリモジュール２４に蓄積されることになる。
【００７１】
しかし、図１のＰＣＩＦ付マイコン部２２と図５のメモリコントローラ部２３３とは、同一のクロックで動作しており、メモリモジュール２４に直積される一部のデータをマイコン通信部２３１に転送することで、そこからＰＣＩＦ付マイコン部２２を通じてパソコン１への転送が可能であり、現在トレース中のターゲットＦＰＧＡ４２の内部信号データをリアルタイムでパソコン１によりモニタすることが可能となる。
【００７２】
実施の形態４．
この実施の形態４では、高速多チャンネルのトレースの方法について説明する。上記実施の形態３において、図３のポッドＦＰＧＡ２３内の回路において、ターゲットＦＰＧＡ４２からの基準クロックによる内部信号のトレースではなく、また、マイコン側クロック２４９でもなく、ポッドボックス部２上で特別に生成されたターゲットＦＰＧＡ基準クロック６４の整数ｒ倍の速度でトグルするモニタ専用高速クロック２５８を使用する。この信号と図２で示されるトレースマクロ４３ではなく、後述する図５に示され変更されたトレースマクロ１０１を用いて、図３のモニタクロックセレクタ部２３４でモニタ専用高速クロック２５８をセレクトした出力の入力基準クロック信号２５６を子基板３を経由して入力基準クロック１０６としてトレースマクロ１０１に入力する。これ以降の動作は、上記とほぼ同様になるが、異なるのは図３の内部信号セレクトレジスタ２３６の値を固定でなく、高速にモニタ用高速クロック２５８からなるモニタ用クロック２４６で高速に切り替えを実施する点である。これにより、ターゲットＦＰＧＡ４２の基準クロックが一つ進む間にｒチャネル数のｎ１本の内部信号を時分割的にモニタすることが可能となり、それはＬＶＤＳなどの高速電気規格から回路構成される高速伝送ライン６を経由して同じく高速のモニタ用クロック２４６で動作しているメモリコントローラ部２３３に入力され、それはメモリモジュール２４へと蓄積される。このメモリモジュール２４としては、例えば、Ｉｎｔｅｌ社やＪＥＤＥＣのＰＣ１３３の規格やＲａｍｂｕｓ社のＲＤＲＡＭモジュールを用いることにより、十分に高速に読み出し／書き込み（ｒｅａｄ／ｗｒｉｔｅ）処理を行うことが可能となり、元々ｎ１本で結ばれる内部信号の同時観測がターゲットＦＰＧＡ４２の外部観測ピン数やコネクタのピン数を増やすことなく、一気にｎ１×ｒ本に拡大することができる。
【００７３】
実施の形態５．
上記実施の形態４において、図３でマイコン側クロック２４９を、マイコン入力クロック２４７の出力をそのまま使用してＰＣＩＦ付マイコン部２２を動作させることを考えるとき、上記実施の形態３からｎ１ ×ｒ本の高速とレースと内部信号データをリアルタイムでパソコン１でモニタすることが同時に実施可能となる。
【００７４】
実施の形態６.
続いて、実施の形態６では、上述した実施の形態２の状態に追加する形で、図６に沿って実施の形態６を説明することにする。図６に示すターゲット基板１１３は、ターゲットＦＰＧＡ４２と製品用コネクタ１１４とを信号線１２１を経由して直結することによって入出力部を構成しているような回路の場合、初期的なデバッグにおいて製品用コネクタ１１４に外部信号を接続せずに行っていると、この製品用コネクタ１１４への入出力において、子基板１１１側にデータ入出力コネクタ１１２を増設し、子基板ＦＰＧＡ３５の内部回路の入出力数を多くする操作により、ポッドボックス部２のポッドＦＰＧＡ２３から強制設定レジスタ２３９とその強制設定ロード信号を子基板１１１へ転送して、子基板ＦＰＧＡ３５により上記実施の形態２のようにそのままターゲットＦＰＧＡ４２のトレースマクロ４３に入力するのではなく、データ入出力コネクタ１１２へバイパスすることにより、製品用コネクタ１１４への単純な信号設定を模擬することが可能となる。その時の製品用コネクタ１１４のターゲットＦＰＧＡ４２の出力データはそのまま子基板ＦＰＧＡ３５から余ったスロットにより、他の通常のターゲットＦＰＧＡ４２の内部観測信号と併せて図６の伝送ライン１２３からポッドＦＰＧＡ２３へデータを流し込めれば、そのままポッドボックス部２に蓄積することが可能となる。
【００７５】
実施の形態７．
この実施の形態７では、設計したターゲットＦＰＧＡ単体が初期設計通りに動作するかをテストする方法について、図７と図８を用いて説明する。まず、図７におけるパソコン１とポッドボックス部２とテスタ基板部１３１とを備え、ポッドボックス部２とテスタ基板部１３１の間は、ＬＶＤＳなどの高速電気規格により高速データ転送が可能なフラット、同軸、ツイストペアなどの伝送線５，１２３によって接続され、レシーバドライバ３３やトランスミッタドライバ３４を持ち、テスタ基板部１３１上にバーンイン接続コネクタ１３７を持ち、それに接続されターゲットＦＰＧＡ（単体）１４２のパッケージやピン数が変わるたびに作り直しを行うバーンイン部１４１と、そのバーンイン部１４１がターゲットＦＰＧＡ（単体）１４２と、それに合うバーンインソケット１４３と、そのバーンインソケット１４３とバーンイン接続コネクタ１３７とを組み合わせたバーンイン接続コネクタ１４４とから成る。
【００７６】
この実施の形態７においては、ターゲットＦＰＧＡ（単体）１４２は、他の実施の形態におけるトレースマクロと呼ばれる回路は搭載していない。また、テスタ基板部１３１は、前述の他にＦＩＦＯ回路を多く搭載したテスタ基板ＦＩＦＯＦＰＧＡ（＃１〜＃ｎ）１３３，１３４，１３５，１３６のようにｎ個搭載されている。そして、ポッドボックス部２からのデータをテスタ基板ＦＩＦＯＦＰＧＡ（＃１〜＃ｎ）１３３，１３４，１３５，１３６へデータ転送入出力の中継を行うテスタ基板ＦＰＧＡ１３２と、クロックシンセサイザ１３８と、ｎ個のテスタ基板ＦＩＦＯＦＰＧＡ１３３〜１３６の回路編成のリコンフィグレーションを可能とするＦＩＦＯＦＰＧＡ回路リコンフィグレーション部１３９を搭載している。
【００７７】
また、図８に示すように、例えばテスタ基板ＦＩＦＯＦＰＧＡ（＃ｎ）１３６の内部は、データ送受信部１３６１と、ターゲットＦＰＧＡ入力ピン用のＦＩＦＯ（ＩＮＰＵＴ）１３６２が×１本と、ターゲットＦＰＧＡ双方向ピン用のＦＩＦＯ（ＩＮＰＵＴ）１３６４が×２本と、双方ピン入出力切り替え用のトライステート切替ＦＩＦＯ（ＩＮＰＵＴ）１３６３が×２本と、ターゲットＦＰＧＡ双方向ピン用の出力用のＦＩＦＯ（ＯＵＴＰＵＴ）１３６５が×２本と、ターゲットＦＰＧＡ出力ピン用の出力用のＦＩＦＯ（ＯＵＴＰＵＴ）１３６６が×３本と、クロックセレクト部１３６７とを備え、ポッドボックス部からのポッドボックスクロック１３７７とテスタ基板からのテスト基板基準クロック１３７６と、クロックシンセサイザ１３８でｍ倍されたｍ倍テスタ基板基準クロック１３７８をデータ送受信部１３６１からの設定で変更可能であり、その選択はインプットクロック１３７９とモニタクロック１３８０を別途別々に選択して出力可能としており、入力側はインプットクロック信号１３７９によりレジスタ１３７４で同期を取ってターゲットＦＰＧＡ１４２へ出力可能とし、モニタクロック信号１３８０でレジスタ１３６９でモニタ信号の同期を取り、レジスタ１３６８でメタステーブルの回避回路を通してＦＩＦＯ（ＯＵＴＰＵＴ）１３６５，１３６６によりデータを蓄積するものとしている。
【００７８】
このような準備がなされた状態で、パソコン１においてターゲットＦＰＧＡ１４２を設計したときに使用したテストベンチなどのパターンの論理検証で使用したテストパタンをパソコン上でターゲットＦＰＧＡ１４２の各ピンに入力可能なように編集し直して、ポッドＦＰＧＡ２３とテスタ基板ＦＰＧＡ１３２を経由させてｎ個のテスタ基板ＦＩＦＯＦＰＧＡ１３３〜１３６などへ転送を行い、これを所定のクロックの起動に同期させてターゲットＦＰＧＡ１４２に入力し、その出力をＦＩＦＯ（ＯＵＴＰＵＴ）１３６５，１３６６に蓄積する。その蓄積データは、ポッドボックス部２のメモリモジュール２４に回収して、適宜パソコン１に取り込むことによりターゲットＦＰＧＡ１４２の単体での動作の確認を行うことが可能となる。
【００７９】
また、このような準備がなされた状態で、ｎ個のテスタ基板ＦＩＦＯＦＰＧＡ１３３〜１３６のクロックの設定については、それぞればらばらに選択可能であるため、少しタイミングや周波数をずらすなどしてパソコン上では検証が困難な非同期の難しいタイミングに対してもその動作をターゲットＦＰＧＡ１４２の単体で実動作速度のクロックで確認できることから、実際のパソコン上での論理検証よりも幅を持った動作確認と検証を行うことができる。
【００８０】
【発明の効果】
以上説明したように、この発明によれば、ターゲット基板に搭載される内部信号のモニタ対象となる論理集積回路内には、内部信号セレクト信号を論理集積回路内の基準クロックによって同期化する第１のレジスタと、第１のレジスタによって同期化された内部信号セレクト信号に基づいて、論理集積回路の複数の内部信号群を択一的に選択するマルチプレクサと、マルチプレクサによって選択された内部信号群を前記基準クロックによって同期化する第２のレジスタとを有し、基準クロックおよび第２のレジスタから出力される基準クロックによって同期化された内部信号群である内部出力信号群を前記ターゲット基板側ターゲットピンコネクタに出力するトレースマクロ部のみを備え、論理集積回路からメモリモジュールや制御部に相当する部分を論理集積回路内から無くすことでスリム化して最少構成とし、無くしたメモリモジュールや制御部に相当する回路をポッドボックス部に移し、その間で通信しながら論理集積回路の内部信号群をモニタするようにしている。
また、ポッドボックス部とターゲット基板との間に子基板を配置して、ポッドボックス部とターゲット基板に搭載された論理集積回路のトレースマクロ部との通信を中継するようにしている。
これにより、外部のパーソナルコンピュータがポッドボックス部の制御部を介して子基板部とトレースマクロ部とを制御しながら、論理集積回路の内部信号の観測とデバッグ処理とを正確かつ短時間で行うことができる。
つぎの発明によれば、ターゲット基板上の論理集積回路のトレースマクロ部は、ポッドボックス部が子基板を介して送信したシリアルの強制設定データ信号をパラレルの強制設定データ信号に変換するシリアルパラレル変換部と、シリアルパラレル変換部によって変換されたパラレルの強制設定データ信号を前記基準クロックによって同期化する第３のレジスタと、ポッドボックス部が子基板を介して送信した強制設定ロード信号を前記基準クロックによって同期化する第４のレジスタとをさらに備えるようにしたため、ポッドボックス部からの強制設定データ信号を論理集積回路の内部に設定することが可能となり、任意のデータを用いて論理集積回路を動作させて内部信号の観測とでバック処理とを正確かつ短時間で行うことができる。
【００８１】
つぎの発明によれば、ポッドボックス部は、論理集積回路の基準クロック信号に代えてポッドボックス部からの逓倍クロックを用いてトレースマクロ部上でその逓倍クロックを折り返すことで論理集積回路の動作クロックの整数倍のクロックを与えて、論理集積回路の内部信号をモニタするようにする。このため、ポッドボックス部側からもっと高速に、論理集積回路の内部動作の整数倍の速度で動作させることが可能となり（時分割多重によるモニタが可能となり）、物理的なモニタピン数の数倍の内部信号のモニタが可能になると共に、信号の伝播タイミングを詳細にモニタすることができる。従って、トレース用の総ピン数を大幅に削減した状態でトレースを行うことも可能となり、ポータブルな観測機器として利用することが可能となる。
つぎの発明によれば、ポッドボックス部の制御部は、ポッドボックス部の制御部は、論理集積回路の内部出力信号群のうち、パーソナルコンピュータからの指示によって選択される信号のエッジを検出し、検出したエッジとパーソナルコンピュータから設定されたエッジの比較設定値とを比較した比較結果と、パーソナルコンピュータからの指示によって選択される信号のレベルを検出し、検出したレベルとパーソナルコンピュータから設定されたレベルの比較値との比較結果とに基づいて、論理集積回路の内部出力信号群をメモリモジュールに格納するようにしているため、さまざまな設定のトリガの組み合わせと、そのイベントの発生シーケンスに合わせたトリガ制御の設定が可能となり、さらにそれをターゲットＦＰＧＡ内に設けないことにより、設計する回路に何ら制約を与えることなく、所望のターゲットＦＰＧＡの内部信号の解析とデバッグが可能となる。
【００８２】
つぎの発明によれば、ポッドボックス部の制御部が、パーソナルコンピュータからの指示に基づいて論理集積回路への入力信号をポッドボックス側送受信コネクタを介してテスタ基板に送信する。テスタ基板のテスタ基板ＦＰＧＡは、テスタ側送受信コネクタが受信した論理集積回路への入力信号を複数のテスタ基板ＦＩＦＯＦＰＧＡに出力し、テスタ基板ＦＩＦＯＦＰＧＡは、テスタ基板ＦＰＧＡから入力される論理集積回路への入力信号をインプットクロックに同期して、論理集積回路が搭載されるバーンインソケットより多くの入出力端子を有し論理集積回路が搭載されるバーンインソケットとテスタ基板とを接続するバーンイン接続ソケットに出力して論理集積回路の入力端子に入力信号を印加して論理集積回路を動作させる。また、テスタ基板ＦＩＦＯＦＰＧＡは、論理集積回路が動作したことによってバーンインソケットおよびバーンイン接続コネクタを介して得られた論理集積回路からの出力信号をモニタクロックに同期してテスタ基板ＦＰＧＡに出力する。テスタ基板ＦＰＧＡは、テスタ基板側送受信コネクタを介して論理集積回路からの出力信号をポッドボックス部に送信する。ポッドボックス部の制御部は、ポッドボックス側送受信コネクタを介して受信した出力信号をメモリモジュール部に格納するとともに、メモリモジュール部に格納された出力信号を前記パーソナルコンピュータに出力する。これにより、外部のパーソナルコンピュータがポッドボックス部の制御部を介してテスタ基板部を制御することで、論理集積回路単体が設計時に期待していた動作が行えるか否かを検証することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。
【図２】 本発明に係わるＦＰＧＡ/ＡＳＩＣなどの内部データモニタ方法に係わるトレースマクロ部の回路実現例を示した図である。
【図３】 本発明に係わるＦＰＧＡ／ＡＳＩＣなどの内部データモニタ方法に係わるポッドＦＰＧＡ部の回路ブロック構成を具体的に示した図である。
【図４】 この発明の実施の形態２を説明するトレースマクロのブロック構成図である。
【図５】 この発明の実施の形態３〜５のトレースマクロのブロック構成図である。
【図６】 この発明の実施の形態６にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。
【図７】 この発明の実施の形態７にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。
【図８】 この発明の実施の形態７にかかる論理集積回路の内部データモニタ装置の構成を示すブロック図である。
【図９】 従来のプログラマブル論理開発システムを示す図である。
【図１０】 従来の論理アナライザーが埋め込まれたデバイスのＪＴＡＧポートを用いて論理アナライザーを制御するＰＬＤの図である。
【図１１】 従来の埋め込み論理アナライザーの構成図である。
【符号の説明】
１ パーソナルコンピュータ、２ ポッドボックス部、３ 子基板、４ ターゲット基板、２１ ＰＣＩＦ、２２ ＰＣＩＦ付きマイコン部、２３ ポッドＦＰＧＡ、２４ メモリモジュール、３１ 受信コネクタ、３２ 送信コネクタ、３３ レシーバドライバ、３４ トランスミッタドライバ、３５ 子基板ＦＰＧＡ、３６，４１ ターゲットピンコネクタ、４２ ターゲットＦＰＧＡ、４３ トレースマクロ。
Claims (5)
- 開発中の論理集積回路が搭載されるターゲット基板と、外部のパーソナルコンピュータからの指示に基づいて、前記ターゲット基板に搭載される論理集積回路に制御信号を出力するともに、前記論理集積回路の内部出力信号群を受信して前記パーソナルコンピュータに出力するポッドボックス部と、このポッドボックス部と前記ターゲット基板との間に配置され、前記ポッドボックス部とケーブルによって接続され、ポッドボックス部から受信した前記制御信号を前記ターゲット基板に搭載される論理集積回路に送信するとともに、前記論理集積回路の内部出力信号群を受信して前記ポッドボックス部に送信し、前記ポッドボックス部と前記ターゲット基板に搭載される論理集積回路との信号を中継する子基板とを備える論理集積回路の内部信号モニタ装置であって、
前記ポッドボックス部は、
前記子基板を介して受信した前記ターゲット基板に搭載される論理集積回路の内部出力信号群を蓄積するメモリモジュール部と、
前記ケーブルと接続されて、前記論理集積回路の制御信号および内部出力信号群を前記子基板と送受信するポッドボックス側送受信コネクタと、
前記パーソナルコンピュータからの指示に基づいて、前記論理集積回路の内部出力信号群を選択するための制御信号である内部信号セレクト信号を前記送受信コネクタを介して送信し、前記ポッドボックス側送受信コネクタを介して受信した前記子基板によって中継された前記ターゲット基板に搭載される論理集積回路の内部出力信号群を前記メモリモジュール部に格納するとともに、前記メモリモジュール部に格納された内部出力信号群を前記パーソナルコンピュータに出力する制御部と、
を備え、
前記子基板は、
前記ケーブルと接続されて、前記論理集積回路の制御信号および内部出力信号群を前記ポッドボックス部と送受信する子基板側送受信コネクタと、
前記ターゲット基板と接続し、前記論理集積回路の制御信号および内部出力信号群を前記論理集積回路と送受信する子基板側ターゲットピンコネクタと、
前記子基板側送受信コネクタを介して受信した論理集積回路の制御信号を前記子基板側ターゲットピンコネクタに出力するとともに、前記子基板側ターゲットピンコネクタから受信した論理集積回路の内部出力信号群を前記子基板側送受信コネクタに出力する子基板ＦＰＧＡと、
を備え、
前記ターゲット基板は、
前記子基板と接続し、前記論理集積回路の制御信号および内部出力信号群を前記子基板と送受信するターゲット基板側ターゲットピンコネクタと、
前記開発中の論理集積回路と、
を備え、
前記論理集積回路は、
前記ターゲット基板側のターゲットピンコネクタを介して入力される内部信号セレクト信号を論理集積回路内の基準クロックによって同期化する第１のレジスタと、
前記第１のレジスタによって同期化された内部信号セレクト信号に基づいて、論理集積回路の複数の内部信号群の中から択一的に内部信号群を選択するマルチプレクサと、
前記マルチプレクサによって選択された内部信号群を前記基準クロックによって同期化する第２のレジスタと、
を有し、前記基準クロックおよび前記第２のレジスタから出力される前記基準クロックによって同期化された内部信号群である内部出力信号群を前記ターゲット基板側ターゲットピンコネクタに出力するトレースマクロ部と、
を備えることを特徴とする論理集積回路の内部信号モニタ装置。 - 前記ポッドボックス部の制御部は、
前記パーソナルコンピュータからの指示に基づいて、前記ターゲット基板上の論理集積回路に強制的に内部信号を設定するための制御信号である強制設定ロード信号と、前記ターゲット基板上の論理集積回路に強制的に設定する内部信号であるシリアルの強制設定データ信号とを前記ポッドボックス側送受信コネクタに出力し、
前記子基板の子基板ＦＰＧＡは、
前記子基板側送受信コネクタを介して受信した前記強制設定ロード信号およびシリアルの強制設定データ信号を前記子基板側ターゲットピンコネクタに出力し、
前記ターゲット基板上の論理集積回路のトレースマクロ部は、
前記子基板側ターゲットピンコネクタを介して入力されるシリアルの強制設定データ信号をパラレルの強制設定データ信号に変換するシリアルパラレル変換部と、
前記シリアルパラレル変換部によって変換されたパラレルの強制設定データ信号を前記基準クロックによって同期化する第３のレジスタと、
前記子基板および前記ターゲットピンコネクタを介して受信した強制設定ロード信号を前記基準クロックによって同期化する第４のレジスタと、
をさらに備え、
前記第４のレジスタによって同期化された強制設定ロード信号が強制的に内部信号を設定することを示す場合、前記論理集積回路は、前記第３のレジスタによって同期化されたパラレルの強制設定データ信号によって動作すること、
を特徴とする請求項１に記載の論理集積回路の内部信号モニタ装置。 - 前記ポッドボックス部は、
前記子基板を介して中継される前記基準クロックを整数倍に逓倍した入力基準クロックを生成する周波数シンセサイザ、
をさらに備え、
前記子基板の子基板ＦＰＧＡは、
前記子基板側送受信コネクタを介して受信した入力基準クロックを前記子基板側ターゲットピンコネクタに出力し、
前記ターゲット基板上の論理集積回路のトレースマクロ部は、
前記マルチプレクサと前記第２のレジスタとの間に配置され、前記マルチプレクサが選択した内部信号群を前記ターゲット基板側ターゲットピンコネクタを介して入力された入力基準クロックによって同期化する第５のレジスタ、
をさらに備え、
前記第１のレジスタは、前記基準クロックに代えて前記入力基準クロックを用いて前記内部セレクト信号を同期化し、前記第２のレジスタは、前記基準クロックに代えて前記入力基準クロックを用いて前記第５のレジスタから出力される前記入力基準クロックによって同期化された内部信号群を同期化すること、
を特徴とする請求項１または２に記載の論理集積回路の内部信号モニタ装置。 - 前記制御部は、
前記ポッドボックス部側送受信コネクタを介して受信した前記子基板によって中継された前記ターゲット基板に搭載される論理集積回路の内部出力信号群の信号のうち、前記パーソナルコンピュータからの指示によって選択される信号のエッジを検出し、検出したエッジと前記パーソナルコンピュータから設定されたエッジの比較設定値とを比較するエッジ検出部と、前記内部出力信号群のうち、前記パーソナルコンピュータからの指示によって選択される信号のレベルと前記パーソナルコンピュータから設定されたレベルの比較設定値とを比較するレベル検出部とを有し、前記エッジ検出部の比較結果および前記レベル検出の比較結果に基づいて前記内部出力信号群を前記メモリモジュールに格納するトリガを生成するトリガ制御部、
を備えることを特徴とする請求項１〜３の何れか一つに記載の論理集積回路の内部受信モニタ装置。 - 外部のパーソナルコンピュータからの指示に基づいて、電気回路設計における回路基板上のターゲット基板に搭載する前の論理集積回路単体への入力信号を送信するとともに、前記論理集積回路からの出力信号を受信して前記パーソナルコンピュータに出力するポッドボックス部と、このポッドボックス部とケーブルによって接続され、前記ポッドボックス部から受信した入力信号によって前記論理集積回路を動作させて得られた出力信号を前記ポッドボックス部に送信するテスタ基板部とを備え、前記論理集積回路単体が設計時に期待していた動作が行えるか否かを検証する論理集積回路のテスト装置であって、
前記ポッドボックス部は、
前記テスタ基板部からの出力信号を蓄積するメモリモジュール部と、
前記ケーブルと接続されて、前記論理集積回路の入出力信号を前記テスタ基板と送受信するポッドボックス側送受信コネクタと、
前記パーソナルコンピュータからの指示に基づいて、前記論理集積回路への入力信号を前記ポッドボックス側送受信コネクタを介して送信し、前記ポッドボックス側送受信コネクタを介して受信した前記論理集積回路の出力信号を前記メモリモジュール部に格納するとともに、前記メモリモジュール部に格納された出力信号を前記パーソナルコンピュータに出力する制御部と、
を備え、
前記テスタ基板部は、
前記ケーブルと接続されて、前記論理集積回路の入出力信号を前記ポッドボックス部と送受信するテスタ基板側送受信コネクタと、
レシーバドライバを介して、前記テスタ基板側送受信コネクタが受信した前記ポッドボックス部からの論理集積回路の入力信号を複数のテスタ基板ＦＩＦＯＦＰＧＡに出力するとともに、前記複数のテスタ基板ＦＩＦＯＦＰＧＡからの出力をトランスミッタドライバを介してテスタ基板側送受信コネクタに出力するテスタ基板ＦＰＧＡと、
前記論理集積回路が搭載されるバーンインソケットより多くの入出力端子を有し、前記論理集積回路が搭載されるバーンインソケットと前記テスタ基板部とを接続するバーンイン接続コネクタと、
前記バーンイン接続コネクタと接続され、前記論理集積回路への入力信号をインプットクロックに同期して先入れ先出しで前記バーンイン接続コネクタに出力し、前記バーンイン接続コネクタおよびバーンインソケットを介して前記論理集積回路の入力端子に入力信号を印加して前記論理集積回路を動作させるとともに、この動作によって前記バーンインソケットおよびバーンイン接続コネクタを介して得られた前記論理集積回路からの出力信号をモニタクロックに同期して先入れ先出しで前記テスタ基板ＦＰＧＡに出力する複数の前記テスタ基板ＦＩＦＯＦＰＧＡと、
を備えることを特徴とする論理集積回路のテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002069098A JP3868833B2 (ja) | 2002-03-13 | 2002-03-13 | 論理集積回路の内部信号モニタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002069098A JP3868833B2 (ja) | 2002-03-13 | 2002-03-13 | 論理集積回路の内部信号モニタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003271412A JP2003271412A (ja) | 2003-09-26 |
| JP3868833B2 true JP3868833B2 (ja) | 2007-01-17 |
Family
ID=29200042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002069098A Expired - Fee Related JP3868833B2 (ja) | 2002-03-13 | 2002-03-13 | 論理集積回路の内部信号モニタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3868833B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4831793B2 (ja) * | 2005-03-07 | 2011-12-07 | 横河電機株式会社 | データ制御装置 |
| JP2007042876A (ja) * | 2005-08-03 | 2007-02-15 | Nec Corp | 半導体集積回路及び半導体集積回路の内部信号モニタ方法 |
| JP4890086B2 (ja) * | 2006-04-21 | 2012-03-07 | アオイ電子株式会社 | 回路検証装置及び回路検証方法 |
| JP4359632B2 (ja) | 2007-06-13 | 2009-11-04 | 株式会社トヨタＩｔ開発センター | プロセッサ動作検査システム及び動作検査回路 |
| JP5451542B2 (ja) * | 2010-06-30 | 2014-03-26 | 日本電信電話株式会社 | 集積回路 |
| JP5786619B2 (ja) * | 2011-10-03 | 2015-09-30 | 富士通株式会社 | 評価システム |
| CN109684653B (zh) * | 2017-10-19 | 2023-12-22 | 成都海存艾匹科技有限公司 | 含有可编程计算单元的可编程门阵列封装 |
| CN108227683A (zh) * | 2018-03-22 | 2018-06-29 | 徐工集团工程机械股份有限公司科技分公司 | 串行接口通信控制的集中控制盒 |
-
2002
- 2002-03-13 JP JP2002069098A patent/JP3868833B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003271412A (ja) | 2003-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7610526B2 (en) | On-chip circuitry for bus validation | |
| US10379158B2 (en) | Real-time capture of traffic upon failure for protocol debug | |
| US8838406B2 (en) | Re-configurable test circuit, method for operating an automated test equipment, apparatus, method and computer program for setting up an automated test equipment | |
| US9116785B2 (en) | Embedded tester | |
| KR102364055B1 (ko) | 자동 회로기판 테스트 시스템 및 이에 응용되는 자동 회로기판 테스트 방법 | |
| US20050258856A1 (en) | High-speed interface circuit test module, module under high-speed interface circuit test, and high-speed interface circuit test method | |
| JP2006517295A (ja) | 集積回路の試験 | |
| US20040078179A1 (en) | Logic verification system | |
| JP2003076578A (ja) | マイクロコンピュータ及びデバッグシステム並びにトレース情報収集方法 | |
| US20080229152A1 (en) | On-chip debug emulator, debugging method, and microcomputer | |
| WO2004081587A2 (en) | Apparatus and method for testing electronic systems | |
| JP3868833B2 (ja) | 論理集積回路の内部信号モニタ装置 | |
| US6772369B2 (en) | System observation bus | |
| CN102567168A (zh) | 一种针对phy高速接口电路的bist自动测试电路及测试方法 | |
| US20060064678A1 (en) | Debugger of an electric circuit manufactured based on a program in harware description language | |
| US20070220352A1 (en) | Method and apparatus for measuring signals in a semiconductor device | |
| CN215219053U (zh) | 芯片测试设备、系统、芯片及蓝牙耳机 | |
| CN115639463A (zh) | 一种基于边界扫描jtag测试系统 | |
| JP2002148313A (ja) | 処理方法 | |
| JP2004157986A (ja) | 論理検証システムとｆｐｇａモジュール | |
| CN108155979B (zh) | 一种检测设备 | |
| Ungar et al. | Creating Reusable Manufacturing Tests for High-Speed I/O with Synthetic Instruments | |
| CN217846552U (zh) | 时间差测量装置及系统 | |
| KR100405595B1 (ko) | 소자 퓨징 장치 | |
| CN118018162A (zh) | 适用于phy的通用型rx通道误码率检测系统及检测方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060914 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061010 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061011 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131020 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |