CN118018162A - 适用于phy的通用型rx通道误码率检测系统及检测方法 - Google Patents

Abstract

本发明涉及半导体技术领域，提供了一种适用于PHY的通用型RX通道误码率检测系统及检测方法，检测系统包括：控制单元，用于发出控制命令以及目标数据；信号激励单元，用于接收控制命令并基于目标数据产生误码率激励测试信号；PHY RX单元，用于接收误码率激励测试信号并把最终数据传输至误码率测试单元；误码率测试单元，基于FPGA嵌入式系统，用于接收控制命令配置PHY；还用于比较最终数据和目标数据。如此配置，本发明的测试系统是模块化的，可对不同PHY测试提供不同方案，目标数据和FPGA逻辑是可编程，很容易升级，适用于不同PHY的误码率测试。且该系统消除了TX通道对数据传输的影响，可真实且准确的对RX通道的误码率测试，提高测试准确性。

Description

适用于PHY的通用型RX通道误码率检测系统及检测方法

技术领域

本发明涉及信号测试技术领域，特别涉及一种适用于PHY的通用型RX通道误码率检测系统及检测方法。

背景技术

随着社会的发展，信号传输速率越来越高，电子产品具有高频、高速、高带宽的特点。例如电视分辨率发展到4K甚至是8K，照片的分辨率也达到千万级像素。如今的5G通讯、千兆级以太网、自动驾驶等，都需要Gbps以上的高带宽实时数据传输。要保证高速数据链路或通讯系统中的数据可靠传输，则需要对TX(通讯发送)通道和RX(通讯接收)通道的数据传输进行BER(误码率)测试。

通用的误码率测试一般是设置PHY(DUT)为loopback(环回)模式，BER测试仪发送带抖动的激励信号到PHYRx channel，PHY(DUT)通过模拟RX通道接收处理转换为数字信号，并把接收的数据通过模拟TX通道返回到PHYTX channel，BER测试仪接收信号并转换为数据与原始数据比对，统计错误并计算BER。由于loopback模式包含了模拟TX通道，其误码率实质上由RX通道和TX通道共同影响，对RX通道的误码率测试结果的真实性有影响。

为了更真实测试RX通道的BER，本发明提出了一种适用于PHY的通用型RX通道误码率检测系统及检测方法。

发明内容

发明提供了一种适用于PHY的通用型RX通道误码率检测系统及检测方法，该检测系统可以准确的测试RX通道的误码率。

适用于PHY的通用型RX通道误码率检测系统包括：

控制单元，用于发出控制命令以及目标数据；

信号激励单元，用于所述接收控制命令并基于目标数据产生误码率激励测试信号；

PHYRX单元，用于接收所述误码率激励测试信号并把最终数据传输至误码率测试单元；

误码率测试单元，基于FPGA嵌入式系统，用于接收所述控制命令，并配置PHY；还用于接收所述最终数据以及所述目标数据，并比较所述最终数据和所述目标数据。

可选地，所述误码率测试单元包括：

目标数据存储子单元，用于存储目标数据；

数据接收子单元，用于接收所述PHYRX单元发出的所述最终数据，并把数据传输至数据处理子单元；

数据处理子单元，用于接收所述数据接收子单元传输的数据，并与目标数据进行数据比较。

可选地，所述误码率测试单元还包括：

数据对齐子单元，用于接收所述PHYRX单元发出的所述最终数据，并消除所述最终数据物理通道延迟导致的相位差，并将自动校正对齐后的最终数据传输至所述数据接收子单元。

可选地，所述误码率测试单元还包括：

配置控制子单元，用于接收所述控制命令，模拟PHY的配置接口并配置PHY。

可选地，所述误码率测试单元还包括：

数据存储子单元，用于存储数据接收子单元发送的所述最终数据的数据包，并通过控制单元读取所述数据包进行数据包正确性判断，若数据包正确，则通过数据处理子单元进行所述数据比较。

可选地，所述信号激励单元包括：

DPHY信号发生器，用于接收所述控制命令并基于所述目标数据发出第一输出信号；

切换电路，用于识别所述第一输出信号的高速包，并自动切换到误码率激励测试信号，以输出高速信号。

可选地，所述信号激励单元还包括：

AWG信号发生器，用于接收所述控制命令并基于所述目标数据发出第二输出信号；所述切换电路，用于识别所述第二输出信号的高速包，并自动切换到误码率激励测试信号，以输出高速抖动信号。

可选地，所述误码率检测系统还包括：

标准仪器单元，与PHY RX单元连接，用于配置电压和/或源表值和/或监测通道。

本发明还提供了一种RX通道误码率检测方法，包括以下步骤：

S1：控制单元发出控制命令和目标数据，目标数据传输至误码率测试单元；

S2：误码率测试单元接收控制命令，并且通过PHY配置通道配置PHY RX单元，使得PHYRX单元进入相应的工作模式；

S3：信号激励单元接收控制命令，并产生误码率激励测试信号；

S4：PHYRX单元接收误码率激励测试信号，并将最终数据传输到误码率测试单元的FPGA嵌入式系统与目标数据比较，得出误码率。

可选地，步骤S3中，信号激励单元内具有切换电路，切换电路识别输出信号的高速包，并自动切换到误码率激励测试信号，以输出高速带抖动信号。

综上所述，所述适用于PHY的通用型RX通道误码率检测系统包括：控制单元，用于发出控制命令以及目标数据；信号激励单元，用于所述接收控制命令并基于目标数据产生误码率激励测试信号；PHYRX单元，用于接收所述误码率激励测试信号并把最终数据传输至误码率测试单元；误码率测试单元，基于FPGA嵌入式系统，用于接收所述控制命令，并配置PHY；还用于接收所述最终数据以及所述目标数据，并比较所述最终数据和所述目标数据。

如此配置，本发明的测试系统是模块化的，FPGA系统可对不同PHY测试提供不同方案，目标数据和FPGA逻辑是可编程，很容易升级，适合不同PHY的协议，系统也适合不同PHY输出数据的采集。整个系统是模块化，可配置的，适用于不同PHY的误码率测试。且该系统消除了TX通道对数据传输的影响，可真实且准确的对RX通道的误码率测试，提高测试准确性。本发明针对PHYRX通道的误码率测试架构，误码率激励测试信号源是灵活可变的，既可以采用标准的AWG信号发生器，也可以使用专用的PHY信号发生器或者两组的组合。灵活的架构提供了一种很好的信源，可实现最佳的PHY的性能测试。整个系统的仪器设备、FPGA模块都是完全可重用的，整个系统通过自动化软件控制。

附图说明

图1为本发明的一些实施例的适用于PHY的通用型RX通道误码率检测系统的架构示意图；

图2为本发明的一些实施例的误码率测试单元的架构示意图；

图3为本发明的一些实施例的数据对齐子单元的架构示意图；

图4为本发明的一些实施例的信号切换的示意图；

图5为本发明的一些实施例的切换电路的工作示意图；

图6为本发明的一些实施例的适用于PHY的通用型RX通道误码率检测系统的应用结构框图。

其中，附图标记如下：

10-控制单元；

20-信号激励单元；

30-PHYRX单元；

40-误码率测试单元；41-目标数据存储子单元；42-配置控制子单元；43-数据对齐子单元；431-延时模块；432-相位校准模块；44-数据接收子单元；45-数据处理子单元；46-数据存储子单元；47-数据传输子单元；

50-标准仪器单元。

如在发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征。此外，如在发明中所使用的，“安装”、“相连”、“连接”，一元件“设置”于另一元件，应做广义理解，通常仅表示两元件之间存在连接、耦合、配合或传动关系，且两元件之间可以是直接的或通过中间元件间接的连接、耦合、配合或传动，而不能理解为指示或暗示两元件之间的空间位置关系，即一元件可以在另一元件的内部、外部、上方、下方或一侧等任意方位，除非内容另外明确指出外。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在发明中的具体含义。此外，诸如上方、下方、上、下、向上、向下、左、右等的方向术语相对于示例性实施方案如它们在图中所示进行使用，向上或上方向朝向对应附图的顶部，向下或下方向朝向对应附图的底部。

本实施例中涉及到的名词术语含义如下：

AWG，Arbitrary Waveform Generator任意波形发生器；

BURST为突发包，通讯中一种数据包的格式；

DPHY为一种MIPI标准的物理层；

DUT，Device Under Test被测设备；

FPGA，Field Program Gate Array，现场可编程门阵列；

GPIB，General-Purpose Interface Bus，通用接口总线；

IDDR，Input double Data Rate双沿数据速率；

loopback，环回，通讯测试一种常用方法；

PHY为一种端口物理层，是一个对OSI模型物理层的共同简称；

register file，寄存器堆；

RX，receive unit通讯接收；

TX，transmit unit通讯发送。

请参考图1所示，本发明中提供了一种适用于PHY的通用型RX通道误码率检测系统，包括控制单元10、信号激励单元20、PHYRX单元30、误码率测试单元40和标准仪器单元50。

误码率测试单元40基于FPGA嵌入式系统，整个系统在控制单元10的控制下。控制单元10为上位机以及自动化控制软件，控制单元10主要通过GPIB对仪器设备控制，控制单元10通过上位机通讯接口对误码率测试单元40控制。

为了实现PHY误码率测试，上位机程序通过GPIB接口配置标准仪器单元50。其中标准仪器单元50包括设备电源、示波器以及各种源表。这些仪器设备通过预留的接口与PHYRX单元30连接，并按照测试项目配置好相应的电压和源表值，设置好示波器的监测通道和参数值。

PHYRX单元30采用DUT PHYRX测试板。

控制单元10中的上位机程序通过通讯接口与误码率测试单元40连接，并发送相应的测试项目控制命令，误码率测试单元40中的FPGA接收到控制命令后通过PHY配置通道配置PHYRX单元30，PHYRX单元30进入相应的工作模式。

然后控制单元10中上位机程序通过GPIB接口发送测试项目控制命令控制信号激励单元20，信号激励单元20提供相应的误码率激励测试信号，然后PHY RX单元30接收误码率激励测试信号并通过LANE数据接口把最终数据传输到误码率测试单元40的FPGA嵌入式系统。此处的最终数据是指目标数据经过PHYRX单元30后形成的数据，此时最终数据包含了一定的误码，导致数据与原始的目标数据并非完全一致。FPGA嵌入式系统接收到PHYRX单元30发送的最终数据。与此同时，控制单元10还将目标数据发送至误码率测试单元40中的FPGA嵌入式系统。FPGA嵌入式系统将收到的最终数据与目标数据比较，统计足够的数据样本的位错误数，FPGA上报测试结果。控制单元10中的自动化软件计算误码率并在图形界面上显示。为了统计错误和系统调试，FPGA嵌入式系统提供异常外部触发信号，该信号可传输至示波器，示波器同步实时捕捉接口信号，也可传输到外部存储，启动数据存储功能，保存带有误码的数据，供后续系统分析。整个系统是模块化，可配置的，适用于不同的PHY测试。

本发明的测试系统是模块化的，使用的是标准仪器，FPGA系统可对不同PHY测试提供不同方案，目标数据和FPGA逻辑是可编程，很容易升级，适合不同PHY的协议，系统也适合不同PHY输出数据的采集，整个系统是模块化，可配置的，适用于不同PHY的误码率测试。且该系统消除了TX通道对数据传输的影响，可真实且准确的对RX通道的误码率测试，提高测试准确性。本发明针对PHYRX通道的误码率测试架构，误码率激励测试信号源是灵活可变的，既可以采用标准的AWG信号发生器，也可以使用专用的PHY信号发生器或者两组的组合。灵活的架构提供了一种很好的信源，可实现最佳的PHY的性能测试。整个系统的仪器设备、FPGA模块都是完全可重用的，整个系统通过自动化软件控制。

请参考图2所示，为误码率测试单元40的架构示意图。所述误码率测试单元40包括目标数据存储子单元41、配置控制子单元42、数据对齐子单元43、数据接收子单元44、数据处理子单元45、数据存储子单元46以及数据传输子单元47。

误码率测试单元40的核心是基于FPGA系统。FPGA在整个系统中属于从设备，由控制单元10的上位机自动化控制程序控制。

请继续参考图2所示，系统包括上位机SPI I/F接口，误码率测试单元40与上位机通讯是通过一个依次连接的SPI slave接口和register file实现的。误码率测试单元40中的各个模块是通过寄存器控制实现的。

误码率测试单元40主要功能包括误码率测试、PHY配置、数据传输和外部触发。

误码率测试的功能主要由目标数据存储子单元41、数据接收子单元44、数据处理子单元45、数据存储子单元46等子单元共同完成。

目标数据存储子单元41用于存储目标数据；目标数据存储子单元41与registerfile连接，控制单元10将目标数据存储子单元41初始化为目标数据。

数据接收子单元44与PHYRX单元30以及数据处理子单元45连接，数据接收子单元44用于接收PHYRX单元30传输的最终数据，并把相应数据传输至数据处理子单元45；数据处理子单元45接收数据接收子单元44传输的数据后，与目标数据进行数据比较。

数据处理子单元45还与目标数据存储子单元41以及数据存储子单元46连接，数据处理子单元45是误码率测试的核心子单元，其具有数据误码率测试、数据包BURST检查、数据包BURST下载等功能。这些功能是通过上位机对FPGA控制实现的。

首先控制单元10的上位机向目标数据存储子单元41初始化为目标数据。然后上位机向数据处理子单元45发送控制命令，通过GPIB控制信号激励单元20产生误码率激励测试信号；然后数据处理子单元45接收最终数据并读取目标数据，并比较最终数据和目标数据。比较后，保存错误总数和正确总数，并把错误位置、期望数据、错误数据信息保存在数据存储子单元46，然后控制单元10的上位机通过SPI接口读出数据处理子单元45的测试结果并计算误码率。

数据包BURST检查可以测试一个PHY数据包的正确性。数据处理子单元45下载数据包BURST后先不比较错误，把接收的数据保存在数据存储子单元46，后续通过上位机读出数据分析，这提供了很好的系统调试手段。通过上位机先粗略比较所下载的数据包BURST与目标数据是否对应，以确保数据正确性，该比较过程为现有技术，此处不再赘述。为了快速进行PHY调试分析，按照如下顺序可获得较高测试效率，先数据包BURST下载保存在数据存储子单元46，进行数据分析，然后进行数据包BURST检查，当确定数据正确后，最后才进行误码率测试。

PHY配置由配置控制子单元42实现。通过SPI slave接收上位机SPI I/F控制命令，然后配置register file，并通过寄存器配置PHY RX单元30。Register file是软件可配置的，可软件模拟PHY的配置接口，如SPI、I2C、UART等配置接口。

数据传输子单元47与数据存储子单元46连接，便于高速数据传输，可将接收的数据实时保存到外部数据存储器供下一步数据处理，调试分析。

外部触发通过外部触发设备(例如示波器)，数据处理子单元45与外部触发设备连接，外部触发设备接收信号可提供实时触发信号产生波形，当接收的数据与目标数据不符时，可产生高电平触发信号，此时可以通过示波器同步捕捉到真实的物理信号。

请参考图2和图3所示，本发明针对数据同步提供了一种数据对齐方案，传输通道中有伴随时钟信号，在PHY最初设计时，由于传输通路的PCB、连接件给时钟和数据带来不同的延时，有可能造成数据不同步问题，为了准确接收数据，需要消除这种相位差。

本发明通过数据对齐子单元43进行相位差消除。数据对齐子单元43接收所述PHYRX单元发出的所述最终数据，并消除所述最终数据延迟导致的相位差，并将对齐后的最终数据传输至所述数据接收子单元。通过数据对齐子单元43使得误码率检测系统支持DDR双沿数据对齐和数据缓存功能。

如图3所示，数据对齐子单元43包括延时模块431和相位校准模块432，相位校准模块432用于调节data和clk的时延。延时模块431中的FPGA IDELAYE2延时精度一般为几十ps，范围可达ns级延时能力。在误码率测试时，为了准确接收到发送的数据，首先需要通过同步字校正传输通道的延时，同步字是可编程的，在上位机通过寄存器发送接收数据相位校准命令到接收数据接收子单元44后，相位校准控制命令需要包含同步字参数。整个校准过程在数据接收子单元44的控制下。通过相位校准模块432改变IDD，IDCLK值，IDD，IDCLK控制IDELAYE2 IDD，IDELAYE2 IDCLK延时的步进数，D_d0相当于D延时，clk_d0相当于CLK延时，延时后的信号D_d0，CLK_d0输入到双沿触发器IDDR，D_d0，CLK_d0需要满足IDDR的时序要求，才能正确输出Q0，Q1数据。接收数据接收子单元44接收Q0，Q1并与同步字比较是否相同，若不同，继续通过快速算法改变数据D或clk的延时并传输至相位校准模块432，通过相位校准模块432重新改变IDD，IDCLK，进行迭代校准，确保IDDR正常接收到同步字，并获得足够的IDDR输入时序余量。控制单元10的上位机可以读出IDD和IDCLK的延时设置，并保存在系统中，可作为下次误码率测试或系统初始化的缺省值，IDD和IDCLK的延时调节是为了IDDR准确可靠接收到数据，同理可通过此方法同步扩展多个数据通路，解决IDDR的数据接收问题。

本发明提供的系统同步方法IDDR只是一个实例，采用更复杂的CDR或FPGA内部高速PHY接口也能实现更高速的数据采集，具体可根据实际情况选择不同的FPGA实现，此处不再赘述。

如图3和图4所示，为了提供PHY测试灵活性，本发明中的信号激励单元20增设了切换电路。

现有的PHY物理信号可能同时包括低速LP和高速HS信号，如MIPIDPHY物理通道信号就同时存在高速HS和低速LP信号。本发明的误码率测试主要是针对高速HS信号进行测试。一些低成本误码率测试仪器可能无法输出LP高电压信号而只能输出低压的带抖动的高速信号，而标准的DPHY测试仪器又不能输出带抖动的DPHY高速信号。为了能产生误码率测试的DPHY激励信号，需要把DPHY信号发生仪器的高速HS信号用带抖动的误码率测试信号替换。为了创建完整DPHY的高速HS抖动激励信号，需要根据DPHY的信号自动识别高速包，并自动切换到误码率激励测试信号，这个动态切换的动作可通过DPHY高速请求信号DPHYHSRqst，和高速结束信号DPHY STOP STATE产生高速模拟开关控制信号，当为高时，用来切换高速误码率激励测试信号，详见图4所示。

上述切换电路可使用单刀双掷高速模拟开关实现，单刀双掷高速模拟开关示意图见图5。当输入高速信号时，单刀双掷高速模拟开关切换至高速误码率激励测试信号源进行误码率测试，当输入低速信号时，单刀双掷高速模拟开关切换至DPHY专用仪器输出。这样即可用于DPHY的功能测试也可用于DPHY误码率测试。

请参考图6所示，为本系统的应用结构框图。

上位机为主控制机计算机，其作为控制单元10，上位机运行自动化LABVIEW软件，作为系统的主控中心。

DPHY信号发生器、AWG信号发生器和单刀双掷高速模拟开关作为信号激励单元20。其中DPHY信号发生器为MIPIDPHY信号发生器P334，由于该信号发生器无Jitter数据仅供功能测试。

DPHY测试板作为PHYRX单元30。

FPGA SP7芯片作为误码率测试单元40。上位机通过USB转SPI接口与FPGA SP7芯片连接。

仪器设备包括高速示波器、电源和精密电压源，仪器设备作为标准仪器单元50。整个系统可以通过N6705B型电源和GS200型精密电压源提供。

AWG信号发生器采用AWG70002A，该信号发生器也可以直接产生DPHY信号，并可以增加jitter用于误码率测试。

本发明采用DPHY信号发生器和AWG信号发生器的组合。当然，信号激励单元20也可以独立使用DPHY信号发生器或AWG信号发生器。

单刀双掷高速模拟开关采用CH482型芯片。

DPHY信号发生器的信号输入端与上位机相连，信号输出端与单刀双掷高速模拟开关以及FPGA SP7芯片相连，AWG信号发生器信号输入端与上位机相连，信号输出端与单刀双掷高速模拟开关相连。

单刀双掷高速模拟开关输出端与DPHY测试板连接。通过FPGA对DPHY信号发生器的DPHY信号识别，判断HS输出包的起始控制信号LP_P，LP_N是否为11-01-00的序列，若检测该序列则产生一个高速状态指示信号，并提供给外部的单刀双掷高速模拟开关，CH482型单刀双掷高速模拟开关是QPDT宽带超速双向模拟开关芯片，包含2个差分通道2:1MUX，HS高速通道支持2.5Gbps(2:1)差分信号，满足DPHYv1.2标准测试要求，该HS信号持续时间可以设置为足够长，直到满足BER测试的足够样本数。DPHY信号发生器用于接收上位机发出的所述控制命令并基于所述目标数据发出第一输出信号；AWG信号发生器用于接收所述控制命令并基于所述目标数据发出第二输出信号；切换电路，用于识别第一输出信号的高速包，并自动切换到误码率激励测试信号，以输出高速信号。且用于识别第二输出信号的高速包，并自动切换到误码率激励测试信号，以输出高速抖动信号。AWG信号发生器的参与，通过切换电路分时合并DPHY信号发生器和AWG信号发生器，以形成高速带抖动信号。

此外，使用上述高速模拟开关方案，AWG信号发生器也可以被其它更设备取代，如Vpp<1.2V的信号发生器也是可行的，形成灵活的误码率激励信号发生器方案。

DPHY测试板与FPGA SP7芯片连接，以配置PHY并且用于PHY的数据输送。为了保存大量的实时错误和接收数据，可使用外部的高速存储设备，高速存储设备与FPGA SP7芯片连接。此外，整个系统还配备有TP04310型高低温控制箱，高低温控制箱与上位机连接以控制DPHY测试板的温度。高低温控制箱、电源在上位机的控制下，可实现PHY边界压力测试，整个系统的FPGA方案与前述发明部分相同，可实现数据误码率测试、数据包BURST检查、数据包BURST下载功能等功能。

本实施例还提供了一种误码率检测方法，包括以下步骤：

S1：控制单元发出控制命令和目标数据，目标数据传输至误码率测试单元；

S2：误码率测试单元接收控制命令，并且通过PHY配置通道配置PHY RX单元，使得PHYRX单元进入相应的工作模式；

S3：信号激励单元接收控制命令，并产生误码率激励测试信号；信号激励单元内具有切换电路，切换电路识别输出信号的高速包，并自动切换到误码率激励测试信号，以输出高速带抖动信号。

S4：PHYRX单元接收误码率激励测试信号，并将最终数据传输到误码率测试单元的FPGA嵌入式系统与目标数据比较，得出误码率。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

上述描述仅是对发明较佳实施例的描述，并非对发明范围的任何限定，发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种适用于PHY的通用型RX通道误码率检测系统，其特征在于，包括：

控制单元，用于发出控制命令以及目标数据；

信号激励单元，用于所述接收控制命令并基于目标数据产生误码率激励测试信号；

PHYRX单元，用于接收所述误码率激励测试信号并把最终数据传输至误码率测试单元；

误码率测试单元，基于FPGA嵌入式系统，用于接收所述控制命令，并配置PHY；还用于接收所述最终数据以及所述目标数据，并比较所述最终数据和所述目标数据。

2.如权利要求1所述的适用于PHY的通用型RX通道误码率检测系统，其特征在于，所述误码率测试单元包括：

目标数据存储子单元，用于存储目标数据；

数据接收子单元，用于接收所述PHYRX单元发出的所述最终数据，并把数据传输至数据处理子单元；

数据处理子单元，用于接收所述数据接收子单元传输的数据，并与目标数据进行数据比较。

3.如权利要求2所述的适用于PHY的通用型RX通道误码率检测系统，其特征在于，所述误码率测试单元还包括：

数据对齐子单元，用于接收所述PHYRX单元发出的所述最终数据，并消除所述最终数据延迟导致的相位差，并将对齐后的最终数据传输至所述数据接收子单元。

4.如权利要求2所述的适用于PHY的通用型RX通道误码率检测系统，其特征在于，所述误码率测试单元还包括：

配置控制子单元，用于接收所述控制命令，模拟PHY的配置接口并配置PHY。

5.如权利要求2所述的适用于PHY的通用型RX通道误码率检测系统，其特征在于，所述误码率测试单元还包括：

数据存储子单元，用于存储数据接收子单元发送的所述最终数据的数据包，并通过控制单元读取所述数据包进行数据包正确性判断，若数据包正确，则通过数据处理子单元进行所述数据比较。

6.如权利要求1所述的适用于PHY的通用型RX通道误码率检测系统，其特征在于，所述信号激励单元包括：

DPHY信号发生器，用于接收所述控制命令并基于所述目标数据发出第一输出信号；

切换电路，用于识别所述第一输出信号的高速包，并自动切换到误码率激励测试信号，以输出高速信号。

7.如权利要求6所述的适用于PHY的通用型RX通道误码率检测系统，其特征在于，所述信号激励单元还包括：

AWG信号发生器，用于接收所述控制命令并基于所述目标数据发出第二输出信号；所述切换电路，用于识别所述第二输出信号的高速包，并自动切换到误码率激励测试信号，以输出高速抖动信号。

8.如权利要求1所述的适用于PHY的通用型RX通道误码率检测系统，其特征在于，所述误码率检测系统还包括：

标准仪器单元，与PHYRX单元连接，用于配置电压和/或源表值和/或监测通道。

9.一种RX通道误码率检测方法，其特征在于，包括以下步骤：

S1：控制单元发出控制命令和目标数据，目标数据传输至误码率测试单元；

S2：误码率测试单元接收控制命令，并且通过PHY配置通道配置PHY RX单元，使得PHYRX单元进入相应的工作模式；

S3：信号激励单元接收控制命令，并产生误码率激励测试信号；

S4：PHYRX单元接收误码率激励测试信号，并将最终数据传输到误码率测试单元的FPGA嵌入式系统与目标数据比较，得出误码率。

10.如权利要求9所述的RX通道误码率检测方法，其特征在于，步骤S3中，信号激励单元内具有切换电路，切换电路识别输出信号的高速包，并自动切换到误码率激励测试信号，以输出高速带抖动信号。