CN111796977A - 一种基于测试台的多端口uart功能测试方法 - Google Patents

Abstract

本发明涉及一种基于测试台的多端口UART功能测试方法，属于电子元器件检测技术领域，解决了现有技术难以实现准确、简单的UART通用功能测试的问题。该方法包括如下步骤：连接待测UART芯片与所述测试台，并进行连接测试，若连接测试通过，则利用所述测试台初始化所述待测UART芯片；利用所述测试台对初始化后的待测UART芯片进行功能测试，其中所述功能测试包括自动软件流量控制功能；以及所述功能测试还包括接收功能测试、数据发送功能测试和输出高低电平功能测试中的一个或多个。

Description

一种基于测试台的多端口UART功能测试方法

技术领域

本发明涉及电子元器件检测技术领域，尤其涉及一种基于测试台的多端口UART功能测试方法。

背景技术

UART(Universal Asynchronous Receiver/Transmitter)，即通用异步收发器，可以实现数据的串并转换：一方面，它可以将CPU上的并行数据转为串行数据，并在总线上传输转化后的串行数据；另一方面，它还可以将总线上的串行数据转为并行数据，并将转化后的并行数据传送给CPU进行响应和处理。串行数据的传输具备更高的可靠性，而CPU一般处理并行数据，因此，需要利用UART实现CPU与总线之间数据的串并转换。UART广泛应用于各类武器型号系统，同时也是各类数字系统的关键器件，其可靠性直接影响到了武器型号系统的可靠性。

UART是RS232、RS485等支持串行异步通信协议的收发器与CPU之间的控制器件，其不仅可以实现串并信号之间的转换，还能对接收到的数据进行校验、暂存和简单的处理。主流的UART芯片具有多个UART控制端口(即多路UART)，每个控制端口均可以独立接收和发送数据，互不影响。当前，大部分核心CPU内部均具有UART控制器模块，不需要外接UART，但是核心器件内部的UART控制器模块在功能和资源方面都没有独立的UART强大，因此，对可靠性和稳定性要求较高的特殊场所应使用独立的UART。

然而，由于通用异步收发器内部的寄存器众多，工作方式多样，特别是其从装载数据到从TX端口发出数据的时间不受控，导致对其功能的测试变得特别困难。

发明内容

鉴于上述的分析，本发明旨在提供一种基于测试台的多端口UART功能测试方法，用以解决现有技术难以实现准确、简单的UART通用功能测试的问题。

本发明的目的主要是通过以下技术方案实现的：

本发明提供的一种基于测试台的多端口UART功能测试方法，所述方法包括以下步骤：

连接待测UART芯片与所述测试台，并进行连接测试，若连接测试通过，则利用所述测试台初始化所述待测UART芯片；

利用所述测试台对初始化后的待测UART芯片进行功能测试，其中所述功能测试包括自动软件流量控制功能；以及

所述功能测试还包括接收功能测试、数据发送功能测试和输出高低电平功能测试中的一个或多个。

本发明在上述方案的基础上，还做出了如下改进：

进一步，所述利用所述测试台初始化所述待测UART芯片，包括：

通过测试台为待测UART芯片上电，拉高待测UART芯片的RESET管脚；

测试台等待复位时间后，拉低待测UART芯片的RESET管脚；

测试台读取待测UART芯片中所有可读寄存器的复位状态，若读取的各寄存器的复位状态与相应寄存器的预设状态均一致，则待测UART芯片初始化通过；否则，重新初始化。

进一步，所述测试台通过执行以下操作实现所述数据接收功能测试：

测试台控制待测UART芯片上电复位，并为待测UART芯片施加外部时钟；

测试台配置待测UART芯片中一路或多路UART的寄存器；配置待测UART芯片的波特率寄存器，使得所配置的待测UART芯片的波特率为外部时钟频率的N倍；配置LCR线性控制寄存器，确定所述数据帧中的内容；使能所述UART芯片的接收FIFO，设定所述接收FIFO的触发级别，开启接收中断；

由测试台向配置好寄存器的一路或多路UART的RX端口施加满足待测UART芯片波特率和数据帧格式要求的高低电平信号并发出；

对于配置好寄存器的各路UART，测试台分别执行以下操作，判断各路UART的数据接收功能测试是否通过：

当测试台接收到的数据达到接收FIFO的触发级别时，若检测到中断管脚被拉高，则读取RHR接收到的数据；若RHR接收到的数据与RX端口发出的高低电平信号对应相同，并且，当RHR中未读取的数据低于接收FIFO的触发级别时检测到中断管脚被拉低，则当前路UART的数据接收功能测试通过，否则，当前路UART的数据接收功能测试不通过；

其中，所述测试台在同一时间内仅能读取一路UART中RHR接收到的数据；

若待测UART芯片中各路UART的数据接收功能测试均通过，则待测UART芯片的数据接收功能测试通过，否则，待测UART芯片的数据接收功能测试不通过。

进一步，所述测试台通过执行以下操作实现所述数据发送功能测试：

测试台控制待测UART芯片上电复位，并为待测UART芯片施加外部时钟；

测试台配置待测UART芯片中一路或多路UART的寄存器：配置待测UART芯片的波特率寄存器，使得所配置的待测UART芯片的波特率为外部时钟频率的N倍；配置LCR线性控制寄存器，确定所述数据帧中的内容；使能发送空中断，使能发送FIFO，设定所述发送FIFO的触发级别

对于配置好寄存器的各路UART，测试台分别执行以下操作，判断各路UART的数据发送功能测试是否通过：

由测试台向THR连续写入数据，并通过TX端口输出所写入数据对应的高低电平；其中，所写入的数据大于发送FIFO的触发级别；

若测试台检测TX端口输出的数据与写入THR的数据对应相同，同时，当写入THR数据小于发送FIFO的触发级别时，测试台通过INT管脚检测到中断信号，则当前路UART的数据发送功能测试通过，否则，当前路UART的数据发送功能测试不通过；

若待测UART芯片中各路UART的数据发送功能测试均通过，则待测UART芯片的数据发送功能测试通过，否则，待测UART芯片的数据发送功能测试不通过。

进一步，对于完成THR数据写入的各路UART，测试台等待16个BOUDOUT时间后，执行以下操作检测当前路UART的TX端口发送的数据：

测试台将N次判断分为三行，第一行和第三行重复次数相同，且不进行高低电平的判断，仅在第二行进行高低电平的判断，第二行判断次数不超过1个BOUDOUT时间；

其中，三行相加次数为N。

进一步，所述自动软件流量控制功能测试，包括：待测UART芯片作为接收器时的XON、XOFF发送功能测试，以及，待测UART芯片作为发送器时的XON、XOFF接收功能测试；

若待测UART芯片的XON、XOFF发送功能测试和XON、XOFF接收功能测试均通过，则待测UART芯片的自动软件流量控制功能测试通过，否则，待测UART芯片的自动软件流量控制功能测试不通过。

进一步，当待测UART芯片作为接收器时：

测试台配置UART芯片中一路或多路UART的寄存器：使能XON、XOFF发送功能，分别为寄存器XON1、XON2、XOFF1、XOFF2设置特征值；使能接收FIFO，设定接收FIFO的中断触发级别；

对于完成寄存器配置的各路UART，测试台分别执行以下操作，判断各路UART的XON、XOFF发送功能测试是否通过：

使用测试台向RX端口发送数据，当接收到的数据达到所述中断触发级别后，若测试台在两个波特率周期内从TX端口读到XOFF数据帧，则XOFF发送成功；

XOFF发送成功后，测试台从接收FIFO中读取数据，当接收FIFO中的数据小于“中断触发级别-迟滞级别”时，若测试台从TX端口监测到XON数据帧，则当前路UART的XON、XOFF发送功能测试通过，否则，当前路UART的XON、XOFF发送功能测试不通过；

其中，所述XOFF数据帧基于寄存器XOFF1和/或XOFF2设置的特征值得到；所述XON数据帧基于寄存器XON1和/或XON2设定的特征值得到；

若待测UART芯片中各路UART的XON、XOFF发送功能测试均通过，则待测UART芯片的XON、XOFF发送功能测试通过，否则，待测UART芯片的XON、XOFF发送功能测试不通过。

进一步，当待测UART芯片作为发送器时：

测试台配置UART芯片中一路或多路UART的寄存器：使能XON、XOFF接收功能，分别为寄存器XON1、XON2、XOFF1、XOFF2设置特征值，使能发送FIFO；

对于完成寄存器配置的各路UART，测试台分别执行以下操作，判断各路UART的XON、XOFF接收功能测试是否通过：

通过测试台连续向发送FIFO写入数据并发送，并通过TX端口监测接收到的高低电平是否与向发送FIFO写入的数据对应相同；

测试台在数据发送过程的某一时刻向RX端口写入XOFF数据帧，并通过测试台检测TX端口是否在当前数据传输完成之后被拉高，并数据传输过程停止，若是，则向RX端口写入XON数据帧，再次通过测试台检测TX端口是否恢复数据传输，若是，且发送的数据为数据传输过程停止时将要传送的下一个数据，则当前路UART的XON、XOFF接收功能测试通过，否则，当前路UART的XON、XOFF接收功能测试不通过；

若待测UART芯片中各路UART的XON、XOFF接收功能测试均通过，则待测UART芯片的XON、XOFF接收功能测试通过，否则，待测UART芯片的XON、XOFF接收功能测试不通过。

进一步，测试过程中，通过以下方式实现时序的合成：

待测UART芯片的数据管脚和地址管脚均使用NRZ非归0波形格式；时钟输入管脚使用归0波形格式；

写有效信号设定为归1波形格式，下降沿锁存地址，上升沿锁存数据；

读有效信号设定为归1波形格式，下降沿锁存地址，比较沿在IOR下降沿之后。

进一步，所述测试台通过执行以下操作实现所述输出高低电平功能测试：

所述输出高低电平功能测试分为中断管脚、TX管脚、调制解调管脚、数据管脚的高低电平功能测试：其中，

中断管脚的高低电平功能测试：在有中断管脚参与的、测试通过的测试模式中，利用加流测压方式分别对中断管脚输出为高和中断管脚输出为低的情况进行测试，若加流测压的结果与中断管脚输出的电平一致，则中断管脚的高低电平功能测试，否则，中断管脚的高低电平功能测试不通过；

TX管脚的高低电平功能测试：在任一测试通过的测试模式中，寻找一处没有输出发送的行，若检测到所述没有输出发送的行对应的TX管脚输出的电平为高电平，则TX管脚的高电平功能测试通过；通过测试台向THR写入全0，若此时检测到TX管脚输出的电平为低电平，则TX管脚的低电平功能测试通过；

调制解调管脚的高低电平功能测试：用加流测压方式直接测试调制解调管脚，如加流测压的结果为高，则调制解调管脚的高电平功能测试通过；通过测试台将调制解调管脚的控制位至高，然后用加流测压方式测试调制解调管脚，如加流测压的结果为低，则调制解调管脚的低电平功能测试通过；

数据管脚的高低电平功能测试：通过测试台将待测UART芯片中读有效信号设定为NRZ非归零格式，进行数据管脚的高电平功能测试时，预先向寄存器写入全高数据；进行数据管脚的低电平功能测试时，预先向寄存器写入全低数据；分三行读取寄存器中的数据，并比较三行数据中的第二行数据的电平信号是否与预先向寄存器写入的数据高平信号一致，若一致，则数据管脚的高低电平功能测试通过，否则，数据管脚的高低电平功能测试不通过。

本发明有益效果如下：

本发明提供的基于测试台的多端口UART功能测试方法，具备如下有益效果：

第一，可以实现对多路UART的并行配置和监控，解决了数据发送等待时间个体差异的问题，并实现了数据帧的实时监控；

第二，通过波形格式的转换，减少了测试PATTERN的冗余，实现了输出高低电平的采集和测试，实现了UART芯片基本功能的测试。

本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书、权利要求书以及附图中所特别指出的内容中来实现和获得。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为本发明实施例中提供的基于测试台的多端口UART功能测试方法流程图；

图2为本发明实施例中提供的利用测试台初始化待测UART芯片的流程图

图3为本发明实施例中提供的XR16C854自动硬件流量控制流程图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。

首先，对UART芯片做如下简要说明：一片UART芯片内部具有多路独立的UART，每一路UART具有一套独立的控制寄存器，多路UART共用地址总线、数据总线、复位信号和时钟输入输出，通过片选信号可以分别寻址各路UART内部的寄存器。每路UART内部均具有发送FIFO和接收FIFO，可以减少CPU和UART之间的交互次数，避免长时间占用CPU资源。

本发明的一个具体实施例，公开了一种基于测试台的多端口UART功能测试方法，流程图如图1所示，该方法包括以下步骤：

步骤S1：连接待测UART芯片与所述测试台，并进行连接测试，若连接测试通过，则执行步骤S2；

在步骤S1中，可以通过以下方式实现待测UART芯片与测试台之间的连接：

将待测UART芯片的VCC端口连接到测试台(如ATE测试设备)的DPS通道(用于为UART芯片供电)上，将待测UART芯片的GND端口连到测试台的GND上；同时，在待测UART芯片的VCC端口旁边分别放置10uF电容进行滤波。在测试台上为待测UART芯片的其他引脚分配相应的数字通道，并将待测UART芯片的其它引脚分别对应连接到为其分配的测试台的数字通道上。同时，使用测试台为UART芯片提供外部时钟。

连接完成后，将DPS置0，使用加流测压方式进行连接测试，测量待测UART芯片管脚对地的反相二极管，若测量结果在设定范围内，则连接测试通过，表明测试台与待测UART芯片管脚连接良好，测试硬件制作成功。

步骤S2：利用所述测试台初始化待测UART芯片；流程图如图2所示；

步骤S21：首先通过测试台为待测UART芯片上电：具体地，测试台根据数据手册要求，向与待测UART芯片连接的DPS通道施加规定的工作电压，将待测UART芯片的RESET管脚拉高；

步骤S22：测试台等待数据手册规定的复位时间，随后将RESET拉低，清除复位状态，待测UART芯片进入正常工作状态；

步骤S23：待测UART芯片进入正常工作状态后，测试台读取待测UART芯片中所有可读寄存器的复位状态，若与数据手册规定的相应寄存器的预设状态均一致，则待测UART芯片的初始化通过，可以进入下一步测试；否则，初始化不成功，可尝试重新初始化，若多次初始化均不成功，考虑待测UART芯片自身是否不合格。

初始化通过后，测试台即可对待测UART芯片进行正式的测试，在后续的测试过程中，可通过以下方式实现时序的合成：

各路UART的通信管脚均分为两部分：一部分管脚用于与CPU通信，进行寄存器的设置和状态监测；另一部分管脚用于与总线和其它路UART通信，进行数据传输和流量监控。在测试实现过程中，使用测试台模拟CPU对待测UART芯片进行配置，同时监测总线输出管脚的高低电平。

测试PATTERN用于说明测试台每个周期应如何向待测UART芯片施加激励，并判断待测UART芯片的输出(即响应)是高电平还是低电平；其中，激励一般用“1”和“0”表示，响应一般用“H”和“L”表示；波形合成(即，时序合成)的过程，用于告知测试台所选用的激励(即“1”和“0”)的具体格式以及判断“H”、“L”的具体时间；其中，“1”和“0”一般又可以分为“NRZ非归0波形格式”、“归0波形格式”和“归1波形格式”，波形合成的过程就是通过合理配置波形以简化测试PATTERN。

为了在一行测试PATTERN中完成数据的写入和读出，时序合成应完全满足数据手册交流参数的要求，即：数据管脚和地址管脚均使用NRZ非归0波形格式；时钟输入管脚使用归0波形格式，保证高低电平占空比均为百分之50；写有效信号IOW下降沿锁存地址，上升沿锁存数据，IOW在测试过程中设定为归1波形格式，并且保证其下降沿地址保持稳定、上升沿数据保持稳定；读有效信号IOR下降沿锁存地址，间隔一定时间后数据被推出，为了可以连续地读取寄存器，IOR同样应设定为归1波形格式，下降沿地址保持稳定，比较沿在IOR下降沿之后。

满足了时序要求，就可以对待测UART芯片中的寄存器进行配置，配置过程中，多路UART被集成在一片UART芯片上，他们可以并行工作，互不干扰。因此，在具体实施过程中，可以同时选中多路UART，并同时对多路UART的寄存器写入同样的配置参数，以节省配置时间，但是，不可以同时对多路UART的寄存器进行读取操作，否则会导致总线竞争。

步骤S3：对初始化后的待测UART芯片进行测试；

在本实施例提供的基于测试台的多端口UART功能测试方法中，至少可以实现以下功能的测试：

(1)数据接收功能测试：

1)测试台控制待测UART芯片上电复位，并通过XTAL1管脚给待测UART芯片施加外部时钟；

2)测试台配置待测UART芯片中一路或多路UART的寄存器；具体地，测试台控制待测UART芯片进入波特率配置模式，配置波特率寄存器DLL(高位除数寄存器)和DLM(低位除数寄存器)，并根据数据手册计算出实际的数据传输速率，以确定所需配置的UART芯片的波特率。需要说明的是，外部时钟的频率与测试台的测试速率一致，同时，所配置的待测UART芯片的波特率为外部时钟频率的N倍。配置LCR线性控制寄存器，寄存器中规定了数据传输位数，校验位，停止位等数据格式具体信息。使能接收FIFO，设定接收FIFO的触发级别，开启接收中断。

3)此时，待测UART芯片的波特率和数据格式已经确定，通过测试台(例如，ATE测试设备)模拟真实总线传输环境，向一路或多路UART的RX端口施加满足波特率和数据帧格式要求的高低电平信号。其中，数据帧包括4部分，分别为一个BIT低电平的起始位，5-8位可设置的数据位，1-2位校验位，1BIT高电平的结束位。使用测试台为芯片的RX端口写入数据，每一个BIT高低电平在测试PATTERN中重复N次，完成起始位、数据位、校验位和结束位的传输，此时，若读取待测UART芯片中接收缓冲器接口寄存器RHR，可以得到与RX端施加电平对应的数据信息。若连续读取RHR，可以读取所有从RX端给芯片发送的数据信息。但是，在当接收到的数据未达到FIFO的触发级别之前，测试台不从RHR中读取数据，否则，无法检测到中断的产生。

4)对于配置好寄存器的各路UART，测试台分别执行以下操作，判断各路UART的数据接收功能测试是否通过：

当接收到的数据达到接收FIFO的触发级别时，期间一直不从RHR中读取数据，此时测试台将检测到UART芯片当前路UART的中断管脚会被拉高，以告知CPU有中断产生，此时读取中断状态寄存器，可以读到UART芯片产生了一个接收已满的中断。但是，即使UART芯片告知CPU有中断产生，此时一直通过RX端口为其写入数据，其依然能够不断的接收数据，即使接收FIFO已满，RHR仍然会接收数据覆盖之前的数据测试台；此时从RHR读取数据，直至接收FIFO中的数据小于中断触发级别时，中断信号会被清除，此时测试台将检测到中断管脚被拉低。在该过程中，测试台还要比较从RHR接收到的数据与RX端口发出的高低电平信号是否对应相同，若对应相同，且中断管脚的高低变化过程也与上述描述相符，则当前路UART的数据接收功能测试通过，否则，测试不通过。若待测UART芯片中各路UART的数据接收功能测试均通过，则待测UART芯片的数据接收功能测试通过，否则，待测UART芯片的数据接收功能测试不通过。

实际开展测试程序开发过程中，可以将UART芯片中的多个UART端口同时选中，同时配置多个UART端口的寄存器，并同时通过测试台为其写入数据，同时观测其中断信号的变化，即可完成一个UART芯片中多个UART端口的并行测试。但是，卸载(读取)接收FIFO过程中不可以并行读取多个UART收发器RHR中的数据，否则会导致总线竞争。并行测试的使用，充分地利用了测试台的数字通道资源，有效减少了测试PATTERN的冗余程度，简化了测试PATTERN的编写，同时充分考察了多个UART端口独立工作的能力。

(2)数据发送功能测试：

1)测试台控制待测UART芯片上电复位，并为待测UART芯片施加外部时钟；该过程可参考数据接收功能测试的相应步骤；

2)测试台配置待测UART芯片中一路或多路UART的寄存器；

通过测试台配置UART芯片的波特率控制寄存器DLL和DLM，并配置UART芯片的波特率为外部时钟频率的N倍；配置LCR线性控制寄存器，设定数据传输位数、校验位、停止位等数据格式具体信息；使能发送空中断，使能发送FIFO，设定发送FIFO的触发级别；

由测试台控制，连续向UART芯片的发送FIFO接口寄存器THR写入若干组数据，其中，所写入的数据大于发送FIFO的触发级别。写入第一个数据之后，数据会在输出波特率的驱动下一位一位的从UART端口的TX端口输出相应的高低电平，这个电平可以通过测试台进行监控。当发送FIFO中的数据小于发送FIFO的触发级别时，可以从INT管脚观测到一个中断信号的产生，该中断信号用于告知CPU发送FIFO中有可用空间，可以继续向发送FIFO写入数据，使用测试台读取中断状态寄存器后，芯片认为上级CPU收到此信号，此时中断信号清空。因此，若测试台检测TX端口输出的数据与写入THR的数据对应相同，同时，当写入THR数据小于发送FIFO的触发级别时，测试台通过INT管脚检测到中断信号，则当前路UART的数据发送功能测试通过，否则，当前路UART的数据发送功能测试不通过；若待测UART芯片中各路UART的数据发送功能测试均通过，则待测UART芯片的数据发送功能测试通过，否则，待测UART芯片的数据发送功能测试不通过。

UART在THR装载数据完成之后，会在一定时间内开始发送起始帧，然后按照规定的数据格式一个BIT一个BIT的发送数据，根据数据手册可知，这个等待时间是(8-24)*BOUDOUT(波特率是16×BOUDOUT)，但是是一个不定值。用户需要通过ATE检测TX管脚是否发送了与预期一致的数据帧，但是无法预期起始帧在哪里，这就给测试造成了很大的困扰。ATE测试设备是一种专门测试芯片功能和参数的设备，需要反馈给用户芯片是否合格。不确定的比较时间必然导致测试不合格，而芯片本身起始位的输出时间就是一个不定值。

调试过程中我们选取了大量的样片，使用示波器抓取从装载THR到TX端口发起始位这个等到时间；发现不同芯片等待时间不一致，同一个芯片不同接口等待时间也不一致，同一芯片同一接口重复测试等待时间也不一致。但是经过不同批次芯片验证，这个等待时间集中在10-12个BOUDOUT。

实际测试过程中，一个BIT数据应该判断TX端口N次。因为不定的等待时间，测试程序编写过程中采用以下测试方案：装载完THR之后，等待16个BOUDOUT时间不进行任何操作；将N次判断分为3行，第一行和第三行重复次数相同，不进行高低电平的判断，仅在第二行进行高低电平的判断，三行相加次数为N；第二行判断次数不超过1个BOUDOUT时间。这样就保证了等待时间在(8-24)*BOUDOUT之间的器件均能测试合格，此种测试方式，不仅可以实时的检测到TX的高低电平，还可以解决TX端口发送数据等待时间不定的问题，如果测试不合格，可以说明器件交流参数不满足数据手册要求，可判定为不合格。

(3)数据回环功能测试：

为了便于用户快速判断芯片自身是否存在问题，UART芯片为用户提供了回环功能，测试过程为：

1)测试台控制待测UART芯片上电复位，并为待测UART芯片施加外部时钟；该过程可参考数据接收功能测试的相应步骤；

2)测试台配置待测UART芯片中一路或多路UART的寄存器；测试台通过控制MCR[4]，使能回环功能；回环功能使能后，TX的输出和RX的输入均被旁路，他们在内部直接连接在一起，RTS，CTS，DTR，DSR等调制解调功能同样被禁能。打开接收FIFO和发送FIFO，设置波特率，通过LCR设置波形格式；

3)对于配置好寄存器的各路UART，测试台分别执行以下操作，判断各路UART的回环功能测试是否通过：

测试台向THR写入芯片数据手册规定的FIFO的最大数量，例如128BYTE，等到发送，从RHR读取数据，如果读取到的数据与写入到THR的数据一致，则当前路UART的回环功能测试通过，否则，当前路UART的回环功能测试不通过；若待测UART芯片中各路UART的回环功能测试均通过，则待测UART芯片的回环功能测试通过，否则，待测UART芯片的回环功能测试不通过。

(4)自动硬件流量控制功能测试

为了防止接收端数据溢出，UART为用户提供了自动硬件流量控制功能。原理图如图3所示，其原理说明如下：假定UARTA是接收设备，UARTB是发送设备，A设备的RTS#信号连接B设备的CTS#信号，设备A启动自动硬件流RTS#功能，当其接收FIFO中的可用数据小于中断触发级别-迟滞级别时，RTS#信号拉低，B设备CTS#随之拉低，B设备使能自动硬件流CTS#功能，CTS#信号被拉低，B设备开始将发送FIFO中的数据按照设定好的波特率和波形格式发出，A设备接收B设备发出的数据帧，当A设备中接收FIFO中的数据达到“中断触发级别时+迟滞级别”时，A设备自动将RTS#信号拉高，B设备的CTS#信号随之拉高，B设备发送完当前数据帧之后停止发送；当CPU从A设备接收FIFO中将数据读取到数据小于“中断触发级别-迟滞级别”时，数据的传输将会被重启。

自动硬件流功能实现了在没有CPU干预的情况下自动的启动和停止数据传输，在系统中应用自动硬件流量控制功能可以有效的防止数据溢出和丢失。分两步对UART自动硬件流量控制功能进行测试，即待测芯片分别作为接收器和发送器进行测试。若待测UART芯片的接收RTS#功能测试和发送CTS#功能测试均通过，则待测UART芯片的自动硬件流量控制功能测试通过，否则，待测UART芯片的自动硬件流量控制功能测试不通过。

1)当待测UART芯片作为接收器时：

测试台配置待测UART芯片中一路或多路UART的寄存器：测试台配置其使能RTS#功能，使能接收FIFO功能并配置接收FIFO的中断触发级别和迟滞级别；

对于完成寄存器配置的各路UART，测试台分别执行以下操作，判断各路UART的接收RTS#功能测试是否通过：

完成寄存器配置后，若测试台观测到RTS#引脚为低，则通过RX引脚向芯片写入数据，当芯片接收FIFO中的数据达到“中断触发级别+迟滞级别”之后，可以观测到RTS#引脚被拉高；测试台检测读取到的接收FIFO中的数据是否与通过RX引脚写入的数据对应一致，若对应一致，并且，当芯片接收FIFO中的数据小于“中断触发级别-迟滞级别”之后，若观测到RTS#引脚被拉低。则当前路UART的接收RTS#功能测试通过，否则，当前路UART的接收RTS#功能测试不通过；若待测UART芯片中各路UART的接收RTS#功能测试均通过，则待测UART芯片的接收RTS#功能测试通过，否则，待测UART芯片的接收RTS#功能测试不通过。

2)当待测UART芯片作为发送器时：

测试台配置待测UART芯片中一路或多路UART的寄存器：配置其使能CTS#功能，使能发送FIFO；

对于完成寄存器配置的各路UART，测试台分别执行以下操作，判断各路UART的发送CTS#功能测试是否通过：

测试台向THR写入数据，写入的数据为手册规定的FIFO的最大数量(例如，128BYTE的数据)，并使能自动硬件流量控制功能；

测试台将CTS#拉低，可以在芯片TX端口观测到输出信号，在数据还在发送过程某时刻将CTS#引脚拉高，发现发送完当前数据之后，TX端口不再发送数据，重新将CTS#引脚拉低，数据传输恢复，则当前路UART的发送CTS#功能测试通过，否则，当前路UART的发送CTS#功能测试不通过；若待测UART芯片中各路UART的发送CTS#功能测试均通过，则待测UART芯片的发送CTS#功能测试通过，否则，待测UART芯片的发送CTS#功能测试不通过。

(5)自动软件流量控制功能测试

除了上一节所述自动硬件流量控制方法，UART还为用户提供了自动软件流量控制方法，自动软件流不同于自动硬件流的地方在于：硬件流使用输入输出管脚的高低电平对数据传送进行控制，而软件流使用寄存器特征数据匹配方式进行流量控制。自动软件流量控制功能测试，包括：待测UART芯片作为接收器时的XON、XOFF发送功能测试，以及，待测UART芯片作为发送器时的XON、XOFF接收功能测试；若待测UART芯片的XON、XOFF发送功能测试和XON、XOFF接收功能测试均通过，则待测UART芯片的自动软件流量控制功能测试通过，否则，待测UART芯片的自动软件流量控制功能测试不通过。

1)当待测UART芯片作为接收器时：

测试台配置UART芯片中一路或多路UART的寄存器：使能XON、XOFF发送功能，分别为寄存器XON1、XON2、XOFF1、XOFF2设置特征值，使能接收FIFO，设定接收FIFO的中断触发级别；

对于完成寄存器配置的各路UART，测试台分别执行以下操作，判断各路UART的XON、XOFF发送功能测试是否通过：

使用测试台向芯片RX端口发送数据，当芯片接收到的数据达到中断触发级别后，两个波特率周期内将发送XOFF数据帧，从TX端口读到此数据帧，表明XOFF发送成功；XOFF发送成功后，测试台从接收FIFO中读取数据，当接收FIFO中的数据小于“中断触发级别-迟滞级别”时，可以从TX端口监测到XON数据帧，则当前路UART的XON、XOFF发送功能测试通过，否则，当前路UART的XON、XOFF发送功能测试不通过；其中，所述XOFF数据帧基于寄存器XOFF1和/或XOFF2设置的特征值得到；所述XON数据帧基于寄存器XON1和/或XON2设定的特征值得到；若待测UART芯片中各路UART的XON、XOFF发送功能测试均通过，则待测UART芯片的XON、XOFF发送功能测试通过，否则，待测UART芯片的XON、XOFF发送功能测试不通过。

2)当待测UART芯片作为发送器时：

测试台配置UART芯片中一路或多路UART的寄存器：使能XON、XOFF接收功能，分别为寄存器XON1、XON2、XOFF1、XOFF2设置特征值，使能发送FIFO；

对于完成寄存器配置的各路UART，测试台分别执行以下操作，判断各路UART的XON、XOFF接收功能测试是否通过：

通过测试台连续向发送FIFO写入数据；此时可以从芯片TX端口监测到符合写入数据格式的高低电平，向芯片RX端口写入满足数据格式的XOFF信号，当前数据传输完成之后TX端口输出被拉高，传输数据停止；在此向芯片RX端口写入XON信号，可以监测到芯片重启数据发送，且发送的数据正是停止时将要传送的下一个数据，则当前路UART的XON、XOFF接收功能测试通过，否则，当前路UART的XON、XOFF接收功能测试不通过；若待测UART芯片中各路UART的XON、XOFF接收功能测试均通过，则待测UART芯片的XON、XOFF接收功能测试通过，否则，待测UART芯片的XON、XOFF接收功能测试不通过。

(6)输出高电平功能测试、输出低电平功能测试

输出高低电平的测试分为中断管脚、TX管脚、调制解调管脚、数据管脚四类分别进行测试。其中，

1)中断管脚的高低电平测试，利用测试通过的功能PATTERN，直接分别停在中断高或者中断低的行进行加流测压即可；

2)TX管脚的高电平直接在已经测试合格的PATTERN中寻找一处没有输出发送的行(此时TX管脚应为高电平)，停在此行测试即可；

因为数据帧起始时间不定，不能准确预测到低电平输出时间，编写新的测试PATTERN，将THR写入全0的数据，在数据帧中间找一行进行加流测压，保证测试时TX输出数据为低电平。

3)调制解调管脚的高电平测试直接停在任何位置进行加流测压即可，低电平测试需要重新编写测试PATTERN，在PATTERN中将调制解调管脚控制位至高，调制解调管脚即可输出低电平，在低电平处进行加流测压即可。

4)数据管脚的测试不能直接利用调试合格的测试图形，因为读有效拉高之后，数据保持一段时间后会变成高阻状态，测试数据管脚的输出高低电平时需要保证数据为确定的高低状态。改变读有效的波形格式，从归1的波形格式改为NRZ非归零格式，原来用一行对寄存器进行读取，改为用三行进行读取；三行地址管脚保持稳定电平，读有效信号由高变低再变高，停在第二行数据一直有效；测试高电平是预先将寄存器写入全高数据，测试低电平时预先将寄存器写入全低数据。

与现有技术相比，本实施例提供的基于测试台的多端口UART功能测试方法，可以实现对多路UART的并行配置和监控，解决了数据发送等待时间个体差异的问题，并实现了数据帧的实时监控；同时，通过波形格式的转换，减少了测试PATTERN的冗余，实现了输出高低电平的采集和测试，实现了UART芯片基本功能的测试。

本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种基于测试台的多端口UART功能测试方法，其特征在于，所述方法包括以下步骤：

连接待测UART芯片与所述测试台，并进行连接测试，若连接测试通过，则利用所述测试台初始化所述待测UART芯片；

利用所述测试台对初始化后的待测UART芯片进行功能测试，其中所述功能测试包括自动软件流量控制功能；以及

所述功能测试还包括接收功能测试、数据发送功能测试和输出高低电平功能测试中的一个或多个。

2.根据权利要求1所述的基于测试台的多端口UART功能测试方法，其特征在于，所述利用所述测试台初始化所述待测UART芯片，包括：

通过测试台为待测UART芯片上电，拉高待测UART芯片的RESET管脚；

测试台等待复位时间后，拉低待测UART芯片的RESET管脚；

测试台读取待测UART芯片中所有可读寄存器的复位状态，若读取的各寄存器的复位状态与相应寄存器的预设状态均一致，则待测UART芯片初始化通过；否则，重新初始化。

3.根据权利要求1所述的基于测试台的多端口UART功能测试方法，其特征在于，所述测试台通过执行以下操作实现所述数据接收功能测试：

测试台控制待测UART芯片上电复位，并为待测UART芯片施加外部时钟；

测试台配置待测UART芯片中一路或多路UART的寄存器；配置待测UART芯片的波特率寄存器，使得所配置的待测UART芯片的波特率为外部时钟频率的N倍；配置LCR线性控制寄存器，确定所述数据帧中的内容；使能所述UART芯片的接收FIFO，设定所述接收FIFO的触发级别，开启接收中断；

由测试台向配置好寄存器的一路或多路UART的RX端口施加满足待测UART芯片波特率和数据帧格式要求的高低电平信号并发出；

对于配置好寄存器的各路UART，测试台分别执行以下操作，判断各路UART的数据接收功能测试是否通过：

当测试台接收到的数据达到接收FIFO的触发级别时，若检测到中断管脚被拉高，则读取RHR接收到的数据；若RHR接收到的数据与RX端口发出的高低电平信号对应相同，并且，当RHR中未读取的数据低于接收FIFO的触发级别时检测到中断管脚被拉低，则当前路UART的数据接收功能测试通过，否则，当前路UART的数据接收功能测试不通过；

其中，所述测试台在同一时间内仅能读取一路UART中RHR接收到的数据；

若待测UART芯片中各路UART的数据接收功能测试均通过，则待测UART芯片的数据接收功能测试通过，否则，待测UART芯片的数据接收功能测试不通过。

4.根据权利要求1所述的基于测试台的多端口UART功能测试方法，其特征在于，所述测试台通过执行以下操作实现所述数据发送功能测试：

测试台控制待测UART芯片上电复位，并为待测UART芯片施加外部时钟；

测试台配置待测UART芯片中一路或多路UART的寄存器：配置待测UART芯片的波特率寄存器，使得所配置的待测UART芯片的波特率为外部时钟频率的N倍；配置LCR线性控制寄存器，确定所述数据帧中的内容；使能发送空中断，使能发送FIFO，设定所述发送FIFO的触发级别

对于配置好寄存器的各路UART，测试台分别执行以下操作，判断各路UART的数据发送功能测试是否通过：

由测试台向THR连续写入数据，并通过TX端口输出所写入数据对应的高低电平；其中，所写入的数据大于发送FIFO的触发级别；

若测试台检测TX端口输出的数据与写入THR的数据对应相同，同时，当写入THR数据小于发送FIFO的触发级别时，测试台通过INT管脚检测到中断信号，则当前路UART的数据发送功能测试通过，否则，当前路UART的数据发送功能测试不通过；

若待测UART芯片中各路UART的数据发送功能测试均通过，则待测UART芯片的数据发送功能测试通过，否则，待测UART芯片的数据发送功能测试不通过。

5.根据权利要求4所述的基于测试台的多端口UART功能测试方法，其特征在于，

对于完成THR数据写入的各路UART，测试台等待16个BOUDOUT时间后，执行以下操作检测当前路UART的TX端口发送的数据：

测试台将N次判断分为三行，第一行和第三行重复次数相同，且不进行高低电平的判断，仅在第二行进行高低电平的判断，第二行判断次数不超过1个BOUDOUT时间；

其中，三行相加次数为N。

6.根据权利要求1所述的的基于测试台的多端口UART功能测试方法，其特征在于，

所述自动软件流量控制功能测试，包括：待测UART芯片作为接收器时的XON、XOFF发送功能测试，以及，待测UART芯片作为发送器时的XON、XOFF接收功能测试；

若待测UART芯片的XON、XOFF发送功能测试和XON、XOFF接收功能测试均通过，则待测UART芯片的自动软件流量控制功能测试通过，否则，待测UART芯片的自动软件流量控制功能测试不通过。

7.根据权利要求6所述的基于测试台的多端口UART功能测试方法，其特征在于，

当待测UART芯片作为接收器时：

测试台配置UART芯片中一路或多路UART的寄存器：使能XON、XOFF发送功能，分别为寄存器XON1、XON2、XOFF1、XOFF2设置特征值；使能接收FIFO，设定接收FIFO的中断触发级别；

对于完成寄存器配置的各路UART，测试台分别执行以下操作，判断各路UART的XON、XOFF发送功能测试是否通过：

使用测试台向RX端口发送数据，当接收到的数据达到所述中断触发级别后，若测试台在两个波特率周期内从TX端口读到XOFF数据帧，则XOFF发送成功；

XOFF发送成功后，测试台从接收FIFO中读取数据，当接收FIFO中的数据小于“中断触发级别-迟滞级别”时，若测试台从TX端口监测到XON数据帧，则当前路UART的XON、XOFF发送功能测试通过，否则，当前路UART的XON、XOFF发送功能测试不通过；

其中，所述XOFF数据帧基于寄存器XOFF1和/或XOFF2设置的特征值得到；所述XON数据帧基于寄存器XON1和/或XON2设定的特征值得到；

若待测UART芯片中各路UART的XON、XOFF发送功能测试均通过，则待测UART芯片的XON、XOFF发送功能测试通过，否则，待测UART芯片的XON、XOFF发送功能测试不通过。

8.根据权利要求7所述的基于测试台的多端口UART功能测试方法，其特征在于，

当待测UART芯片作为发送器时：

测试台配置UART芯片中一路或多路UART的寄存器：使能XON、XOFF接收功能，分别为寄存器XON1、XON2、XOFF1、XOFF2设置特征值，使能发送FIFO；

对于完成寄存器配置的各路UART，测试台分别执行以下操作，判断各路UART的XON、XOFF接收功能测试是否通过：

通过测试台连续向发送FIFO写入数据并发送，并通过TX端口监测接收到的高低电平是否与向发送FIFO写入的数据对应相同；

测试台在数据发送过程的某一时刻向RX端口写入XOFF数据帧，并通过测试台检测TX端口是否在当前数据传输完成之后被拉高，并数据传输过程停止，若是，则向RX端口写入XON数据帧，再次通过测试台检测TX端口是否恢复数据传输，若是，且发送的数据为数据传输过程停止时将要传送的下一个数据，则当前路UART的XON、XOFF接收功能测试通过，否则，当前路UART的XON、XOFF接收功能测试不通过；

若待测UART芯片中各路UART的XON、XOFF接收功能测试均通过，则待测UART芯片的XON、XOFF接收功能测试通过，否则，待测UART芯片的XON、XOFF接收功能测试不通过。

9.根据权利要求3-8中任一项所述的基于测试台的多端口UART功能测试方法，其特征在于，测试过程中，通过以下方式实现时序的合成：

待测UART芯片的数据管脚和地址管脚均使用NRZ非归0波形格式；时钟输入管脚使用归0波形格式；

写有效信号设定为归1波形格式，下降沿锁存地址，上升沿锁存数据；

读有效信号设定为归1波形格式，下降沿锁存地址，比较沿在IOR下降沿之后。

10.根据权利要求1所述的基于测试台的多端口UART功能测试方法，其特征在于，所述测试台通过执行以下操作实现所述输出高低电平功能测试：

所述输出高低电平功能测试分为中断管脚、TX管脚、调制解调管脚、数据管脚的高低电平功能测试：其中，

中断管脚的高低电平功能测试：在有中断管脚参与的、测试通过的测试模式中，利用加流测压方式分别对中断管脚输出为高和中断管脚输出为低的情况进行测试，若加流测压的结果与中断管脚输出的电平一致，则中断管脚的高低电平功能测试，否则，中断管脚的高低电平功能测试不通过；

TX管脚的高低电平功能测试：在任一测试通过的测试模式中，寻找一处没有输出发送的行，若检测到所述没有输出发送的行对应的TX管脚输出的电平为高电平，则TX管脚的高电平功能测试通过；通过测试台向THR写入全0，若此时检测到TX管脚输出的电平为低电平，则TX管脚的低电平功能测试通过；

调制解调管脚的高低电平功能测试：用加流测压方式直接测试调制解调管脚，如加流测压的结果为高，则调制解调管脚的高电平功能测试通过；通过测试台将调制解调管脚的控制位至高，然后用加流测压方式测试调制解调管脚，如加流测压的结果为低，则调制解调管脚的低电平功能测试通过；

数据管脚的高低电平功能测试：通过测试台将待测UART芯片中读有效信号设定为NRZ非归零格式，进行数据管脚的高电平功能测试时，预先向寄存器写入全高数据；进行数据管脚的低电平功能测试时，预先向寄存器写入全低数据；分三行读取寄存器中的数据，并比较三行数据中的第二行数据的电平信号是否与预先向寄存器写入的数据高平信号一致，若一致，则数据管脚的高低电平功能测试通过，否则，数据管脚的高低电平功能测试不通过。

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