CN115201736A - 一种ate设备的通道延时自动校准方法及其系统 - Google Patents

Abstract

本发明提出了一种ATE设备的通道延时自动校准方法及其系统，方法包括通道接收校准和通道发送校准。通道发送校准包括：选定参考通道和被测通道；控制ATE设备使参考通道和被测通道同时发送检测信号；通过校准板检测参考通道和被测通道在发送该检测信号过程中的时间差，将时间差作为该通道的第一发送时延差；重新选定被测通道，检测得到各个通道的第一发送时延差；基于各个通道的第一发送时延差，校准ATE设备各通道发送信号的时间，以实现各个通道的同步发送。本发明的方案可精准实现各通道的同步发送和同步接收，无需数量众多的高速继电器阵列，电路结构简单，检测成本远低，不受ATE设备通道数的限制，兼容性强。

Description

一种ATE设备的通道延时自动校准方法及其系统

技术领域

本发明涉及半导体测试领域，特别涉及一种ATE设备的通道延时自动校准方法及其系统。

背景技术

ATE(Automatic Test Equipment)是自动测试设备，它是一种由高性能计算机控制的测试仪器的集合体，是由测试仪和计算机组合而成的测试系统，计算机通过运行测试机程序的指令来控制测试硬件。半导体芯片ATE用于检测集成电路的功能和性能的完整性，是集成电路生产制造流程中确保集成电路品质的重要设备，其对集成电路测试通常需经过测试机程序设计、程序编译、向量加载、测试执行四个过程。

由于功能板卡结构尺寸、电路本身和内部线缆等多方面原因，ATE设备各通道之间信号延迟不一致，需要对各个通道之间的延迟进行校准，使各通道时延相等。ATE行业内对通道时延的校准，简称为AC校准。现有的AC校准方案为通过高速继电器阵列对各通道进行切换，比较各通道之间的信号延迟时间ATE设备的参数调整。

然而，随着近年来芯片集成度的提升,芯片上集成的引脚数越来越多，导致ATE设备上的通道数大幅增加，部分型号的ATE设备通道数量已达数千。而现有的AC校准方案，仅适用于通道数较少的设备。若采用该方案对通道数上千的设备进行校准，则需要使用上千个高速继电器。高速继电器的价格高昂，该方案中上千个高速继电器所需的成本是巨大的。且上千个高速继电器也难以集成到电路板上。即使能集成到电路板上，不仅电路板的尺寸严重超标，不符合ATE设备的要求，而且难以对电路板的进行后续检测维修。一旦某个高速继电器损坏，则需要一一检测排查，需要投入巨大的成本。

此外，由于不同ATE设备上通道数不同，通道分布的位置也存在差异，导致现有的AC校准方案兼容性较差，集成有特定数量高速继电器的电路板往往只能适用于特定的ATE设备。

发明内容

有鉴于此，本发明提出了一种ATE设备的通道延时自动校准方法及其系统，具体方案如下：

一种ATE设备的通道延时自动校准方法，包括如下，

从多个通道中选定参考通道，连通所述参考通道与预设校准板；

从多个通道中选定被测通道，连通所述校准板和所述被测通道；

控制ATE设备使所述参考通道和所述被测通道同时发送检测信号；

通过所述校准板检测所述参考通道和所述被测通道在发送该检测信号过程中的时间差，将所述时间差作为该通道的第一发送时延差；

重新选定被测通道，检测得到各个通道的第一发送时延差；

基于各个通道的第一发送时延差，校准ATE设备各通道发送信号的时间，以实现各个通道的同步发送。

在一个具体实施例中，还包括，通过校准板同时输出检测信号至所述参考通道和所述被测通道；

通过ATE设备测量所述参考通道和所述被测通道接收该检测信号过程中的时间差，将所述时间差作为该通道的第一接收时延差；

重新选定被测通道，测量得到各个通道的第一接收时延差；

基于各个通道的第一接收时延差，校准ATE设备各通道接收信号的时间，以实现各个通道的同步接收。

在一个具体实施例中，通过预设参考通道测试线连接所述参考通道和所述校准板，所述参考通道测试线的一端设有用于固定连接被测通道的数据接头；

通过预设被测通道测试线连接所述被测通道和所述校准板，所述被测通道测试线的一端设有用于连接被测通道的测试探针；

所述参考通道测试线和所述被测通道测试线传输同一信号所用的传输时间相同。

在一个具体实施例中，通过预设转接板牵引出ATE设备上各个通道；

所述测试探针承载于预设移动装置上，通过所述移动装置改变所述测试探针的位置以更改被测通道。

在一个具体实施例中，在所述校准板中：

通过预设FPGA控制预设继电器切换信号发送模式和信号接收模式；

在所述信号发送模式下，通过所述继电器接收来自所述参考通道和所述被测通道的检测信号，通过预设比较器模块比较所述参考通道和所述被测通道在发送检测信号各个时刻的状态，并通过所述FPGA计算所述参考通道和所述被测通道在发送该检测信号过程中的时间差；

在所述信号接收模式下，通过所述FPGA生成检测信号并输出至继电器，所述继电器将该检测信号分别传递至参考通道和被测通道。

在一个具体实施例中，所述继电器包括第一外接口、第二外接口、第一通道端、第二通道端、第三通道端和第四通道端；

通过所述第一外接口连接所述参考通道，通过所述第二外接口连接所述被测通道；

在所述信号发送模式下，通过第一外接口输入所述参考通道发送的检测信号，通过第二外接口输入所述被测通道发送的检测信号，通过所述第一通道端输出所述参考通道发送的检测信号，通过所述第三通道端输出所述被测通道发送的检测信号；

在所述信号接收模式下，通过所述第二通道端输入被所述参考通道接收的检测信号，通过所述第四通道端输入被所述被测通道接收的检测信号，通过所述第一外接口输出被所述参考通道接收的检测信号，通过所述第二外接口输出被所述被测通道接收的检测信号。

一种ATE设备的通道延时自动校准系统，用于实现上述所述的通道延时自动校准方法，系统包括：

ATE设备，预设有多个通道；

转接板，连接所述ATE设备，用于引出各个通道；

主机，连接所述ATE设备，用于从通道中选定参考通道和被测通道，并控制参考通道和被测通道同步发送检测信号；控制基于各个通道的第一发送时延差，校准ATE设备各通道发送信号的时间，以实现各通道同步发送；

校准板，连接参考通道和被测通道，用于检测所述参考通道和所述被测通道在发送该检测信号过程中的时间差，将所述时间差作为该通道的第一发送时延差，并上报各个通道的第一发送时延差至所述主机。

在一个具体实施例中，还包括：

所述校准板，还用于同步输出检测信号至所述参考通道和所述被测通道；

所述ATE设备，还用于测量所述参考通道和所述被测通道接收该检测信号过程中的时间差，将所述时间差作为该通道的第一接收时延差，上报各个通道的第一接收时延差至所述主机；

所述主机，还用于基于各个通道的第一接收时延差，设定所述ATE设备在使用该通道接收信号时需要延时接收的时间，以实现各个通道的同步接收。

在一个具体实施例中，所述系统还包括：

参考通道测试线，一端设有用于固定连接所述参考通道的数据接口，另一端连接所述校准板；

被测通道测试线，一端设有用于连接被测通道的测试探针，另一端连接所述校准板；

移动装置，固定连接所述测试探针，连接所述主机，用于受所述主机的控制改变所述测试探针的位置以更改被测通道；

所述参考通道测试线和所述被测通道测试线传输同一信号所用的传输时间相同。

在一个具体实施例中，所述校准板包括比较器模块、FPGA和至少一个继电器，所述比较器模块分别连接所述FPGA和所述继电器；

所述FPGA，用于控制所述继电器切换信号发送模式和信号接收模式；在所述信号发送模式下，计算所述参考通道和所述被测通道在发送检测信号过程中的时间差，得到第一发送时延差；在所述信号接收模式下，生成检测信号并输出至所述继电器；

所述继电器，用于在所述信号发送模式下，接收来自所述参考通道和所述被测通道的检测信号；在所述信号接收模式下，将所述FPGA生成的检测信号分别传递至参考通道和被测通道；

所述比较器模块，用于在所述信号发送模式下，比较所述参考通道和所述被测通道在发送检测信号各个时刻的状态得到比较结果，并将比较结果输出至所述FPGA。

有益效果：本发明提出了一种ATE设备的通道延时自动校准方法及其系统，可实现ATE设备通道的接收延时校准和发送延时校准，精准实现各通道的同步发送和同步接收。方案无需数量众多的高速继电器阵列，电路结构简单，检测成本远低于现有采用大量继电器的方案。校准过程全自动运行，结构尺寸可匹配ATE测试设备，不受ATE设备通道数的限制，具有很强的兼容性。

附图说明

图1为本发明实施例对通道发送信号的延时校准流程示意图；

图2为本发明实施例对通道接收信号的延时校准流程示意图；

图3为本发明实施例自动校准系统结构示意图；

图4为本发明实施例转接板与通道测试线对接面示意图；

图5为本发明实施例校准板功能模块示意图。

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

附图标记：1-ATE设备；2-转接板；3-校准板；4-主机；5-移动装置；21-继电器；22-比较器模块；23-FPGA；24-对外插接件模块；25-电源模块；231-进位链延迟测量模块；232-通道信号发送模块；233-逻辑通信模块；234-继电器控制模块。

具体实施方式

在下文中，将更全面地描述本发明公开的各种实施例。本发明公开可具有各种实施例，并且可在其中做出调整和改变。然而，应理解：不存在将本发明公开的各种实施例限于在此公开的特定实施例的意图，而是应将本发明公开理解为涵盖落入本发明公开的各种实施例的精神和范围内的所有调整、等同物和/或可选方案。

在本发明公开的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明公开的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明公开的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明公开的各种实施例中被清楚地限定。

实施例1

本发明实施例1公开了一种ATE设备的通道延时自动校准方法，依靠简单的电路结构即可实现ATE设备中各通道的延时自动校准，无需数量众多的高速继电器阵列，并且具有很强的兼容性。测试方法流程如说明书附图1和附图2所示，具体方案如下：

一种ATE设备的通道延时自动校准方法，包括信号发送校准和信号接收校准。ATE设备上的通道不仅会发送数据，还会接受特定设备传输的数据，ATE设备对信号的同步性具有极高的要求，不仅要求各通道发送信号同步，还要求各通道接收信号同步。

信号发送校准，即为采用各个通道发送信号的延时校准，以实现各通道能够同步发送某一信号。信号接收校准，即为采用各个通道接收信号的延时校准，以实现各通道能够同步接收某一信号。现有的通道延时校准方案，普遍是针对信号发送进行校准或是针对信号接收进行校准，鲜有方案能够同时实现信号发送的校准和针对信号接收的校准。

对通道发送信号的延时校准如说明书附图1所示，具体包括：

101、从多个通道中选定参考通道，连通参考通道与预设校准板；

102、从多个通道中选定被测通道，连通校准板和被测通道；

103、控制ATE设备使参考通道和被测通道同时发送检测信号；

104、通过校准板检测参考通道和被测通道在发送该检测信号过程中的时间差，将时间差作为该通道的第一发送时延差；

105、重新选定被测通道，检测得到各个通道的第一发送时延差；

106、基于各个通道的第一发送时延差，校准ATE设备各通道发送信号的时间，以实现各个通道的同步发送。

对通道接收信号的延时校准如说明书附图2所示，具体包括：

201、从多个通道中选定参考通道，连通参考通道与预设校准板；

202、从多个通道中选定被测通道，连通校准板和被测通道；

203、通过校准板同时输出检测信号至参考通道和被测通道；

204、通过ATE设备测量参考通道和被测通道接收该检测信号过程中的时间差，将时间差作为该通道的第一接收时延差；

205、重新选定被测通道，测量得到各个通道的第一接收时延差；

206、基于各个通道的第一接收时延差，校准ATE设备各通道接收信号的时间，以实现各个通道的同步接收。

本实施例的通道延时自动校准方法适用于包括ATE设备、转接板和校准板、移动装置的系统。其中，校准板上设有继电器。系统如说明书附图3所示。

关于参考通道，ATE设备上各个需要检测的通道都可作为参考通道，可任意选取。以参考通道为基准，测量得到各个通道相对于参考通道的时间差。时间差可理解为包括相对于参考通道延迟的时间和提前的时间。以发送信号为例，可能会存在部分通道早于参考通道发送，需要适应性的延后这部分通道发送信号的时间。也可能会存在部分通道晚于参考通道发送信号，需要适应性的提前这部分通道发送信号的时间。同理，接收信号同样存在延迟接收和提前接收的情况。优选地，可将相对于参考通道延迟发送或延迟接收的时间记为“-”，相对于参考通道提前发送或提前接收的时间记为“+”。例如，通道A相对于参考通道延迟接收2ns，通道B相对于参考通道提前发送2ns，则通道A的第一接收时延差为-2ns，通道B的第一发送时延差为+2ns。优选地，构建各通道时延表，记载各个通道的第一发送时延差和第一接收时延差，当通道全部测量完毕，基于各通道时延表校准更新ATE设备中的相关参数，以实现各通道发送同步和接受同步。

在一个具体实施例中，得到各通道的第一发送时延差后，选取相对于参考通道延迟时间最大的通道为基准通道，获取其他通道相对于基准通道延迟发送的时间，即基准通道的第一发送时延差之间与其它各个通道的第一发送时延差的差值，将该差值作为各通道延迟发送的时间。同理，得到各通道的第一接收时延差后，选取相对于参考通道延迟时间最大的通道为基准通道，获取其他通道相对于基准通道延迟接收的时间，即基准通道的第一发送时延差之间与其它各个通道的第一发送时延差的差值，将该差值作为各通道延迟接收的时间。

例如，基准通道的第一接收时延差为-2ns，通道A的第一接收时延差为-1ns，通道B的第一接收时延差为+3ns，则通道A需要延迟的时间为1ns，通道B需要延迟的时间为5ns。基准通道即为最迟接收或最迟发送的通道，以该通道为基准，其它所有通道都需延迟发送或延迟接收，最终实现所有通道同步发送或同步接收。

优选地，第一发送时延差和第一接收时延差均是通过统计该通道数次数据后，再取加权平均数得到的。例如，统计1000次被测通道i相对于参考通道上升沿/下降沿的时间差，再取加权平均。

在本实施例中，转接板安装在ATE设备上，并在转接板上引出ATE设备的各通道接口。针对不同ATE测试设备，无需更换校准板，只需根据ATE设备的具体结构，设计转接板，从而简化电路设计难度和复杂度，提升核心模块利用率，提高兼容性。无论是通道数上千的ATE设备，还是通道数数百的ATE设备，都可设计出相应的转接板进行转接。转接板可以根据ATE设备结构形式以线缆、接插件对接或POGO Pin压接形式引出ATE设备各通道，正面与通道测试线对接处形式见图4。如图4所示，各通道在板上被设计为棋盘式。

在本实施例中，通过预设参考通道测试线连接参考通道和校准板，参考通道测试线的一端设有用于固定连接被测通道的数据接头；通过预设被测通道测试线连接被测通道和校准板，被测通道测试线的一端设有用于连接被测通道的测试探针。说明书附图3中，校准板安装在转接板上。校准板对外一端通过参考通道测试线连接参考通道，另一端连接被测通道测试线后固定在移动装置上。参考通道可根据ATE设备自行选取，选定后参考通道固定不变。参考通道对外输出形式为固定连接器输出，例如SMA射频头，便于与参考通道测试线固定；其他通道设计成圆形表贴焊盘形式，方便与测试探针接触，焊盘大小可设计成0.1-0.3mm²之间；为简化后续的位置控制，除参考通道外，各通道之间可设置成等间距形式，如图4中间距L可取1mm。

需要说明的是，为确保校准精度，需保证参考通道测试线和被测通道测试线传输同一信号所用的传输时间相同。优选地，参考通道测试线和被测通道测试线长度相等，以消除线缆长度不一致带来的误差。

其中，测试探针承载于预设移动装置上，通过移动装置改变测试探针的位置以更改被测通道，具体如说明书附图3所示。图3提供了一种移动装置——XYZ三轴运动装置。XYZ三轴运动装置上设有可移动的运动终端。主机控制XYZ三轴运动装置，控制固定在运动终端上的测试探针连接转接板上的被测通道，校准板测量被测通道和参考通道之间的时延差；测量完成，控制XYZ三轴运动装置切换通道，测量下一个通道的时延差，直至完成全部通道测量。

关于检测信号，在进行通道发送信号的延时校准时，主机可控制ATE设备通过参考通道和被测通道输出方波信号；在进行通道接收信号的延时校准时，校准板通过参考通道和被测通道输出方波信号。方波信号的频率可根据通道误差的等级进行设置。通道之间的时间差通常是纳秒级，优选地，检测信号的频率为100Mhz，周期为10纳秒。

其中，校准板的结构如说明书附图5所示，主要负责对参考通道与被测通道进行延时测量，对外输出信号用于ATE通道接收延时校准，以及上报校准数据。在校准板中：通过预设FPGA控制预设继电器切换信号发送模式和信号接收模式；在信号发送模式下，通过继电器接收来自参考通道和被测通道的检测信号，通过预设比较器模块比较参考通道和被测通道在发送检测信号各个时刻的上升沿/下降沿状态，并通过FPGA计算参考通道和被测通道在发送该检测信号过程中的时间差；在信号接收模式下，通过FPGA生成检测信号并输出至继电器，继电器将该检测信号分别传递至参考通道和被测通道。

在校准板中，无需数量众多的高速继电器阵列既可实现通道发送时间校准，电路结构简单，成本较低。校准板兼容性高，校准过程全自动运行，结构尺寸可匹配ATE设备，不会受通道数的限制。高速继电器可通过通道切换，选择延迟测量通道或信号输出通道，延迟测量通道对应信号发送模式，用于ATE通道发送延时校准。信号输出通道对应信号接收模式，用于ATE通道接收延时校准。继电器可选择1个双刀双掷高速继电器或2个单刀双掷继电器。

比较器模块选用行业内通用高速比较器，例如ADI公司的ADCMP572/573、HMC674LC3C、HMC874等型号。例如ADCMP572输出上升/下降时间为35ps，确定性抖动为10ps，理论上通道校准误差可控制在45ps以下，可满足ATE设备时间测试需求，利用性能更好的高速比较器或改进FPGA内部算法性能将会进一步提高。

优选地，继电器包括第一外接口、第二外接口、第一通道端、第二通道端、第三通道端和第四通道端；通过第一外接口连接参考通道，通过第二外接口连接被测通道；

在信号发送模式下，通过第一外接口输入参考通道发送的检测信号，通过第二外接口输入被测通道发送的检测信号，通过第一通道端输出参考通道发送的检测信号到比较器模块，通过第三通道端输出被测通道发送的检测信号到比较器模块；比较器模块通过比较两种检测信号在上升沿/下降沿上的差异，输出比较结果至FPGA。

在信号接收模式下，FPGA输出检测信号至第二通道端和第四通道端，通过第二通道端输入被参考通道接收的检测信号，通过第四通道端输入被被测通道接收的检测信号，通过第一外接口输出被参考通道接收的检测信号，通过第二外接口输出被被测通道接收的检测信号。

FPGA内部模块主要可分为进位链延迟测量模块、通道信号发送模块、继电器控制模块和逻辑通信模块。进位链延迟测量模块利用FPGA内部硬件进位链资源，进行合理分配资源并优化布局布线，延迟和测量精度可精确到25ps以下，可满足ATE设备的时间延迟要求。通道信号发送模块对外同步输出2路检测信号，为ATE通道接收延时校准提供外部输入信号。继电器控制模块用于控制继电器进行通道切换。逻辑通信模块用于对外数据发送、通信信号的接受与解析和内部逻辑状态的控制管理。

本实施例提供了一种ATE设备的通道延时自动校准方法，可实现ATE设备通道的接收延时校准和发送延时校准，精准实现各通道的同步发送和同步接收。方案无需数量众多的高速继电器阵列，电路结构简单，检测成本远低于现有采用大量继电器的方案。校准过程全自动运行，结构尺寸可匹配ATE测试设备，不受ATE设备通道数的限制，具有很强的兼容性。

实施例2

本发明实施例2公开了一种ATE设备的通道延时自动校准装置，用于实现实施例1的一种ATE设备的通道延时自动校准方法，通道延时自动校准装置的具体结构如说明书附图3所示，具体方案如下：

一种ATE设备的通道延时自动校准系统，包括ATE设备1、转接板2、校准板3、移动装置5、主机4和线缆结构件等部分。本实施例的自动校准系统能够实现对ATE设备1通道的接收延时校准和发送延时校准。

ATE设备1，预设有多个通道；用于测量参考通道和被测通道接收该检测信号过程中的时间差，将时间差作为该通道的第一接收时延差，上报各个通道的第一接收时延差至主机4；

转接板2，连接ATE设备1，用于引出各个通道；转接板2安装在ATE设备上，板上引出ATE设备各通道接口。转接板2可以根据ATE设备结构形式以线缆、接插件对接或POGO Pin压接形式引出ATE设备各通道。

主机4，通过ATE连接线连接ATE设备1，通过校准板3通信线连接校准板3，通过三轴控制线连接XYZ三轴运动装置。用于从通道中选定参考通道和被测通道，并控制参考通道和被测通道同步发送检测信号；控制基于各个通道的第一发送时延差，校准ATE设备1各通道发送信号的时间，以实现各通道同步发送；以及，基于各个通道的第一接收时延差，设定ATE设备1在使用该通道接收信号时需要延时接收的时间，以实现各个通道的同步接收。

校准板3，连接参考通道和被测通道，用于检测参考通道和被测通道在发送该检测信号过程中的时间差，将时间差作为该通道的第一发送时延差，并上报各个通道的第一发送时延差至主机4。还用于同步输出检测信号至参考通道和被测通道。

参考通道测试线，一端设有用于固定连接参考通道的数据接口，另一端连接校准板3；被测通道测试线，一端设有用于连接被测通道的测试探针，另一端连接校准板3；参考通道测试线和被测通道测试线传输同一信号所用的传输时间相同。参考通道对外输出形式为固定连接器输出，例如SMA射频头，便于与参考通道测试线固定。其他通道设计成圆形表贴焊盘形式，方便与测试探针接触，焊盘大小可设计成0.1-0.3mm²之间。

移动装置5，固定连接测试探针，连接主机4，用于受主机4的控制改变测试探针的位置以更改被测通道。说明书附图3提供了一种移动装置5——XYZ三轴运动装置，可控制运动终端在X、Y和Z轴3个方向上进行运动，通过主机4可实现自动化精确控制，定位精度普遍在±0.02mm以下，精度可匹配转接板2，并在其上运动，准确将测试探针定位到被测通道。

校准板3主要负责对参考通道与被测通道进行延时测量，对外输出信号用于ATE通道接收延时校准，以及上报校准数据。校准板3包括比较器模块22、FPGA23、对外插接件模块24、电源模块25和至少一个继电器21，比较器模块22分别连接FPGA23和继电器21，校准板3的结构如说明书附图5所示。

FPGA23，用于控制继电器21切换信号发送模式和信号接收模式；在信号发送模式下，计算参考通道和被测通道在发送检测信号过程中的时间差；在信号接收模式下，生成检测信号并输出至继电器21。FPGA23中包括进位链延迟测量模块231、逻辑通信模块233、通道信号发送模块232和继电器控制模块234。进位链延迟测量模块231接收比较器模块22输出的比较结果，计算出第一发送时延差。通道信号发送模块232用于发送检测信号至继电器21。继电器控制模块234用于控制继电器21切换延迟测量通道和信号输出通道。逻辑通信模块233连接外插接件模块，用于与外部装置建立逻辑通信。电源模块25连接对外插接件模块24，为FPGA23供电。

继电器21，用于在信号发送模式下，接收来自参考通道和被测通道的检测信号；在信号接收模式下，将FPGA23生成的检测信号分别传递至参考通道和被测通道；继电器21可选择1个双刀双掷高速继电器21或2个单刀双掷继电器21。

比较器模块22，用于在信号发送模式下，比较参考通道和被测通道在发送检测信号各个时刻的状态得到比较结果，并将比较结果输出至FPGA23。比较器模块22选用行业内通用高速比较器，例如ADI公司的ADCMP572/573、HMC674LC3C、HMC874等型号。例如ADCMP572输出上升/下降时间为35ps，确定性抖动为10ps，理论上通道校准误差可控制在45ps以下，可满足ATE设备1时间测试需求，利用性能更好的高速比较器或改进FPGA23内部算法性能将会进一步提高。

在校准板3中：通过预设FPGA23控制预设继电器21切换信号发送模式和信号接收模式；在信号发送模式下，通过继电器21接收来自参考通道和被测通道的检测信号，通过预设比较器模块22比较参考通道和被测通道在发送检测信号各个时刻的状态，并通过进位链延迟测量模块231计算参考通道和被测通道在发送该检测信号过程中的时间差；在信号接收模式下，FPGA23生成检测信号并通过通道信号发送模块232输出至继电器21，继电器21将该检测信号分别传递至参考通道和被测通道。

在校准板3中，无需数量众多的高速继电器21阵列既可实现通道发送时间校准，电路结构简单，成本较低。校准板3兼容性强，校准过程全自动运行，结构尺寸可匹配ATE测试设备，不会受通道数的限制。高速继电器21可通过通道切换，选择延迟测量通道或信号输出通道，延迟测量通道对应信号发送模式，用于ATE通道发送延时校准。信号输出通道对应信号接收模式，用于ATE通道接收延时校准。

本实施例公开了一种ATE设备的通道延时自动校准系统，将实施例1的测试方法系统化，使其更具实用性。

本发明提出了一种ATE设备的通道延时自动校准方法及其系统，可实现ATE设备通道的接收延时校准和发送延时校准，精准实现各通道的同步发送和同步接收。方案无需数量众多的高速继电器阵列，电路结构简单，检测成本远低于现有采用大量继电器的方案。校准过程全自动运行，结构尺寸可匹配ATE测试设备，不受ATE设备通道数的限制，具有很强的兼容性。

本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一个或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。上述本发明序号仅仅为了描述，不代表实施场景的优劣。以上公开的仅为本发明的几个具体实施场景，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.一种ATE设备的通道延时自动校准方法，其特征在于，包括如下，

从多个通道中选定参考通道，连通所述参考通道与预设校准板；

从多个通道中选定被测通道，连通所述校准板和所述被测通道；

控制ATE设备使所述参考通道和所述被测通道同时发送检测信号；

通过所述校准板检测所述参考通道和所述被测通道在发送该检测信号过程中的时间差，将所述时间差作为该通道的第一发送时延差；

重新选定被测通道，检测得到各个通道的第一发送时延差；

基于各个通道的第一发送时延差，校准ATE设备各通道发送信号的时间，以实现各个通道的同步发送。

2.根据权利要求1所述的通道延时自动校准方法，其特征在于，还包括，通过校准板同时输出检测信号至所述参考通道和所述被测通道；

通过ATE设备测量所述参考通道和所述被测通道接收该检测信号过程中的时间差，将所述时间差作为该通道的第一接收时延差；

重新选定被测通道，测量得到各个通道的第一接收时延差；

基于各个通道的第一接收时延差，校准ATE设备各通道接收信号的时间，以实现各个通道的同步接收。

3.根据权利要求1所述的通道延时自动校准方法，其特征在于，通过预设参考通道测试线连接所述参考通道和所述校准板，所述参考通道测试线的一端设有用于固定连接被测通道的数据接头；

通过预设被测通道测试线连接所述被测通道和所述校准板，所述被测通道测试线的一端设有用于连接被测通道的测试探针；

所述参考通道测试线和所述被测通道测试线传输同一信号所用的传输时间相同。

4.根据权利要求3所述的通道延时自动校准方法，其特征在于，通过预设转接板牵引出ATE设备上各个通道；

所述测试探针承载于预设移动装置上，通过所述移动装置改变所述测试探针的位置以更改被测通道。

5.根据权利要求2所述的通道延时自动校准方法，其特征在于，在所述校准板中：

通过预设FPGA控制预设继电器切换信号发送模式和信号接收模式；

在所述信号发送模式下，通过所述继电器接收来自所述参考通道和所述被测通道的检测信号，通过预设比较器模块比较所述参考通道和所述被测通道在发送检测信号各个时刻的状态，并通过所述FPGA计算所述参考通道和所述被测通道在发送该检测信号过程中的时间差；

在所述信号接收模式下，通过所述FPGA生成检测信号并输出至继电器，所述继电器将该检测信号分别传递至参考通道和被测通道。

6.根据权利要求5所述的通道延时自动校准方法，其特征在于，所述继电器包括第一外接口、第二外接口、第一通道端、第二通道端、第三通道端和第四通道端；

通过所述第一外接口连接所述参考通道，通过所述第二外接口连接所述被测通道；

在所述信号发送模式下，通过第一外接口输入所述参考通道发送的检测信号，通过第二外接口输入所述被测通道发送的检测信号，通过所述第一通道端输出所述参考通道发送的检测信号，通过所述第三通道端输出所述被测通道发送的检测信号；

在所述信号接收模式下，通过所述第二通道端输入被所述参考通道接收的检测信号，通过所述第四通道端输入被所述被测通道接收的检测信号，通过所述第一外接口输出被所述参考通道接收的检测信号，通过所述第二外接口输出被所述被测通道接收的检测信号。

7.一种ATE设备的通道延时自动校准系统，其特征在于，用于实现权利要求1所述的通道延时自动校准方法，系统包括：

ATE设备，预设有多个通道；

转接板，连接所述ATE设备，用于引出各个通道；

主机，连接所述ATE设备，用于从通道中选定参考通道和被测通道，并控制参考通道和被测通道同步发送检测信号；控制基于各个通道的第一发送时延差，校准ATE设备各通道发送信号的时间，以实现各通道同步发送；

校准板，连接参考通道和被测通道，用于检测所述参考通道和所述被测通道在发送该检测信号过程中的时间差，将所述时间差作为该通道的第一发送时延差，并上报各个通道的所述第一发送时延差至所述主机。

8.根据权利要求7所述的通道延时自动校准系统，其特征在于，

所述校准板，还用于同步输出检测信号至所述参考通道和所述被测通道；

所述ATE设备，还用于测量所述参考通道和所述被测通道接收该检测信号过程中的时间差，将所述时间差作为该通道的第一接收时延差，上报各个通道的第一接收时延差至所述主机；

所述主机，还用于基于各个通道的第一接收时延差，设定所述ATE设备在使用该通道接收信号时需要延时接收的时间，以实现各个通道的同步接收。

9.根据权利要求7所述的通道延时自动校准系统，其特征在于，所述系统还包括：

参考通道测试线，一端设有用于固定连接所述参考通道的数据接口，另一端连接所述校准板；

被测通道测试线，一端设有用于连接被测通道的测试探针，另一端连接所述校准板；

移动装置，固定连接所述测试探针，连接所述主机，用于受所述主机的控制改变所述测试探针的位置以更改被测通道；

所述参考通道测试线和所述被测通道测试线传输同一信号所用的传输时间相同。

10.根据权利要求7所述的通道延时自动校准系统，其特征在于，所述校准板包括比较器模块、FPGA和至少一个继电器，所述比较器模块分别连接所述FPGA和所述继电器；

所述FPGA，用于控制所述继电器切换信号发送模式和信号接收模式；在所述信号发送模式下，计算所述参考通道和所述被测通道在发送检测信号过程中的时间差，得到第一发送时延差；在所述信号接收模式下，生成检测信号并输出至所述继电器；

所述继电器，用于在所述信号发送模式下，接收来自所述参考通道和所述被测通道的检测信号；在所述信号接收模式下，将所述FPGA生成的检测信号分别传递至参考通道和被测通道；

所述比较器模块，用于在所述信号发送模式下，比较所述参考通道和所述被测通道在发送检测信号各个时刻的状态得到比较结果，并将比较结果输出至所述FPGA。

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