JPS6225348A - アドレスバス拡張方式 - Google Patents
アドレスバス拡張方式Info
- Publication number
- JPS6225348A JPS6225348A JP16518185A JP16518185A JPS6225348A JP S6225348 A JPS6225348 A JP S6225348A JP 16518185 A JP16518185 A JP 16518185A JP 16518185 A JP16518185 A JP 16518185A JP S6225348 A JPS6225348 A JP S6225348A
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- Japan
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- register
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- gate
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、汎用８ビツト系ｌチツプ型マイクロプロセッ
サ−のアドレスバス方式に関し、特に、自由なアドレス
に対するプログラム実行やメモリ参照ひいてはソフトウ
ェアの高度利用ｒ白■９目とするようなアドレスバス拡
張方式に関するものである０ 〔従来の技術〕 従来、この種のアドレスバス拡張方式は、汎用プロセッ
サー、特に、アドレス幅が１６ビツト以上のものに於い
ては、リロケーション・レジスタ方式−ｔページマツピ
ング方式等が有り、又、１６ビツト系及びそれ以上のビ
ット数の１チップ型マイクロプロセッサ−に於いても同
様な方式が採用されている。汎用プロセッサーには拡張
を意識したアドレスバス及び付帯回路が存在し、１６ビ
ツ、ト以上の１チップ型マイクロプロセッサ−に於いて
は、１チツプ型であってもアドレスバス拡張用の信号が
用意されている為、アドレス空間を拡張することは困難
では無い。
サ−のアドレスバス方式に関し、特に、自由なアドレス
に対するプログラム実行やメモリ参照ひいてはソフトウ
ェアの高度利用ｒ白■９目とするようなアドレスバス拡
張方式に関するものである０ 〔従来の技術〕 従来、この種のアドレスバス拡張方式は、汎用プロセッ
サー、特に、アドレス幅が１６ビツト以上のものに於い
ては、リロケーション・レジスタ方式−ｔページマツピ
ング方式等が有り、又、１６ビツト系及びそれ以上のビ
ット数の１チップ型マイクロプロセッサ−に於いても同
様な方式が採用されている。汎用プロセッサーには拡張
を意識したアドレスバス及び付帯回路が存在し、１６ビ
ツ、ト以上の１チップ型マイクロプロセッサ−に於いて
は、１チツプ型であってもアドレスバス拡張用の信号が
用意されている為、アドレス空間を拡張することは困難
では無い。
しかしながら８ビツト系１チツプ型マイクロプロセッサ
−に於けるメモリアドレス空間は、アドレスバスが１６
ビツト幅であり、又メモリアドレス拡張は考慮されてい
ない為、上限として６４に語に制限されており、６４に
語以上のメモリを必要とする場合には、６４に語と同一
のメモリを別個に設け、この別メモリ上（実質的には不
遵ｄなアドレス空間）にてプログラムを実行するような
バンク切換方式を用いてメモリ増加に対応している。
−に於けるメモリアドレス空間は、アドレスバスが１６
ビツト幅であり、又メモリアドレス拡張は考慮されてい
ない為、上限として６４に語に制限されており、６４に
語以上のメモリを必要とする場合には、６４に語と同一
のメモリを別個に設け、この別メモリ上（実質的には不
遵ｄなアドレス空間）にてプログラムを実行するような
バンク切換方式を用いてメモリ増加に対応している。
このような従来方式においては、メモリを６４に語単位
あるいは、６４に語以内の一定の大きさの１つのバンク
として接続して鏝成するが、この方式の問題点を図を用
い、プログラム実行及びメモリ参照動作に分けて説明す
る。
あるいは、６４に語以内の一定の大きさの１つのバンク
として接続して鏝成するが、この方式の問題点を図を用
い、プログラム実行及びメモリ参照動作に分けて説明す
る。
１）６４に語単位によるバンク切換方式の場合（１）
プログラム実行時 第４図に示すように、６４に語単位のバンク０，１．２
にそれぞれプログラムＡ 、 １３ 。
プログラム実行時 第４図に示すように、６４に語単位のバンク０，１．２
にそれぞれプログラムＡ 、 １３ 。
Ｃが入っていた場合、それぞれのプログラムは図示のご
とくバンクを切換ることにより実行は可能であるが、プ
ログラムカランタ値は現在実行中の値に限定される為、
自由な位置（アドレス）からの実行は困難となる。
とくバンクを切換ることにより実行は可能であるが、プ
ログラムカランタ値は現在実行中の値に限定される為、
自由な位置（アドレス）からの実行は困難となる。
（２） メモリ参照時
第５図のとと＜（ｎ＋１）バンク目のプログラムＢがｎ
バンク目のａ番地（アドレス）を参照しようとする場合
、ｎバンクのａ番地と（ｎ＋１）バンクのａ′番地とは
同一であり、ｎｔ＜ンクの内容でなく、（ｎ＋１）バン
クつまり自分の属しているバンク内を参照する事になり
、ｎバンク内ａ番地の参照は不可能である。
バンク目のａ番地（アドレス）を参照しようとする場合
、ｎバンクのａ番地と（ｎ＋１）バンクのａ′番地とは
同一であり、ｎｔ＜ンクの内容でなく、（ｎ＋１）バン
クつまり自分の属しているバンク内を参照する事になり
、ｎバンク内ａ番地の参照は不可能である。
２）６４に語未満の単位によるバンク切換方式の場合
（１）プログラム実行時
第６図に示すように、（Ｘ ＋ １ ） Ｋ飴から６４
に語までの０．１．２バンクにそれぞれＡ、Ｂ、Ｃの各
プログラムが入っている場合、図示のごとくバンクを切
換る事に可能であるが、各プログラムは６４に語全てを
使用出来きず又ｌ）の（１）項と同様に自由なアドレス
指定によるプログラムの実行は困難である。
に語までの０．１．２バンクにそれぞれＡ、Ｂ、Ｃの各
プログラムが入っている場合、図示のごとくバンクを切
換る事に可能であるが、各プログラムは６４に語全てを
使用出来きず又ｌ）の（１）項と同様に自由なアドレス
指定によるプログラムの実行は困難である。
（２） メモリ参照時
第７図のごとく、バンク１からバンク２のａ番地の内容
を参照する場合には、第８図に示すごとく、まずバンク
１からバンクＯに切り換え、バンク０に於いて、バンク
２をバンクＯに接続（Ｏ〜６４に飴までの連続した空間
とする）シ、バンク０内のプログラムにてａ番地の内容
をバンク０内のａ′番地に移送後、バンクｌに戻す為の
バンク切換を行い、バンク１ではａ′番地を参照する方
法により行う。
を参照する場合には、第８図に示すごとく、まずバンク
１からバンクＯに切り換え、バンク０に於いて、バンク
２をバンクＯに接続（Ｏ〜６４に飴までの連続した空間
とする）シ、バンク０内のプログラムにてａ番地の内容
をバンク０内のａ′番地に移送後、バンクｌに戻す為の
バンク切換を行い、バンク１ではａ′番地を参照する方
法により行う。
この様にバンクＯ内に各バンクに共通のエリア及びメモ
リ参照のプログラムを必要とするため、多数回のメモリ
参照を行なう場合には、処理の増大を招き、更に連続し
たメモリ、特に、０〜ＸＫ語までの共通エリアに入らな
いデータファイルに対するメモリ参照／検索はシーケン
シャル（逐次）にしか行なえず、高速処理を要求される
システムに於けるバイナリサーチ手法は使用出来きす、
処理時間の増大を招くことになる。
リ参照のプログラムを必要とするため、多数回のメモリ
参照を行なう場合には、処理の増大を招き、更に連続し
たメモリ、特に、０〜ＸＫ語までの共通エリアに入らな
いデータファイルに対するメモリ参照／検索はシーケン
シャル（逐次）にしか行なえず、高速処理を要求される
システムに於けるバイナリサーチ手法は使用出来きす、
処理時間の増大を招くことになる。
以上に述べたとおり、従来の方式はプログラム実行に於
いて、自由なアドレス変更は困難であり、また、メモリ
参照は不可能あるいは非常に制約され、この結果により
処理速度が増大し、システムによっては使用出来きない
という問題点′ｆ！：／Ｗシている。
いて、自由なアドレス変更は困難であり、また、メモリ
参照は不可能あるいは非常に制約され、この結果により
処理速度が増大し、システムによっては使用出来きない
という問題点′ｆ！：／Ｗシている。
本発明の方式は、プロセッサーが発生する基本アドレス
信号で定まるアドレス数を拡張単位とするようなアドレ
スバス拡張方式において、基本アドレス信号の出力を制
御する第１ゲートと、 プログラム実行対象のアドレスが基本アドレス信号で定
する最大アドレス以上のアドレスに係わるときにプログ
ラム移動先アドレスの拡張単位数を指定するための拡張
アドレス信号がプロセッサーによって設定されるアドレ
ス拡張用レジスタと、アドレス拡張用レジスタの出力を
制御する第２ゲートと、 メモリ参照対象のアドレスが他の拡張単位に属するとき
に拡張単位数を指定する拡張アドレス信号がプロセッサ
ーによって設定される拡張作業用レジスタと、 拡張作業用レジスタの出力を：ｂｌＢａする第３ケート
と、 プロセッサーからの制御信号に基づいて第１ゲート、第
２ゲート、第３ゲートおよびアドレス拡張用レジスタの
それぞれを＋ＥＩＪ Ｉｌｌするための各信号を生成す
るタイミング回路 と金設け、第１ゲートの出力と第２ケートまたは第３ゲ
ートの出力と全アドレス信号として使用するようにした
ことを特徴とする。
信号で定まるアドレス数を拡張単位とするようなアドレ
スバス拡張方式において、基本アドレス信号の出力を制
御する第１ゲートと、 プログラム実行対象のアドレスが基本アドレス信号で定
する最大アドレス以上のアドレスに係わるときにプログ
ラム移動先アドレスの拡張単位数を指定するための拡張
アドレス信号がプロセッサーによって設定されるアドレ
ス拡張用レジスタと、アドレス拡張用レジスタの出力を
制御する第２ゲートと、 メモリ参照対象のアドレスが他の拡張単位に属するとき
に拡張単位数を指定する拡張アドレス信号がプロセッサ
ーによって設定される拡張作業用レジスタと、 拡張作業用レジスタの出力を：ｂｌＢａする第３ケート
と、 プロセッサーからの制御信号に基づいて第１ゲート、第
２ゲート、第３ゲートおよびアドレス拡張用レジスタの
それぞれを＋ＥＩＪ Ｉｌｌするための各信号を生成す
るタイミング回路 と金設け、第１ゲートの出力と第２ケートまたは第３ゲ
ートの出力と全アドレス信号として使用するようにした
ことを特徴とする。
次に本発明について図面をＣ照し、実施例ＶＣついて説
明する。
明する。
第１図は本発明の一実施例のブロック図であり、１は８
ビツト系ｌチツプ型のマイクロプロセッサ−であり、２
は通常の１６ビツトＳのアドレスバス、３は拡張用アド
レスバス、８は１６ビツト幅の作業用レジスタ、９は拡
張作業用レジスタ、１０はアドレス拡張用レジスタ、４
は１１！１渚のアドレスバスのゲート回路、５は１６ビ
ツト幅の作業用レジスタ８に対するゲート回路、６は拡
張ヂ作業用レジスタ９に対するゲート回路、７はアドレ
ス拡張用レジスタ１０に対するゲート回路、１１は各谷
ゲート回路４，５．６および７を制ユＰするタイミング
を作成するタイミング回路、１２は通常データバス、１
３は拡張されたアドレスバスである。
ビツト系ｌチツプ型のマイクロプロセッサ−であり、２
は通常の１６ビツトＳのアドレスバス、３は拡張用アド
レスバス、８は１６ビツト幅の作業用レジスタ、９は拡
張作業用レジスタ、１０はアドレス拡張用レジスタ、４
は１１！１渚のアドレスバスのゲート回路、５は１６ビ
ツト幅の作業用レジスタ８に対するゲート回路、６は拡
張ヂ作業用レジスタ９に対するゲート回路、７はアドレ
ス拡張用レジスタ１０に対するゲート回路、１１は各谷
ゲート回路４，５．６および７を制ユＰするタイミング
を作成するタイミング回路、１２は通常データバス、１
３は拡張されたアドレスバスである。
更に上記ゲート回路４，５．６および７を制御する信号
として、ａはゲート回路５に対する開信号、ｂはゲート
回路６に対する開信号、Ｃはゲート回路７に対する閉信
号であり、本閉信号Ｃは開信号ａあるいはｂが出力きれ
るとき及びアドレス拡張用レジスタ１０がセットされた
次周期命令実行サイクル時に於いて出力され、Ｃ′はゲ
ート回路４に対する閉信号であり、開信号ａが出力され
ている間出力される。これら信号を生成するための制御
信号として、作業用し′ジスタ使用指示信号ｄ、拡張作
業用しジスタ使用指示信号ｅ、命令実行サイクル信号ｆ
、タイミング回路１１に対するリセット信号（次周期の
マシンサイクル指示信号でもある）ｇ、アドレス拡張用
レジスタ１０及びタイミング回路１１に対するリセット
信号りがあり、リセット信号りは外部から割込信号とし
て、また、マイクロプロセッサーｌからリセット信号と
して供給される。
として、ａはゲート回路５に対する開信号、ｂはゲート
回路６に対する開信号、Ｃはゲート回路７に対する閉信
号であり、本閉信号Ｃは開信号ａあるいはｂが出力きれ
るとき及びアドレス拡張用レジスタ１０がセットされた
次周期命令実行サイクル時に於いて出力され、Ｃ′はゲ
ート回路４に対する閉信号であり、開信号ａが出力され
ている間出力される。これら信号を生成するための制御
信号として、作業用し′ジスタ使用指示信号ｄ、拡張作
業用しジスタ使用指示信号ｅ、命令実行サイクル信号ｆ
、タイミング回路１１に対するリセット信号（次周期の
マシンサイクル指示信号でもある）ｇ、アドレス拡張用
レジスタ１０及びタイミング回路１１に対するリセット
信号りがあり、リセット信号りは外部から割込信号とし
て、また、マイクロプロセッサーｌからリセット信号と
して供給される。
第２図は拡張アドレス空間（６４に語ごとに区切られる
）に於けるプログラム実行、また、第３図は拡張アドレ
ス空間に於けるメモリ参照それぞれを説明するための図
である。
）に於けるプログラム実行、また、第３図は拡張アドレ
ス空間に於けるメモリ参照それぞれを説明するための図
である。
以下、第１図とともに第２図および第：３図′ｆｒ、参
照しながらプログラム実行及びメモリ参照に分けて説明
する。
照しながらプログラム実行及びメモリ参照に分けて説明
する。
１）プログラム実行の場合
１．１） Ｏ〜６４Ｋｉ以内から拡張アドレスへ移行
の場合・・・・・・第２図■ 第２図中■で示すように、先ず、マイクロプロセッサ−
１は飛び先アドレス（実行すべきアドレス）の拡張アド
レス部を第１図のアドレス拡張用レジスタ１０にセット
し、次に、通常の移行命令を実行し、最後に、この移行
命令実行時に於いてゲート回路４の１６ビツトアドレス
とアドレス拡張用レジスタ１０の拡張アドレス部とによ
りアドレスバス１３に所望のアドレス信号が生成され移
行する。
の場合・・・・・・第２図■ 第２図中■で示すように、先ず、マイクロプロセッサ−
１は飛び先アドレス（実行すべきアドレス）の拡張アド
レス部を第１図のアドレス拡張用レジスタ１０にセット
し、次に、通常の移行命令を実行し、最後に、この移行
命令実行時に於いてゲート回路４の１６ビツトアドレス
とアドレス拡張用レジスタ１０の拡張アドレス部とによ
りアドレスバス１３に所望のアドレス信号が生成され移
行する。
１．２）拡張アドレス部から０〜６４に語以内へ移行の
場合・・・・・・第２図■ （１）プログラム実行中に外部割込あるいはリセット信
号入力時 ｇ１図においてリセット信号りが入力することにより、
アドレス拡張用レジスタ１０が０にリセットされ、一般
にプロセッサが有する基本機能によって割込／リセット
に対応したＯ〜６４に語の特定アドレスが生成され移行
する。
場合・・・・・・第２図■ （１）プログラム実行中に外部割込あるいはリセット信
号入力時 ｇ１図においてリセット信号りが入力することにより、
アドレス拡張用レジスタ１０が０にリセットされ、一般
にプロセッサが有する基本機能によって割込／リセット
に対応したＯ〜６４に語の特定アドレスが生成され移行
する。
（２） プログラムの移行命令実行時
マイクロプロセラ？−１は飛び先アドレスの拡張部（こ
の場合はＯにセット）を第１図のアドレス拡張レジスタ
１０にセットし、以下第１．１）項における後半部と同
様な動作が行なわれる。
の場合はＯにセット）を第１図のアドレス拡張レジスタ
１０にセットし、以下第１．１）項における後半部と同
様な動作が行なわれる。
１．３）拡張部間での移行・・・・・・第２図■第１．
１）項と同様な動作が行なわれる。
１）項と同様な動作が行なわれる。
尚、移行先に於いては戻υ番地はアドレス拡張用レジス
タ１０に入力する事により得られる。
タ１０に入力する事により得られる。
２）メモリ参照の場合
Ｚｌ） プログラム実行外の拡張アドレスのメモリ参
照の場合・・・・・・第３図■ （１）通常の内部インデックスレジスタを使用する場合 先ず、マイクロプロセッサ−１は２１１；１図の拡張作
業用レジスタ９に参照すべき拡張アドレス部をセットし
、拡張作業用レジスタ使用指示信号ｅを出力して、次に
、内部インデックスを使用したメモリ参照命令を実行す
る。
照の場合・・・・・・第３図■ （１）通常の内部インデックスレジスタを使用する場合 先ず、マイクロプロセッサ−１は２１１；１図の拡張作
業用レジスタ９に参照すべき拡張アドレス部をセットし
、拡張作業用レジスタ使用指示信号ｅを出力して、次に
、内部インデックスを使用したメモリ参照命令を実行す
る。
このメモリ参照命令実行時においては、メモリ参照命令
の命令ツイツチサイクルが終了後、命令実行サイクル信
号ｆが出力され、タイミング回路１１では開信号すを出
力してゲート６を開とし、更に閉信号Ｃを出力しゲート
回路７を閉としてアドレスを生成出力する。この結果に
より、参照命令実行終了時にはメモリ参照先のデータが
データバス１２を経由してマイクロプロセッサ−１に入
力され参照されることになる。
の命令ツイツチサイクルが終了後、命令実行サイクル信
号ｆが出力され、タイミング回路１１では開信号すを出
力してゲート６を開とし、更に閉信号Ｃを出力しゲート
回路７を閉としてアドレスを生成出力する。この結果に
より、参照命令実行終了時にはメモリ参照先のデータが
データバス１２を経由してマイクロプロセッサ−１に入
力され参照されることになる。
（２）通常の内部インデックスを使用しない場合先ず、
マイクロプロセッサ−１は第１図の作業用レジスタ８と
拡張作業用レジスタ９とに参照すべき拡張アドレス部を
セットして作業用レジスタ使用指示信号ｄおよび拡張作
業用レジスタ使用指示信号ｅを出力し、次に、メモリ参
照命令を実行する。このメモリ参照命令実行時において
はメモリ参照命令の命令ツイツチサイクルが終了時、命
令実行サイクル信号ｆが出力され、タイミング回路１１
では開信号ａおよびｂを出力し、ゲート回路５および６
を開とし、また閉信号Ｃ及びＣ′によりゲート回路４及
び７のゲートが閉となり、参照すべきアドレスが生成出
力される。この結果により、参照命令実行終了時にはメ
モリ参照先のデータがデータバス１２経由にてマイクロ
プロセッサ−１に入力される。
マイクロプロセッサ−１は第１図の作業用レジスタ８と
拡張作業用レジスタ９とに参照すべき拡張アドレス部を
セットして作業用レジスタ使用指示信号ｄおよび拡張作
業用レジスタ使用指示信号ｅを出力し、次に、メモリ参
照命令を実行する。このメモリ参照命令実行時において
はメモリ参照命令の命令ツイツチサイクルが終了時、命
令実行サイクル信号ｆが出力され、タイミング回路１１
では開信号ａおよびｂを出力し、ゲート回路５および６
を開とし、また閉信号Ｃ及びＣ′によりゲート回路４及
び７のゲートが閉となり、参照すべきアドレスが生成出
力される。この結果により、参照命令実行終了時にはメ
モリ参照先のデータがデータバス１２経由にてマイクロ
プロセッサ−１に入力される。
ここで、（１）及び（２）に於いてはｌメモリ参照命令
実行ごとに次の周期のマシンサイクルに入力する為、タ
イミング回路１１はリセット信号ｇによりリセットされ
る事になり、連続してメモリ参照を行なう場合には上述
の動作を蝶返し行なう事になる。
実行ごとに次の周期のマシンサイクルに入力する為、タ
イミング回路１１はリセット信号ｇによりリセットされ
る事になり、連続してメモリ参照を行なう場合には上述
の動作を蝶返し行なう事になる。
Ｚ２）拡張部内に於けるメモリ参照・・・・・・第３図
■マイクロブロセッ丈−１は通常のメモリ参照命令を行
なう。
■マイクロブロセッ丈−１は通常のメモリ参照命令を行
なう。
以上説明した様に、本発明は、８ビツト系１チツプ型マ
イクロプロセッサ−に於いて従来のバンク切換方式と異
なり、拡張部への移行はそのアドレスをセットするのみ
で容易に行なえ、又、メモリ参照に於いても作業用レジ
スタへのアドレスセット及びその使用信号を出力するこ
とによシ行なえる為、巨大なアドレス空間の利用が可能
となり、更に既存のソフトウェアの流用が可能となり、
さらにプログラム自体が簡素化される事によりソ７ｌ・
ウェアの信頼性向上にもつながるという効果を有する。
イクロプロセッサ−に於いて従来のバンク切換方式と異
なり、拡張部への移行はそのアドレスをセットするのみ
で容易に行なえ、又、メモリ参照に於いても作業用レジ
スタへのアドレスセット及びその使用信号を出力するこ
とによシ行なえる為、巨大なアドレス空間の利用が可能
となり、更に既存のソフトウェアの流用が可能となり、
さらにプログラム自体が簡素化される事によりソ７ｌ・
ウェアの信頼性向上にもつながるという効果を有する。
又、拡張レジスタの大きさは自由に設定可能であること
から実質的には無限のアドレス空間音生じ得る。
から実質的には無限のアドレス空間音生じ得る。
第１図は本発明の一実施例に対するブロック図、第２図
と第３図とは本実施例を説明するための図であり、また
、第４図、第５図、第６図、第７図および第８図は従来
例乞説明するための図である。 １・・・・・・マイクロプロセッサ−１２・・・・・・
アドレスバス、３・・・・・・拡張用アドレスバス、４
，５，６゜７・・・−・・ゲート回路、８・・・・一作
業用レジスタ、９・−・・−拡張作業用レジスタ、１０
・・・・・・アドレス拡張用レジスタ、１１・・・・・
・タイミング回路、１２・・・・・・データバス、１３
・・・・・・拡張されたアドレスバス、ａ。 り・・・・・・開信号、ｃ、ｃ’・・・・・・閉信号、
ｄ・・・・・・作業用レジスタ使用指示信号、ｅ・・・
・−・拡張Ｉ作業用レジスタｌ重用指示信号、ｆ・−・
・・・命令実行サイクル信号、ｇ、■】・・・・・・タ
イミング回路リセット信号。 、７茅 １ 図 ｔ””’ 代理人 弁理士 内 ＠ 晋 （。 ミ′ 茅 ２ 図 芽 、３ 図 １．） 、茅 ４ 酊 ρ： 矛 ５ 閃 茅 ｔＴｇＪ −亭 ７ 凹 茅 ｇ 凹
と第３図とは本実施例を説明するための図であり、また
、第４図、第５図、第６図、第７図および第８図は従来
例乞説明するための図である。 １・・・・・・マイクロプロセッサ−１２・・・・・・
アドレスバス、３・・・・・・拡張用アドレスバス、４
，５，６゜７・・・−・・ゲート回路、８・・・・一作
業用レジスタ、９・−・・−拡張作業用レジスタ、１０
・・・・・・アドレス拡張用レジスタ、１１・・・・・
・タイミング回路、１２・・・・・・データバス、１３
・・・・・・拡張されたアドレスバス、ａ。 り・・・・・・開信号、ｃ、ｃ’・・・・・・閉信号、
ｄ・・・・・・作業用レジスタ使用指示信号、ｅ・・・
・−・拡張Ｉ作業用レジスタｌ重用指示信号、ｆ・−・
・・・命令実行サイクル信号、ｇ、■】・・・・・・タ
イミング回路リセット信号。 、７茅 １ 図 ｔ””’ 代理人 弁理士 内 ＠ 晋 （。 ミ′ 茅 ２ 図 芽 、３ 図 １．） 、茅 ４ 酊 ρ： 矛 ５ 閃 茅 ｔＴｇＪ −亭 ７ 凹 茅 ｇ 凹
Claims (1)
- 【特許請求の範囲】 プロセッサーが発生する基本アドレス信号で定まるアド
レス数を拡張単位とするようなアドレスバス拡張方式に
おいて、 前記基本アドレス信号の出力を制御する第１ゲートと、 プログラム実行対象のアドレスが前記基本アドレス信号
で定まる最大アドレス以上のアドレスに係わるときにプ
ログラム移動先アドレスの前記拡張単位数を指定するた
めの拡張アドレス信号が前記プロセッサーによって設定
されるアドレス拡張用レジスタと、 該アドレス拡張用レジスタの出力を制御する第２ゲート
と、 メモリ参照対象のアドレスが他の前記拡張単位に属する
ときに該拡張単位数を指定する拡張アドレス信号が前記
プロセッサーによって設定される拡張作業用レジスタと
、 該拡張作業用レジスタの出力を制御する第３ゲートと、 前記プロセッサーからの制御信号に基づいて前記第１ゲ
ート、前記第２ゲート、前記第３ゲートおよび前記アド
レス拡張用レジスタのそれぞれを制御するための各信号
を生成するタイミング回路とを設け、前記第１ゲートの
出力と前記第２ゲートまたは前記第３ゲートの出力とを
アドレス信号として使用するようにしたことを特徴とす
るアドレスバス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16518185A JPS6225348A (ja) | 1985-07-25 | 1985-07-25 | アドレスバス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16518185A JPS6225348A (ja) | 1985-07-25 | 1985-07-25 | アドレスバス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6225348A true JPS6225348A (ja) | 1987-02-03 |
Family
ID=15807383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16518185A Pending JPS6225348A (ja) | 1985-07-25 | 1985-07-25 | アドレスバス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329631A (en) * | 1989-03-16 | 1994-07-12 | Fujitsu Limited | Microprocessor system for effectively using a part of an address space |
| WO2011055791A1 (ja) | 2009-11-05 | 2011-05-12 | 株式会社日立ハイテクノロジーズ | 細菌コロニー釣菌装置及びその方法 |
-
1985
- 1985-07-25 JP JP16518185A patent/JPS6225348A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329631A (en) * | 1989-03-16 | 1994-07-12 | Fujitsu Limited | Microprocessor system for effectively using a part of an address space |
| WO2011055791A1 (ja) | 2009-11-05 | 2011-05-12 | 株式会社日立ハイテクノロジーズ | 細菌コロニー釣菌装置及びその方法 |
| US9109194B2 (en) | 2009-11-05 | 2015-08-18 | Hitachi High-Technologies Corporation | Device for harvesting bacterial colony and method therefor |
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