JPH01287760A - 仮想記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ 複数のページから成る情報を格納する補助記憶装置と、
補助記憶装置内の一部のページの情報がページ単位毎に
区分され、各ページ毎に実ページアドレスが割当てられ
て格納される主記憶装置と、論理ページアドレスとペー
ジ内アドレスとを含む論理アドレスを与えることで、主
記憶装置内から所望ページ内の特定アドレス位置の情報
を読出す処理装置と、論理ページアドレスと実ページア
ドレスとの対応関係を保持し、与えられた論理ページア
ドレスに対応する実ページアドレスを出力するためのア
ドレス変換部と、次に与えるべき論理アドレスがページ
の境界を通過することを検出するページクロス検出部と
、与えられた論理ページアドレスに対応する実ページア
ドレスが前記アドレス変換部にて得られなかった場合に
ページフォルト信号を出力するページフォルト発生部と
、を備え、前記処理装置は、ページクロスの発生時には
次に与えるべき論理ページアドレスをアドレス変換部に
与え、ページフォルト発生時には主記憶装置内に格納さ
れているページ単位の情報の入れ替えを行なうように構
成された仮想記憶制御方式メモリ空間を有効に利用しつ
つ、メモリアクセスに要する時間を短縮することを目的
とし、上記仮想記憶制御方式において、ページフォルト
発生時にページクロス要求を発するページクロス要求部
を設け、前記処理装置が、ページフォルト発生時に、次
に与えるべき論理ページアドレスをアドレス変換部に与
えるように構成する。

℃産業上の利用分野〕 本はつめいは、複数のページから成る情報を格納する補
助記憶装置と、補助記憶装置内の一部のページの情報が
ページ単位毎に区分され、各ページ毎に実ページアドレ
スが割当てられて格納される主記憶装置と、論理ページ
アドレスとページ内アドレスとを含む論理アドレスを与
えることで、主記憶装置内から所望ページ内の特定アド
レス位置の情報を読出す処理装置と、論理ページアドレ
スと実ページアドレスとの対応関係を保持し、与えられ
た論理ページアドレスに対応する実ページアドレスを出
力するためのアドレス変換部と、次に与えるべき論理ア
ドレスがページの境界を通過することを検出するページ
クロス検出部と、与えられた論理ページアドレスに対応
する実ページアドレスが前記アドレス変換部にて得られ
なかった場合にページフォルト信号を出力するページフ
ォルト発生部と、を備え、前記処理装置は、ページクロ
スの発生時には次に与えるべき論理ページアドレスをア
ドレス変換部に与え、ページフォルト発生時には主記憶
装置内に格納されているページ単位の情報の入れ替えを
行なうように構成された仮想記憶制御方式に関する。

実行しようとするプログラムの大きさに満たない主記憶
領域においてもプログラムを実行できるのが仮想記憶方
式であり、プロセッサから主記憶装置へアクセスするに
は、プログラム上の仮想アドレスから主記憶上の物理ア
ドレスに変換しなければならないが、このアドレス変換
には、時間がかかりその効率化が要求されている。

［従来の技術〕 従来、仮想記憶方式を用いるプロセンサにおいては、メ
モリアクセスのたびに論理アドレスから物理アドレスへ
の変換を行なう方式か、あるいは命令とデータを別々の
領域（ページ単位毎）に格納し、各ページ単位でアドレ
ス変換を行ない、ページ内アドレスを与えて各ページ内
の所望のアドレス位置へアクセスし、アクセスのたびに
はアドレス変換を行なわないという方式かにより制御す
るのが通常であった。

〔発明が解決しようとする課題〕

上記のような従来の仮想記憶制御方式においては、前者
では、毎回アドレス変換を行なうためにメモリアクセス
に時間を要するという問題を有しており、後者では、命
令とデータを別々の領域にう問題があった。

本発明が解決しようとする課題は、このような従来の問
題点を解決し、メモリアクセスに要する時間を短縮し、
且つメモリ空間を有効利用できる仮想記憶制御方式を提
供することにある。

〔課題を解決するための手段〕

前述した課題は、第１図に示されるように、複数のペー
ジから成る情報を格納する補助記憶装置１００と、補助
記憶装置１００内の一部のページの情報がページ単位毎
に区分され、各ページ毎に実ページアドレスが割当てら
れて格納される主記憶装置１１０と、論理ページアドレ
スとページ内アドレスとを含む論理アドレスを与えるこ
とで、主記憶装置内から所望ページ内の特定アドレス位
置の情報を読出す処理装置１２０と、論理ページアドレ
スと実ページアドレスとの対応関係を保持し、与えられ
た論理ページアドレスに対応する実ページアドレスを出
力するためのアドレス変換部１３０と、次に与えるべき
論理アドレスがページの境界を通過することを検出する
ページクロス検出部１４０と、与えられた論理ページア
ドレスに対応する実ページアドレスが前記アドレス変換
部１３０にて得られなかった場合にページフォルト信号
を出力するページフォルト発生部１５０と、を備え、前
記処理装置１２０は、ページクロスの発生時には次に与
えるべき論理ページアドレスをアドレス変換部に与え、
ページフォルト発生時には主記憶装置１１０内に格納さ
れているページ単位の情報の入れ替えを行なうように構
成された仮想記憶制御方式において、ページフォルト発
生時にページクロス要求を発するページクロス要求部１
６０を設け、前記処理袋、５２１２０が、ページフォル
ト発生時に、次に与えるべき論理ページアドレスをアド
レス変換部に与えるようにしたこと、を特徴とする仮想
記憶制御方式の提供により解決される。

［作用］ 前述したように、本発明では、ページフォルトが発生し
たときにも、ページクロス時と同様に論理ページアドレ
スを実ページアドレスに変換すべくアドレス変換部に与
えるようにしている。

従って、ページフォルトが発生して、主記憶装置１１０
に格納されているページの入れ替えが補助記憶装置１０
０との間で行なわれた際に、これから実行しようとする
命令で使おうとしていたデータが追い出されたページの
中に存在していた場合でも、再度与えられた論理ページ
アドレスに基づいてアドレス変換が行なわれて、再度ペ
ージフォルトが発生して所望のページが主記憶装置１１
０内に格納される。

従って、同一のページ内に命令とデータを格納していた
場合でも、何ら問題なく処理を実行することができるの
で、従来のように、命令とデータを別々のページに格納
している場合に比べ、高速な読出し処理が実行できると
共に、メモリ空間を有効に利用することが可能となる。

〔実施例〕

以下、本発明の仮想記憶制’＜Ｉ１１１００実施例を図
面を用いて説明する。

第１図は本発明の仮想記憶制御方式の実施例を示すブロ
ック図である。

図において、４０は論理アドレスレジスタであり、処理
装置１２０により与えられる論理アドレスを保持するも
のである。論理アドレスは、第２図の論理アドレス空間
の説明図に示される如く、ページ単位に区分され、ペー
ジアドレスとページ内アドレスとを含んでいる。

そして、メモリ空間を有効に利用するため、また、プロ
グラム作成者のプログラム作成を容易にするため、命令
とデータを同一のページ内に割り当てている。

すなわち、命令とデータを別々のページに割当てる場合
、必ずしも命令、データのステンプ数が１ペ一ジ丁度と
ならず、例えば特定の処理を実行するだめの命令が１．
５ペ一ジ分、それに用いるデータが０．２ペ一ジ分とな
るプログラムでは、３ペ一ジ分のメモリ空間を必要とす
るが、命令とデータを同一のページに存在可能とし、連
続的にアドレスを割り振ることで２ペ一ジ以内とするこ
とができる。

また、同様に、プログラム作成時に、その命令で使用す
るデータを別ページに設定する場合は、この命令内にデ
ータの格納位置を示すアドレスを組み込ませる処理が面
倒となるが、連続的に同一ページ内に格納することでこ
のような問題の発生を抑制できる。

処理装置＆１２０の論理アドレスレジスタにセットされ
た論理アドレスの内、論理ページアドレスのみは、アド
レス変換部を構成する変換索引バッファ（ＴＬＢ）５０
に与えられて、実ページアドレスを得るようにされ、対
応する実ページアドレスが存在せず、ＴＬＢフォルトが
発生した場合には、同様にアドレス変換部を構成する動
的アドレス変換部６０によるアドレス変換が行なわれる
。

論理ページアドレスに対応する実ページアドレスがＴＬ
Ｂ５０あるいはＤＡＴ６０により得られたら、この実ペ
ージアドレスは、オア回路５１゜マルチプレクサ５２を
通して命令用実アドレスレジスタ５３．あるいはデータ
用実アドレスレジスタ５４のいずれか一方にセットされ
る。

このとき、処理装置１２０は、読出すべき情報が命令、
あるいはデータであることを認識できるので、マルチプ
レクサ５２を切替えていずれか一方の実アドレスレジス
タに格納させる。

そして、両レジスタ５３．５４に、論理アドレスレジス
タ４０のページ内アドレスがセットされることで、主記
憶装置１１０をアクセスするための実アドレスが格納さ
れることになる。

そして、この実アドレスレジスタの内容は、前述と同様
にして処理装置１２０により選択されるマルチプレクサ
５５を介して主記憶装置１１０に与えられ、対応する情
報が主記憶装置１１０より読出される。

従って、第２図を用いて説明したように、特定の処理を
行なうための命令とデータから成るプログラムが第にペ
ージ目と第に＋１ページ目に混在して格納されていた場
合には、まず、処理装置１２０が論理アドレスレジスタ
４０に、論理ページアドレスｒ０１００Ｊ、　　ページ
内アドレス「００００」をセットする。

これにより、論理ページアドレスｒｏ１００Ｊを用いて
、ＴＬＢ５０とＤＡＴ６０で構成されるアドレス変換部
にてアドレス変換が行なわれ、対応する実ページアドレ
ス、例えばｒｏ　１０Ｊが得られ、命令用実アドレスレ
ジスタ５３を介して主記憶装置１１０のアクセスが行な
われる。

次いで、処理装置１２０は、次に読出す情報が命令であ
ることからページ内アドレスのみを「０００１」とする
ことにより、論理アドレス「０１０００００１Ｊに対応
する主記憶装置１１０上の命令を読出す。

このとき、この命令で必要なデータが次の次のアドレス
ｒｏ１００００１１」に格納されている場合でも、各命
令で必要なデータが必ずしも同一ページに格納されてい
るとは限られないので、データを読出す際には、必ずセ
ットされた論理アドレスレジスタ４０のページアドレス
「０１００」のアドレス変換を実行させ、得られた実ペ
ージアドレスとページ内アドレス０ＯＩＩＪをデータ用
実アドレスレジスタ５４に格納することで、主記憶装置
１１０へのアクセスが行なわれる。

このように、命令を読出す場合のアドレス変換はページ
単位で実行し、ページ内の読出し処理はページ内アドレ
スを更新するのみで良く、毎回アドレス変換をする必要
がない。

一方、データ（命令で必要とする定数等）は、複数のペ
ージに渡って点在しており、同一ページの中に存在して
いる可能性が大きくないので、毎回アドレス変換を実行
するように制御することで誤まったデータの読出しを行
なわないようにしている。

このようにして、順次筒にページ目のページ内の情報の
読出しが行なわれ、ページ内アドレス「１１１１Ｊの命
令が読出され、次いで、第に＋１ページ目の命令を読出
そうとしたとき、論理アドレスレジスタ４０にセットさ
れる論理アドレスは「ｏ　１０１００００Ｊとなる。

従って、このとき、ページ内アドレスは、「１１１１」
からｒｏｏｏｏＪとなるので、ページクロス検出回路２
０により、論理アドレス空間のページの境界を通過して
第に＋１ページ目になったことが検出される。

ページクロス検出回路２０の検出出力は、オア回路３１
を通して、ページクロス割り込みを発生する割込発生回
路１３０に与えられ、そして、処理装置１２０に割り込
みが与えられる。

処理装置１２０では、セットされた論理アドレスレジス
タ４０の論理ページアドレスに基づいてアドレス変換を
実行させる。

これにより、論理ページアドレスｒ０１０１Ｊに対応す
る実ページアドレス、例えばｒｏｌｌＪが得られれば、
前述と同様にして読出し処理が実行される。

しかしながら、このアドレス変換処理時に、ＴＬＢ５０
あるいはＤＡＴ６０のいずれにも、与えられた論理ペー
ジアドレスｒ０１０１」に対応する実ページアドレスが
格納されていない場合は、ページフォルト検出回路１５
０が論理ページアドレスに対応する実ページアドレスを
保持していることを示す有効ビットテーブルの有効ビッ
トがオフであることを検出し、ページフォルト信号を発
生ずる。

ページフォルト信号が発生すると、オペレーティングシ
ステム（Ｏ８）は、公知の手法により、主起↑、ｑ装ｒ
Ｉ１１１０から古いページ（例えば、第ｎ−１ページ）
を追い出し、ページフォルトとなった新しいページ（例
えば、第ｎページ）を、補助記憶装置１００からロード
する処理を処理装置１２０により実行させる。

このページフォルト信号は、同時にページクロス要求フ
ラグセット回路７０に入力され、これによりページクロ
ス要求フラグｌＯをセットし、その出力をオア回路３１
を通してページクロス割込み発生回路１３０に与えるこ
とで、前述と同様にして処理装置１２０に対して、ペー
ジクロス要求割込みを与える。

すなわち、第に＋１ページ（第ｎページ）目が主記憶装
置１１０に存在しなかった時、古いページの追い出しが
行なわれ、また、第ｎページを補助記憶装置１００から
主記憶装置１１０ヘロードする際にアドレス変換テーブ
ルＴＬＢ５０及びＤＡＴ６０の内容も書き換えられる。

このとき、古いページとして、第にページ目である第ｎ
−１ページ目が選択されて追い出される場合がある。

このようにして主記憶装置へのページの入れ替え処理（
ページフォルト処理）が終了すると、処理装置１１１１
２０は、論理アドレスレジスタ４０の内容に基づいて、
論理ページアドレスのアドレス変換を実行し、対応する
実ページアドレスを得、命令用実アドレスレジスタ５３
を介して主記憶装置１１０内の命令の読出しが行なわれ
、前述と同様の処理を繰り返して実行する。

ところで、第にページ目のページ内アドレス「０００１
Ｊはｍｏｖｅ命令を示しており、このｍｏｖｅ命令によ
り、第にページ目のページ内アドレスｒｌ　１１１Ｊか
ら第に＋１ページ目のページ内アドレスｒ００１１」迄
のデータを連続的に取出す場合が存在する。

従って、処理装置１２０は、このｍｏｖｅ命令を読出す
べく、論理アドレスレジスタ４０に、論理アドレスｒｏ
１００００１０」をセントして主記憶装置１１０より読
出す。

そして、処理装置１２０は、読出したｍｏｖｅ命令に基
づき、必要なデータが論理アドレス「０１００１１１１
ＪからｒｏｌｏｌｏｏｌｌＪに格納されていると判断す
ると、まず、この論理アトＬ／ス’０１００１１１１　
Ｊ　ヲ論Ｆｌアドレスレジスタ４０にセットし、ＴＬＢ
５０等によるアドレス変換を実行させて対応する実ペー
ジアドレスをデータ用実アドレスレジスタ５４に格納す
る。

そして、ページ内アドレスｒｌ　ｌ　ｌ　ＩＪとに基づ
いて、主記憶装置１１０をアクセスする。

次いで、データを連続的に読出すべく、論理アドレスレ
ジスタ４０に論理アドレスｒｏ　１０１００００」をセ
ットすると、ページクロス検出回路２０によりページク
ロスが検出される。

このとき、前述と同様にして、ページクロスに対応した
アドレス変換、すなわち、ページアドレスｒｏ　１０１
Ｊに基づくアドレス変換処理を実行させるが、ページフ
ォルトとなり、第にページ目が追い出され、対応するペ
ージが補助記憶装置１００から主記憶装置１１０ヘロー
ドされる。

これにより、論理アドレスレジスタ４０にセットされた
論理アドレスｒ０１０１００００」に対応する実アドレ
スが得られ、主記憶装置１１０からデータの読出しが実
行される。

そして、ページ内アドレスをｒｏｏ　１１Ｊ迄順次変化
させて、データの続出を実行し、ｍｏｖｅ命令の処理を
終了する。

そして、処理袋Ｒ１２０は、ｍｏｖｅ命令の次の命令を
実行すべく、論理アドレスｒｏｔｏｏ。

０１０」を論理アドレスレジスタ４０にセットする。

このとき、処理袋Ｈ１２０は、次の命令が同一ページ内
であることから、アドレス変換を指示しないので、第に
ページ目の実ページアドレスを格納している命令用実ア
ドレスレジスタ５３にページ内アドレスｒｏ１０１」を
格納して、主記憶装置１１０をアクセスさせる。

従って、この時、第にページ目はページフォルト処理時
に主記憶装置１１０から追い出され、主記憶装置１１０
内に存在していないので、誤まったページの情報を、次
の命令として読出してしまう。

このため、本発明では、前述したページフォルトの発生
時に、ページフォルト検出回路１５０からのページフォ
ルト割り込みを処理装置１２０に入力させると同時に、
ページクロス割り込みを処理装置１２０に与えている。

従って、処理装置１２０は、次の命令を読出すべく論理
アドレスレジスタ４０に論理アドレスをセットし、主記
憶装置１１０のアクセス指示を発した後、ページクロス
割込みの有無を確認し、割込みが存在する場合には、ア
クセス指示を抑制する一方、再度論理アドレスレジスタ
４０にセットした論理アドレスに基づいてアドレス変換
を実行するように指示するようにしている。

尚、このアドレス変換を行なうことで、フラグ１０のリ
セットが行なわれる。

これにより、再度論理ページアドレス「０１０ＯＪのア
ドレス変換処理を実行させる。

しかしながら、この時、対応する実ページアドレスが存
在していないので、再度ページフォルトが発生して、こ
の論理アドレスに対応するページ（第ｎ−１ページ目）
を補助記憶装置１００から主記憶装置１１０ヘロードす
る。

そして、対応する実ページアドレスを得、命令用実アド
レスレジスタ５３に格納して主記憶装置１１０をアクセ
スする。

また、ｍｏｖｅ命令とは異なり、あるページのページ内
アドレスｒｌｌｏＩＪから次のページのページ内アドレ
スｒｏｏｏ１」迄で１つの命令を構成する場合がある。

従って、処理装置１２０は、この命令を読出すべく、論
理アドレスレジスタ４０に論理アドレスをセットする。

そして、ページ内アドレスｒｌｌｏ１」の命令が読出さ
れた時点で、次の部分を読出す前に、この命令で必要と
するデータを続出すべく、論理アドレスレジスタ４０に
論理アドレスをセットしてアドレス変換を実行させ、対
応する実ページアドレスをデータ用実アドレスレジスタ
５４に格納しておく。

そして、この状態で、命令の次の部分の読出しを行なう
べく、論理アドレスをセットする。

このとき、ページクロスが発生することになるので、同
様にしてページフォルトが発生し、前記あるページが追
い出され、このあるページに、レジスタ５４にセットさ
れたアドレスで読出すべきデータが入っていると、全て
の命令の続出し終了後のデータ読出し時に誤まったデー
タを読出すことになってしまうが、前述したよ、うに、
ページフォルト時にページクロス割込みを発生させてい
るので、この主記憶装置１１０へのアクセス指示を発し
た後、処理装置１２０が割込みを確認することで、この
アクセスを抑制し、再度アドレス変換を実行させること
ができる。

〔発明の効果］ 以上説明したように、本発明によれば、命令とデータを
同じページの中に格納することが可能となり、メモリ空
間を有効利用することが可能となると共に、毎回アドレ
ス変換を行なう必要がなくメモリアクセスの高速化を図
ることができる。

【図面の簡単な説明】

第１回は本発明に係る仮想記憶制御方式の実施例の説明
図であり、第２図は論理アドレス空間の説明図である。 図において、４０は論理アドレスレジスタ、５０はＴＬ
Ｂ、１００は補助記憶装置、１１０は主起（、Ｑ装置、
１２０は処理装置、１３０はページクロス割込み発生回
路、１５０はページフォルト検出回路である。 論理ア圧し入空闇ｎ説明回 第　　２　　回

Claims (1)

1. 【特許請求の範囲】 複数のページから成る情報を格納する補助記憶装置と、 補助記憶装置内の一部のページの情報がページ単位毎に
   区分され、各ページ毎に実ページアドレスが割当てられ
   て格納される主記憶装置と、論理ページアドレスとペー
   ジ内アドレスとを含む論理アドレスを与えることで、主
   記憶装置内から所望ページ内の特定アドレス位置の情報
   を読出す処理装置と、 論理ページアドレスと実ページアドレスとの対応関係を
   保持し、与えられた論理ページアドレスに対応する実ペ
   ージアドレスを出力するためのアドレス変換部と、 次に与えるべき論理アドレスがページの境界を通過する
   ことを検出するページクロス検出部と、与えられた論理
   ページアドレスに対応する実ページアドレスが前記アド
   レス変換部にて得られなかった場合にページフォルト信
   号を出力するページフォルト発生部と、を備え、 前記処理装置は、ページクロスの発生時には次に与える
   べき論理ページアドレスをアドレス変換部に与え、ペー
   ジフォルト発生時には主記憶装置内に格納されているペ
   ージ単位の情報の入れ替えを行なうように構成された仮
   想記憶制御方式において、 ページフォルト発生時にページクロス要求を発するペー
   ジクロス要求部を設け、 前記処理装置が、ページフォルト発生時に、次に与える
   べき論理ページアドレスをアドレス変換部に与えるよう
   にしたこと、 を特徴とする仮想記憶制御方式。