JPS6095652A - マ−ク信号生成装置 - Google Patents
マ−ク信号生成装置Info
- Publication number
- JPS6095652A JPS6095652A JP20209883A JP20209883A JPS6095652A JP S6095652 A JPS6095652 A JP S6095652A JP 20209883 A JP20209883 A JP 20209883A JP 20209883 A JP20209883 A JP 20209883A JP S6095652 A JPS6095652 A JP S6095652A
- Authority
- JP
- Japan
- Prior art keywords
- bit signal
- signal
- mark
- address
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ処理装置の主記憶装置に係り、特にマ
ーク信号発生装置に関する。主記憶装置において連続し
たアドレスを有する４バイトは、多くの場合、同時にア
クセスされるが、この４バイトのうちの一部分のバイト
にだけ書込みを行う場合、書込むべきバイトを指定する
信号をマーク信号という。この発明は、このようなマー
ク信号を発生するマーク信号発生装置に関するものであ
る。
ーク信号発生装置に関する。主記憶装置において連続し
たアドレスを有する４バイトは、多くの場合、同時にア
クセスされるが、この４バイトのうちの一部分のバイト
にだけ書込みを行う場合、書込むべきバイトを指定する
信号をマーク信号という。この発明は、このようなマー
ク信号を発生するマーク信号発生装置に関するものであ
る。
データ処理装置においては８ビツトを１バイトとし、ま
た多くの場合は連続した４バイトにより１ワードを構成
する。主記憶装置においては各バイトごとにアドレスが
与えられていで、任意のバイトにアクセスすることがで
きるようにアドレス信号が構成されているが、多くの場
合ば１ワードを構成する連続した４バイトに同時にアク
セスして、主記憶装置へのアクセスに要する時間の短縮
をはかつている。
た多くの場合は連続した４バイトにより１ワードを構成
する。主記憶装置においては各バイトごとにアドレスが
与えられていで、任意のバイトにアクセスすることがで
きるようにアドレス信号が構成されているが、多くの場
合ば１ワードを構成する連続した４バイトに同時にアク
セスして、主記憶装置へのアクセスに要する時間の短縮
をはかつている。
第１図は各バイトのアドレスと１ワード（４バイト）の
境界とを示すフォーマット図で、図において（１０は１
つのバイトのアドレスを示しくアドレスは１６進数で表
し最後のＨ″はこの表示が１６進数であることを表して
いる。０ηは１ワード（連続する４バイト）の境界を示
し、連続する４バイトのアドレスの下位２ビツトは２進
数で表して（ｒｏｏ 」 、ｒｏｔ 」 、ｒｔｏ 」
、ｒ １ ｔＪ）（１６進数で表すと（０，１，２，
３）；（４，５゜６ 、 ７ ） ； （８、９、Ａ
、Ｂ ） ； （Ｃ、Ｉ） 、Ｅ 。
境界とを示すフォーマット図で、図において（１０は１
つのバイトのアドレスを示しくアドレスは１６進数で表
し最後のＨ″はこの表示が１６進数であることを表して
いる。０ηは１ワード（連続する４バイト）の境界を示
し、連続する４バイトのアドレスの下位２ビツトは２進
数で表して（ｒｏｏ 」 、ｒｏｔ 」 、ｒｔｏ 」
、ｒ １ ｔＪ）（１６進数で表すと（０，１，２，
３）；（４，５゜６ 、 ７ ） ； （８、９、Ａ
、Ｂ ） ； （Ｃ、Ｉ） 、Ｅ 。
Ｆ）のいずれかになる）となるように境界０１）が定め
られる。α２はマーク出力で、マーク出力が論理「０」
のバイトは書込みを行わないように制御することを意味
する。マーク出力０のに仮に第１図に示す番号０，１，
２．３を付ける。
られる。α２はマーク出力で、マーク出力が論理「０」
のバイトは書込みを行わないように制御することを意味
する。マーク出力０のに仮に第１図に示す番号０，１，
２．３を付ける。
したがうて、１ワードを構成する４バイトに同時にアク
セスするときアドレス信号の下位２ビツトを無視してア
クセスすればよく、この４バイトのうちで書込みを行う
バイトと書込みを行わないバイトとを区別する必要があ
るときはマーク信号の論理によって制御すればよい。第
１図に示す例ではアドレス１００ＯＨ、１００ＩＨ、１
００２Ｈ、１００３Ｈの４バイトのうちに： １００Ｉ
Ｈを先頭番地として番地の昇順に書込を行うことを示し
ている。
セスするときアドレス信号の下位２ビツトを無視してア
クセスすればよく、この４バイトのうちで書込みを行う
バイトと書込みを行わないバイトとを区別する必要があ
るときはマーク信号の論理によって制御すればよい。第
１図に示す例ではアドレス１００ＯＨ、１００ＩＨ、１
００２Ｈ、１００３Ｈの４バイトのうちに： １００Ｉ
Ｈを先頭番地として番地の昇順に書込を行うことを示し
ている。
ところで、連続する４バイトのうちに部分的に書込みを
行う場合には、（イ）書込み先頭番地から番地の昇順に
連続して、（ロ）書込み最終番地から番地の降順に連続
して、（ハ）指定した１バイトだけ、０３種類の薔込み
が行われ、この（イ）、（ロ）、０つの区分はプログラ
ムにより制御される。
行う場合には、（イ）書込み先頭番地から番地の昇順に
連続して、（ロ）書込み最終番地から番地の降順に連続
して、（ハ）指定した１バイトだけ、０３種類の薔込み
が行われ、この（イ）、（ロ）、０つの区分はプログラ
ムにより制御される。
第２図は従来のマーク信号生成装置で、Ｑカは本体、（
ハ）は書込み先頭番地又は最終番地を示すアドレス信号
の下位２ビツト、（ハ）は昇順／降順を選択する１ピツ
ト、（ハ）は連続バイトへの書込みであるか指定した１
バイトだけの書込みであるかを選択する１ピツトのそれ
ぞれ入力信号であり、（１）はマーク信号出力である。
ハ）は書込み先頭番地又は最終番地を示すアドレス信号
の下位２ビツト、（ハ）は昇順／降順を選択する１ピツ
ト、（ハ）は連続バイトへの書込みであるか指定した１
バイトだけの書込みであるかを選択する１ピツトのそれ
ぞれ入力信号であり、（１）はマーク信号出力である。
第２図に示す従来の装置は従来から知られているので、
その内部構成及び動作の説明を省略するが、上記（イ）
、Ｃ口’ｌ、Ｈのすべての場合において信号ｅｚとして
はアドレス信号の下位２ビツトが接続され、信号（ハ）
、（ハ）の論理に従ってマーク信号生成装置（ハ）内で
切換えが行われるため、マーク信号生成装置Ｈの内部構
成が複雑になるという欠点がｂた。
その内部構成及び動作の説明を省略するが、上記（イ）
、Ｃ口’ｌ、Ｈのすべての場合において信号ｅｚとして
はアドレス信号の下位２ビツトが接続され、信号（ハ）
、（ハ）の論理に従ってマーク信号生成装置（ハ）内で
切換えが行われるため、マーク信号生成装置Ｈの内部構
成が複雑になるという欠点がｂた。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではマーク信号生成装置
の内部構成を簡単なものとし、その入力端子に接続され
る信号をプログラム制御卸によって切換え、綜合的にマ
ーク信号生成装βの価格を低減したものである。
めになされたもので、この発明ではマーク信号生成装置
の内部構成を簡単なものとし、その入力端子に接続され
る信号をプログラム制御卸によって切換え、綜合的にマ
ーク信号生成装βの価格を低減したものである。
以下この発明の実施例を図面について説明する。
第３図はこの発明の一実施例を示すブロック図で、（１
）は第２図の（１）と同じくマーク信号出力、０υはこ
の発明のマーク信号生成装置で、Ａｒ０１Ｊ、Ａ「００
」は第１の２ビット信号の入力端子、Ｂ［０１Ｊ、Ｂｒ
０ＯＪは第２の２ビット信号の入力端子、０→、６３は
それぞれ２ビット信号で、プログラム制御によって後節
に説明する信号が接続される。
）は第２図の（１）と同じくマーク信号出力、０υはこ
の発明のマーク信号生成装置で、Ａｒ０１Ｊ、Ａ「００
」は第１の２ビット信号の入力端子、Ｂ［０１Ｊ、Ｂｒ
０ＯＪは第２の２ビット信号の入力端子、０→、６３は
それぞれ２ビット信号で、プログラム制御によって後節
に説明する信号が接続される。
第４図は第３図のマーク信号生成装置の内部構成を示す
接続図である。第４図に示す回路は実際のＩＣにおける
接続を示したものであるが、第４図と等価の論理回路図
は第５図のとおりになるので、以下第５図について説明
する。第５図において第３図と同一符号は同一部分を示
し、（５０１）は第１のオアゲー）、（５０２）は第２
のオアゲート、（５０） 、 （５１） 、 （５２）
、 （５３）はそれぞれ第０番、第１番、第２番、第
３番のアンドゲートである。
接続図である。第４図に示す回路は実際のＩＣにおける
接続を示したものであるが、第４図と等価の論理回路図
は第５図のとおりになるので、以下第５図について説明
する。第５図において第３図と同一符号は同一部分を示
し、（５０１）は第１のオアゲー）、（５０２）は第２
のオアゲート、（５０） 、 （５１） 、 （５２）
、 （５３）はそれぞれ第０番、第１番、第２番、第
３番のアンドゲートである。
次に第５図に示す回路の動作を説明する。（イ）書込み
先頭番地から番地の昇順に連続して書込む場合、書込み
先頭番地の下位２ビツトの１の補数を信号０→とし、論
理ｒ １１ Ｊ ｉ信号（ト）とする。第５図の入力及
び出力論理は第６図に示すとおりになる。
先頭番地から番地の昇順に連続して書込む場合、書込み
先頭番地の下位２ビツトの１の補数を信号０→とし、論
理ｒ １１ Ｊ ｉ信号（ト）とする。第５図の入力及
び出力論理は第６図に示すとおりになる。
たとえば、先頭番地が「０１」番地とすると、第１の２
ビット信号は「１０」となり、オアゲート（５０１）
、 （５０２）の出力論理は「１」であり、アントゲ−
） ＜５１）、 （５２） 、 （５３）の出力は「１
」、（５０）の出力が「０」となる。（ロ）書込み最終
番地から番地の降順に連続して書込む場合、論理「１１
」を信号０望とし、書込み最終番地下位２ピツトを信号
（至）とする。第５図の入力及び出力論理は第７図に示
すとおりになる。たとえは、最終番地が「ｏｌ」番地で
Ｂｒ０ＩＪ＝ｒＯＪ、Ｂｒ０ＯＪ＝１であればオアゲー
ト（５０１） 、 （５０２）の出力論理は「１」であ
り、アンドゲート（５ｏ） 、 （５１）の出力はｒｌ
Ｊ（５２） 、 （５３）の出力は「０」となる。（ハ
）指定したアドレス信号に対応する１バイトだけ全書込
む場合、その番地の下位２ビツトの１の補数を信号（ロ
）とし、その番地の下位２ビツトを信号０］とする。
ビット信号は「１０」となり、オアゲート（５０１）
、 （５０２）の出力論理は「１」であり、アントゲ−
） ＜５１）、 （５２） 、 （５３）の出力は「１
」、（５０）の出力が「０」となる。（ロ）書込み最終
番地から番地の降順に連続して書込む場合、論理「１１
」を信号０望とし、書込み最終番地下位２ピツトを信号
（至）とする。第５図の入力及び出力論理は第７図に示
すとおりになる。たとえは、最終番地が「ｏｌ」番地で
Ｂｒ０ＩＪ＝ｒＯＪ、Ｂｒ０ＯＪ＝１であればオアゲー
ト（５０１） 、 （５０２）の出力論理は「１」であ
り、アンドゲート（５ｏ） 、 （５１）の出力はｒｌ
Ｊ（５２） 、 （５３）の出力は「０」となる。（ハ
）指定したアドレス信号に対応する１バイトだけ全書込
む場合、その番地の下位２ビツトの１の補数を信号（ロ
）とし、その番地の下位２ビツトを信号０］とする。
第５図の入力及び出力論理は第８図に示すとおりになる
。たとえば、信号（至）がｒｏｌｌのとき信号０つは「
１０」となり、オアゲート（５０１） 、 （５０２）
の出力は「１」になシアンドゲート（５１） の出力だ
けが「１」になる。
。たとえば、信号（至）がｒｏｌｌのとき信号０つは「
１０」となり、オアゲート（５０１） 、 （５０２）
の出力は「１」になシアンドゲート（５１） の出力だ
けが「１」になる。
以上第６図乃至第８図については、特定の入力論理につ
いてだけその出方論理を説明したが、第５図に示す回路
により第６図乃至第８図に示すすべての入出力関係が得
られることＩ′ｉ明がである。
いてだけその出方論理を説明したが、第５図に示す回路
により第６図乃至第８図に示すすべての入出力関係が得
られることＩ′ｉ明がである。
以上のようにこの発明によれば、マーク信号生成の機能
の一部を制御プログラムに持たせたので、マーク信号生
成装置を簡単にすることができ、綜合的に安価々装置を
提供することができる。
の一部を制御プログラムに持たせたので、マーク信号生
成装置を簡単にすることができ、綜合的に安価々装置を
提供することができる。
第１図は主記憶装置内における各バイトのアドレスと、
１ワードの境界とを示すフォーマット図、第２図は従来
の装置を示すブロック図、第３図はこの発明の一実施例
を示すブロック図、第４図は第３図のマーク信号生成装
置の内部構成を示す接続図、第５図は第４図の説明用の
＠理回路図、纂６図、第７図及び第８図は第５図の入力
の論理と出力の論理の対応を示す図である。 ３］） ・？ −り信号生成装置、Ａｒ０ＩＪ、Ａｒ０
０Ｊ・・・第１の２ビット信号の入力端子、Ｂｒ０ＩＪ
。 Ｂｒ００Ｊ・・・第２の２ビット信号の入力端子、（５
０１）・・・第１のオアゲー）、（５０２）・・・第２
のオアゲート、（５０）、（５１）、（５２）、（５３
）・・・第０．１，２゜３番の各アンドゲート。 尚、各図中同一符号は同−又は相当部分を示す。 代理人大岩増雄 第１図 マーク３マーク２マーク１マーク０ 第３図
１ワードの境界とを示すフォーマット図、第２図は従来
の装置を示すブロック図、第３図はこの発明の一実施例
を示すブロック図、第４図は第３図のマーク信号生成装
置の内部構成を示す接続図、第５図は第４図の説明用の
＠理回路図、纂６図、第７図及び第８図は第５図の入力
の論理と出力の論理の対応を示す図である。 ３］） ・？ −り信号生成装置、Ａｒ０ＩＪ、Ａｒ０
０Ｊ・・・第１の２ビット信号の入力端子、Ｂｒ０ＩＪ
。 Ｂｒ００Ｊ・・・第２の２ビット信号の入力端子、（５
０１）・・・第１のオアゲー）、（５０２）・・・第２
のオアゲート、（５０）、（５１）、（５２）、（５３
）・・・第０．１，２゜３番の各アンドゲート。 尚、各図中同一符号は同−又は相当部分を示す。 代理人大岩増雄 第１図 マーク３マーク２マーク１マーク０ 第３図
Claims (1)
- 第１の２ビット信号の入力端子と、第２の２ピット信号
の入力端子と、上記第１の２ビット信号の論理和を出力
する第１のオアゲートと、上記第２の２ビット信号の論
理和を出力する第２のオアゲートと、上記第２の２ビッ
ト信号の論理、ｌ＊をマークＯとして出力する第０番の
アンドゲートと、上記第２の２ビット信号のうちの上位
ピントと上記第１のオアゲートの出力との論理積ヲマー
ク１として出力する第１番のアンドゲートと、上記第１
の２ビット信号のうちの上位ビットと上記第２のオアゲ
ートの出力との論理積をマーク２として出力する第２番
のアンドゲートと、上記第１の２ビット信号の論理積を
マーク３として出力する第３番のアンドゲートと、プロ
グラムによって制御され、書込み先頭番地を指定して連
続する着地に昇順に書込むときは上記第１の２ビット信
号として書込み先頭番地下位２ビツトの１の補数を、上
記第２の２ビット信号として定数ｒ １１ Ｊ ”、（
それぞれ接続し、書込み最終番地を指定して連続する番
地に降順に書込むときは上記第１の２ビット信号として
定数［１１ｊを、上記第２の２ビット信号として書込み
最終番地下位２ビツトをそれぞｆＬ接地し、指定したア
ドレス信号に対応する１バイトだけを書込むときは上記
第１の２ビット信号として書込み番地下位２ビツトの１
の補数を、上記第２の２ビット信号として書込み番地下
位２ビツトをそれぞれ接続する手段とを備えたマーク信
号生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20209883A JPS6095652A (ja) | 1983-10-28 | 1983-10-28 | マ−ク信号生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20209883A JPS6095652A (ja) | 1983-10-28 | 1983-10-28 | マ−ク信号生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095652A true JPS6095652A (ja) | 1985-05-29 |
Family
ID=16451930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20209883A Pending JPS6095652A (ja) | 1983-10-28 | 1983-10-28 | マ−ク信号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095652A (ja) |
-
1983
- 1983-10-28 JP JP20209883A patent/JPS6095652A/ja active Pending
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