JPS6143791B2 - - Google Patents
Info
- Publication number
- JPS6143791B2 JPS6143791B2 JP5553381A JP5553381A JPS6143791B2 JP S6143791 B2 JPS6143791 B2 JP S6143791B2 JP 5553381 A JP5553381 A JP 5553381A JP 5553381 A JP5553381 A JP 5553381A JP S6143791 B2 JPS6143791 B2 JP S6143791B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- signal
- input
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Description
【発明の詳細な説明】
本発明は、マイクロプロセツサを用いてアドレ
スラツチ型メモリにデータを書込みまたは読出し
を行うために使用するメモリアクセス回路に関す
る。
スラツチ型メモリにデータを書込みまたは読出し
を行うために使用するメモリアクセス回路に関す
る。
従来、マイクロプロセツサを用いてメモリに書
込み読出しを行なうには、第１図に示すようにメ
モリ選択信号として、アドレス上位８ビツトをデ
コーダ２に入力させデコーダ２がこれをデコード
して対応するメモリ３に選択信号を送り、メモリ
３は、マイクロプロセツサ１から出力するアドレ
ス信号の下位８ビツトをアドレス入力A0〜A7に
入力して、該入力アドレスと前記選択信号および
リードライト信号によりメモリの書込み読出しを
行なうように構成している。
込み読出しを行なうには、第１図に示すようにメ
モリ選択信号として、アドレス上位８ビツトをデ
コーダ２に入力させデコーダ２がこれをデコード
して対応するメモリ３に選択信号を送り、メモリ
３は、マイクロプロセツサ１から出力するアドレ
ス信号の下位８ビツトをアドレス入力A0〜A7に
入力して、該入力アドレスと前記選択信号および
リードライト信号によりメモリの書込み読出しを
行なうように構成している。
しかし、上述の従来構成でメモリ３が、メモリ
選択信号のオフからオンのエツジでアドレスをラ
ツチし、メモリ書込みまたは読出し信号のオン時
にラツチしたアドレスに書込みまたは読出し動作
を行なういわゆるアドレスラツチ型メモリである
ときは、連続する２マシンサイクルで同じメモリ
の連続したアドレスに書込み読込みさせることが
できないという欠点がある。すなわち、マイクロ
プロセツサ１から第２図ａに示すようにアドレス
信号４および５が連続して出力され、また図示さ
れていないデータバスに第２図ｂに示すようにデ
ータ６および７が連続して送出される。前記アド
レス信号４の送出と同時にデコーダ２に上位アド
レスが入力されデコーダ２は第２図ｃに示すよう
なメモリ選択信号を出し、メモリ３のチツプセレ
クト端子CSに与える。メモリ３は、該メモリ選
択信号の立上りＡ点で前記アドレス信号４をラツ
チする。そして第２図ｄに示すような書込信号８
および９が与えられると、書込信号８によつて前
記アドレス４にデータ６を書込むが、次の書込み
信号９によつてデータ７を前記アドレス４に書込
む。すなわち、アドレス４に書込むべきデータ６
が失われ、またアドレス５にデータ７を書込むこ
とができない。メモリ選択信号が第２図ｃに示す
ように２マシンサイクルにわたつて連続してメモ
リ３のチツプセレクト端子CEに与えられている
からである。読出し動作の場合も同様である。
選択信号のオフからオンのエツジでアドレスをラ
ツチし、メモリ書込みまたは読出し信号のオン時
にラツチしたアドレスに書込みまたは読出し動作
を行なういわゆるアドレスラツチ型メモリである
ときは、連続する２マシンサイクルで同じメモリ
の連続したアドレスに書込み読込みさせることが
できないという欠点がある。すなわち、マイクロ
プロセツサ１から第２図ａに示すようにアドレス
信号４および５が連続して出力され、また図示さ
れていないデータバスに第２図ｂに示すようにデ
ータ６および７が連続して送出される。前記アド
レス信号４の送出と同時にデコーダ２に上位アド
レスが入力されデコーダ２は第２図ｃに示すよう
なメモリ選択信号を出し、メモリ３のチツプセレ
クト端子CSに与える。メモリ３は、該メモリ選
択信号の立上りＡ点で前記アドレス信号４をラツ
チする。そして第２図ｄに示すような書込信号８
および９が与えられると、書込信号８によつて前
記アドレス４にデータ６を書込むが、次の書込み
信号９によつてデータ７を前記アドレス４に書込
む。すなわち、アドレス４に書込むべきデータ６
が失われ、またアドレス５にデータ７を書込むこ
とができない。メモリ選択信号が第２図ｃに示す
ように２マシンサイクルにわたつて連続してメモ
リ３のチツプセレクト端子CEに与えられている
からである。読出し動作の場合も同様である。
本発明の目的は、上述の従来の欠点を解決し、
アドレスラツチ型メモリの連続したアドレスに、
連続した２マシンサイクルでデータの読出し書込
みを誤りなく行なわせることができるメモリアク
セス回路を提供することにある。
アドレスラツチ型メモリの連続したアドレスに、
連続した２マシンサイクルでデータの読出し書込
みを誤りなく行なわせることができるメモリアク
セス回路を提供することにある。
本発明のメモリアクセス回路は、マイクロプロ
セツサの出力するアドレス信号のうち下位桁信号
をアドレスラツチ型メモリのアドレス入力に接続
し、上位桁信号は該上位桁信号を対応するメモリ
へのメモリ選択信号に変換するデコーダに入力さ
せ、該デコーダの出力するメモリ選択信号と前記
マイクロプロセツサの出力するマシンサイクル同
期信号とをアンド回路に入力させて該アンド回路
の出力を前記アドレスラツチ型メモリのチツプセ
レクト端子に入力させることを特徴とする。
セツサの出力するアドレス信号のうち下位桁信号
をアドレスラツチ型メモリのアドレス入力に接続
し、上位桁信号は該上位桁信号を対応するメモリ
へのメモリ選択信号に変換するデコーダに入力さ
せ、該デコーダの出力するメモリ選択信号と前記
マイクロプロセツサの出力するマシンサイクル同
期信号とをアンド回路に入力させて該アンド回路
の出力を前記アドレスラツチ型メモリのチツプセ
レクト端子に入力させることを特徴とする。
次に、本発明について、図面を参照して詳細に
説明する。
説明する。
第３図は、本発明の一実施例を示すブロツク図
である。すなわち、マイクロプロセツサ１のアド
レス出力のうち下位８ビツトA0〜A7は、アドレ
スラツチ型メモリ３のアドレス入力A0〜A7に入
力させる。そして、マイクロプロセツサ１の上位
アドレス出力A8〜A11はデコーダ２に入力させ
る。デコーダ２は入力アドレスに対応するメモリ
を選択し、該当メモリ３を選択する選択信号を出
すデコーダである。該選択信号は、アンドゲート
Ｇを介してメモリ３のチツプセレクト端子CSに
与えられる。前記アンドゲートＧのもう一方の入
力にはマイクロプロセツサ１の端子SYNCからマ
シンサイクルに同期した同期信号が入力されてい
る。すなわち、メモリ選択信号と前記同期信号と
の論理積がメモリ３のチツプセレクト端子CSに
与えられることになる。
である。すなわち、マイクロプロセツサ１のアド
レス出力のうち下位８ビツトA0〜A7は、アドレ
スラツチ型メモリ３のアドレス入力A0〜A7に入
力させる。そして、マイクロプロセツサ１の上位
アドレス出力A8〜A11はデコーダ２に入力させ
る。デコーダ２は入力アドレスに対応するメモリ
を選択し、該当メモリ３を選択する選択信号を出
すデコーダである。該選択信号は、アンドゲート
Ｇを介してメモリ３のチツプセレクト端子CSに
与えられる。前記アンドゲートＧのもう一方の入
力にはマイクロプロセツサ１の端子SYNCからマ
シンサイクルに同期した同期信号が入力されてい
る。すなわち、メモリ選択信号と前記同期信号と
の論理積がメモリ３のチツプセレクト端子CSに
与えられることになる。
次に、本実施例の動作について第３図および第
４図を参照して説明する。第４図ａ〜ｅは、それ
ぞれアドレス信号、データ信号、同期信号、メモ
リ３のチツプセレクト端子CSに加えられる信号
および書込み信号を示すタイムチヤートである。
先ず、第４図ａに示すようにアドレス信号４が送
出され、また、デコーダ２がメモリ３を選択する
信号を出力してアンドゲートＧに加える。アンド
ゲートＧは第４図ｃに示す同期信号が出されてい
るときだけ開かれるから、メモリ３のチツプセレ
クト端子CSには第４図ｄに示すような選択信号
が印加される。従つて、メモリ３はこの選択信号
の立上りＡ点で前記アドレス４をラツチし、第４
図ｅに示すような書込み信号８によつてデータ６
をアドレス４に書込む。次いで、アドレス信号５
を第４図ｄに示す選択信号の立上りＢ点でラツチ
し、書込み信号９によつてデータ７をアドレス５
に書込む。以上により連続した２マシンサイクル
で連続したアドレスにそれぞれ正しいデータを書
込むことができる。読出し動作のときも同様であ
る。
４図を参照して説明する。第４図ａ〜ｅは、それ
ぞれアドレス信号、データ信号、同期信号、メモ
リ３のチツプセレクト端子CSに加えられる信号
および書込み信号を示すタイムチヤートである。
先ず、第４図ａに示すようにアドレス信号４が送
出され、また、デコーダ２がメモリ３を選択する
信号を出力してアンドゲートＧに加える。アンド
ゲートＧは第４図ｃに示す同期信号が出されてい
るときだけ開かれるから、メモリ３のチツプセレ
クト端子CSには第４図ｄに示すような選択信号
が印加される。従つて、メモリ３はこの選択信号
の立上りＡ点で前記アドレス４をラツチし、第４
図ｅに示すような書込み信号８によつてデータ６
をアドレス４に書込む。次いで、アドレス信号５
を第４図ｄに示す選択信号の立上りＢ点でラツチ
し、書込み信号９によつてデータ７をアドレス５
に書込む。以上により連続した２マシンサイクル
で連続したアドレスにそれぞれ正しいデータを書
込むことができる。読出し動作のときも同様であ
る。
以上のように、本発明においては、メモリ選択
信号とマシンサイクルに同期した同期信号との論
理積による信号をチツプセレクト端子に印加する
ように構成したから、アドレスラツチ型メモリの
連続したアドレスに対して連続した２マシンサイ
クルでそれぞれ正しいデータが書込み読出し可能
である。
信号とマシンサイクルに同期した同期信号との論
理積による信号をチツプセレクト端子に印加する
ように構成したから、アドレスラツチ型メモリの
連続したアドレスに対して連続した２マシンサイ
クルでそれぞれ正しいデータが書込み読出し可能
である。
第１図は従来のメモリアクセス回路の一例を示
すブロツク図、第２図は上記従来例の各部の信号
を示すタイムチヤート、第３図は本発明の一実施
例を示すブロツク図、第４図は上記実施例の各部
の信号を示すタイムチヤートである。 図において、１……マイクロプロセツサ、２…
…デコーダ、３……メモリ、４，５……アドレ
ス、６，７……データ信号、SYNC……マシンサ
イクルに同期した信号を出力する端子。
すブロツク図、第２図は上記従来例の各部の信号
を示すタイムチヤート、第３図は本発明の一実施
例を示すブロツク図、第４図は上記実施例の各部
の信号を示すタイムチヤートである。 図において、１……マイクロプロセツサ、２…
…デコーダ、３……メモリ、４，５……アドレ
ス、６，７……データ信号、SYNC……マシンサ
イクルに同期した信号を出力する端子。
Claims (1)
- １ マイクロプロセツサの出力するアドレス信号
のうち下位桁信号をアドレスラツチ型メモリのア
ドレス入力に接続し、上位桁信号は該上位桁信号
を対応するメモリへのメモリ選択信号に変換する
デコーダに入力させ、該デコーダの出力するメモ
リ選択信号と前記マイクロプロセツサの出力する
マシンサイクル同期信号とをアンド回路に入力さ
せて該アンド回路の出力を前記アドレスラツチ型
メモリのチツプセレクト端子に入力させることを
特徴とするメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5553381A JPS57172589A (en) | 1981-04-15 | 1981-04-15 | Memory access circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5553381A JPS57172589A (en) | 1981-04-15 | 1981-04-15 | Memory access circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57172589A JPS57172589A (en) | 1982-10-23 |
| JPS6143791B2 true JPS6143791B2 (ja) | 1986-09-30 |
Family
ID=13001359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5553381A Granted JPS57172589A (en) | 1981-04-15 | 1981-04-15 | Memory access circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57172589A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925699U (ja) * | 1982-08-10 | 1984-02-17 | 三洋電機株式会社 | 電子装置 |
| JPH0435957Y2 (ja) * | 1987-12-22 | 1992-08-25 |
-
1981
- 1981-04-15 JP JP5553381A patent/JPS57172589A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57172589A (en) | 1982-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6220632B2 (ja) | ||
| JPS6143791B2 (ja) | ||
| JPS5960488A (ja) | カラ−グラフイツクメモリのデ−タ書き込み装置 | |
| JPS6048828B2 (ja) | メモリアドレス方式 | |
| KR20000019161A (ko) | 플래시 메모리의 데이터 리드속도 향상회로 | |
| JPS6241438Y2 (ja) | ||
| JPH01116846A (ja) | 半導体集積回路 | |
| JPS6256598B2 (ja) | ||
| JP2595707B2 (ja) | メモリ装置 | |
| JPS6232818B2 (ja) | ||
| SU1751738A1 (ru) | Устройство дл управлени вводом изображени | |
| JPS6111803Y2 (ja) | ||
| JPS5927937B2 (ja) | 情報処理回路 | |
| JPS6336463A (ja) | バス制御方式 | |
| JPS6341091B2 (ja) | ||
| JPS5888891A (ja) | 半導体メモリ装置 | |
| JPS60170850U (ja) | デ−タバツフア | |
| JPS637092A (ja) | 映像記憶装置 | |
| JPH0535618B2 (ja) | ||
| JPS63291292A (ja) | 読み出し専用メモリ回路 | |
| JPS6175964A (ja) | ラベルデ−タ記憶回路 | |
| JPS63153932A (ja) | 信号多重化回路 | |
| JPS6284836U (ja) | ||
| JPH02151948A (ja) | メモリ読み出し処理時間短縮回路 | |
| JPS6148057A (ja) | アドレス選択回路 |