JPH01116846A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01116846A JPH01116846A JP62276622A JP27662287A JPH01116846A JP H01116846 A JPH01116846 A JP H01116846A JP 62276622 A JP62276622 A JP 62276622A JP 27662287 A JP27662287 A JP 27662287A JP H01116846 A JPH01116846 A JP H01116846A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶回路に関し、特にコンパクト・ディ
スク・プレーヤーに搭載され、誤り訂正及び出力処理に
有効でかつ集積化に適した記憶回路に間する。
スク・プレーヤーに搭載され、誤り訂正及び出力処理に
有効でかつ集積化に適した記憶回路に間する。
［従来の技術］
従来の技術としてはコンパクト・ディスク・プレーヤー
用集積回路に外付けに記憶回路を接続しており、コンパ
クト・ディスク・プレーヤー用集積回路は、コンパクト
・ディスクに記録されているデータの基本単位である１
フレ一ム分のデータが読み込まれる時間内に、 （１）Ｄ／Ａコンバータまたはディジタル・フィルタへ
のデータ出力要求（１ワード１６ビツトのデータ１２ワ
ード分） （２）コンパクト・ディスクより読み込んだデータをＥ
ＦＭ復調した後、データを格納するための書き込み要求
。
用集積回路に外付けに記憶回路を接続しており、コンパ
クト・ディスク・プレーヤー用集積回路は、コンパクト
・ディスクに記録されているデータの基本単位である１
フレ一ム分のデータが読み込まれる時間内に、 （１）Ｄ／Ａコンバータまたはディジタル・フィルタへ
のデータ出力要求（１ワード１６ビツトのデータ１２ワ
ード分） （２）コンパクト・ディスクより読み込んだデータをＥ
ＦＭ復調した後、データを格納するための書き込み要求
。
（３）ＣＩデコード及びＣ２デコード時にシンドローム
を計算するためのデータの読み出し、およびこれらのデ
ータの中から誤りのあるデータの読み出し、読み出され
た誤りデータに対し訂正を施した後、元のアドレスへ書
き込む要求。
を計算するためのデータの読み出し、およびこれらのデ
ータの中から誤りのあるデータの読み出し、読み出され
た誤りデータに対し訂正を施した後、元のアドレスへ書
き込む要求。
すなわち以上の３つの要求に対して優先順位をあらかじ
め決めておき、それに従って要求を受けつけ記憶回路と
のデータＯやりとりを行い、かつ記憶回路のアドレスは
いくつかアドレス・ポインタを設けておき、この内容に
各々、のデータの記憶回路内における相対的な位置を示
す数値を加算していくことによって生成していた。
め決めておき、それに従って要求を受けつけ記憶回路と
のデータＯやりとりを行い、かつ記憶回路のアドレスは
いくつかアドレス・ポインタを設けておき、この内容に
各々、のデータの記憶回路内における相対的な位置を示
す数値を加算していくことによって生成していた。
［発明が解決しようとする問題点コ
上述した従来の技術はコンパクト・ディスクに記録され
ているデータの基本単位である１フレ一ム分のデータが
読み出される時間内にＤ／Ａコンバータまたはディジタ
ル・フィルタへのデータ出力要求、コンパクト・ディス
クより読み込んだデータをＥＦＭ復調した後、格納する
ためのデータ書き込み要求、ＣＩデコード及びＣ２デコ
ードを行うためのデータの読み出し及びこれらのデータ
の中から誤りのあるデータを読み出し、誤り訂正した後
再び書き込むための要求に対して優先順位をつけ、これ
に従って外付けの記憶回路とのデータのやりとりを行う
ので、処理スピードを速くしなければならず、かつ外付
けの記憶回路に対して上述した３つの要求に必要なデー
タのアドレスを割ふるために、アドレス・ポインタをい
くつか用意し、この内容にそれぞれの相対位置を表す数
値を加算してアドレスを求めるという複雑なことを行わ
なければならない欠点がある。
ているデータの基本単位である１フレ一ム分のデータが
読み出される時間内にＤ／Ａコンバータまたはディジタ
ル・フィルタへのデータ出力要求、コンパクト・ディス
クより読み込んだデータをＥＦＭ復調した後、格納する
ためのデータ書き込み要求、ＣＩデコード及びＣ２デコ
ードを行うためのデータの読み出し及びこれらのデータ
の中から誤りのあるデータを読み出し、誤り訂正した後
再び書き込むための要求に対して優先順位をつけ、これ
に従って外付けの記憶回路とのデータのやりとりを行う
ので、処理スピードを速くしなければならず、かつ外付
けの記憶回路に対して上述した３つの要求に必要なデー
タのアドレスを割ふるために、アドレス・ポインタをい
くつか用意し、この内容にそれぞれの相対位置を表す数
値を加算してアドレスを求めるという複雑なことを行わ
なければならない欠点がある。
［発明の従来技術に対する相違点コ
Ｄ／Ａコンバータまたはディジタル・フィルタへのデー
タ出力要求およびＣ２デコードを行うための一データの
格納、これらのデータのうち誤りのあるデータの読み出
し、さらに読み出した誤りデータに誤り訂正を施した後
、再び書き込む要求について見ると、上述した従来の方
式に対し、本発明はメモリセルを共有しながらも読み出
し側と書き込む側とで各々アドレス・デコーダを持つバ
ンクを４個備え、さらに読み出し側と書き込み側、およ
び読み出し側での遅延されたデータの格納されているバ
ンク切換を行う制御回路を持つ記憶回路により１フレ一
ム分のデータの読み込み時間内に、各々の要求について
独立して処理を行い、さらに従来の方式のように外付け
の記憶回路に対して複雑なアドレス生成を行うことなく
、制御回路により指定されたバンク内で、Ｃ２デコード
に必要な２８個のデータおよびＤ／Ａコンバータまたは
ディジタル・フィルタへの出力に所要な２４個のデータ
に割りふったアドレスを直接指定することができる゛と
いう独創的内容を有する。
タ出力要求およびＣ２デコードを行うための一データの
格納、これらのデータのうち誤りのあるデータの読み出
し、さらに読み出した誤りデータに誤り訂正を施した後
、再び書き込む要求について見ると、上述した従来の方
式に対し、本発明はメモリセルを共有しながらも読み出
し側と書き込む側とで各々アドレス・デコーダを持つバ
ンクを４個備え、さらに読み出し側と書き込み側、およ
び読み出し側での遅延されたデータの格納されているバ
ンク切換を行う制御回路を持つ記憶回路により１フレ一
ム分のデータの読み込み時間内に、各々の要求について
独立して処理を行い、さらに従来の方式のように外付け
の記憶回路に対して複雑なアドレス生成を行うことなく
、制御回路により指定されたバンク内で、Ｃ２デコード
に必要な２８個のデータおよびＤ／Ａコンバータまたは
ディジタル・フィルタへの出力に所要な２４個のデータ
に割りふったアドレスを直接指定することができる゛と
いう独創的内容を有する。
［問題点を解決するための手段］
本発明の半導体記憶回路は、読み出し側と書き込み側と
で各々アドレスデコーダを持ち、メモリセルは読み出し
側と書き込み側で共有したバンクを４個有し、さらにコ
ンパクト・ディスクに記録されているデータの基本単位
である１フレ一ム分のデータを読み込むのに要する時間
を１周期とするりｄツクにより読み出し側と書き込み側
が使用するバンクの切換及び読み出し側において、現在
読み出し、を行っているバンクから、さらに２フレ°
−ム分遅延されたデータが格納されているバンクへのバ
ンク切換を行う制御回路を有している。
で各々アドレスデコーダを持ち、メモリセルは読み出し
側と書き込み側で共有したバンクを４個有し、さらにコ
ンパクト・ディスクに記録されているデータの基本単位
である１フレ一ム分のデータを読み込むのに要する時間
を１周期とするりｄツクにより読み出し側と書き込み側
が使用するバンクの切換及び読み出し側において、現在
読み出し、を行っているバンクから、さらに２フレ°
−ム分遅延されたデータが格納されているバンクへのバ
ンク切換を行う制御回路を有している。
［実施例］
次に本発明について図面を参照して説明する。
第２図はＣ２デコードから出力処理までのデー夕のフロ
ーを示した図である。ここで０２デコード処理を行った
データに対して第１図のように上から順に０，１．・・
・・、 １１． １６． １７゜・・・、２７とアド
レスを割り当て、出力処理を行ったデータに対しても同
様に０，１．・・・・・、２２．２３とアドレスを割り
当てるとする。
ーを示した図である。ここで０２デコード処理を行った
データに対して第１図のように上から順に０，１．・・
・・、 １１． １６． １７゜・・・、２７とアド
レスを割り当て、出力処理を行ったデータに対しても同
様に０，１．・・・・・、２２．２３とアドレスを割り
当てるとする。
Ｃ２デコード処理を行ったデータのうち１２，１３．１
４，１５に相当するデータは誤り訂正に使用するデータ
であり、最終結果として出力する必要がないため、ここ
では省略している。第２図よりアドレス０． １． ２
０． ２１については、Ｃ２デコード処理を行う時と出
力処理を行うときでアドレスが一致するが、それ以外で
は一致しない。
４，１５に相当するデータは誤り訂正に使用するデータ
であり、最終結果として出力する必要がないため、ここ
では省略している。第２図よりアドレス０． １． ２
０． ２１については、Ｃ２デコード処理を行う時と出
力処理を行うときでアドレスが一致するが、それ以外で
は一致しない。
また、出力処理においてアドレス４〜７．１２〜１５．
２０〜２３については、それ以外のアドレスのデータが
０２デコード処理されたフレームよりも２フレーム後の
データであることを示す。
２０〜２３については、それ以外のアドレスのデータが
０２デコード処理されたフレームよりも２フレーム後の
データであることを示す。
第１図は、本発明の記憶回路のメモリバンクの一実施例
である。１は書き込み用メモリバンク選択信号の入力端
子、２〜６は書き込み用アドレス入力端子、７は読み出
し用メモリバンク選択信号の入力端子、８〜１２は読み
出し用アドレス入力端子、１３は書き込み信号入力端子
、１４は読み出し信号入力端子、１５は書き込みデータ
入力端子、１６は読み出しデータ出力端子、１７〜２６
はクロックド・インバータ、２７〜３１はインバータ、
３２〜３３はデコード用アンドゲート、３４はアンド−
オアゲート、３５は書き込み制御回路、３６は読み出し
制御回路、３７はメモリセル、３８はＮｃｈ）ランジス
タである。第１図では、 −説明のためデコードは”
２”と”６”の場合のみ記している。ここで同一のメモ
リバンクに対して書き込み、読み出しは同時に行わない
よう制御される。
である。１は書き込み用メモリバンク選択信号の入力端
子、２〜６は書き込み用アドレス入力端子、７は読み出
し用メモリバンク選択信号の入力端子、８〜１２は読み
出し用アドレス入力端子、１３は書き込み信号入力端子
、１４は読み出し信号入力端子、１５は書き込みデータ
入力端子、１６は読み出しデータ出力端子、１７〜２６
はクロックド・インバータ、２７〜３１はインバータ、
３２〜３３はデコード用アンドゲート、３４はアンド−
オアゲート、３５は書き込み制御回路、３６は読み出し
制御回路、３７はメモリセル、３８はＮｃｈ）ランジス
タである。第１図では、 −説明のためデコードは”
２”と”６”の場合のみ記している。ここで同一のメモ
リバンクに対して書き込み、読み出しは同時に行わない
よう制御される。
まず、書き込み動作について説明する。第３図（Ｉ）は
書き込み動作時のタイミングチャートであり、ａはアド
レス、ｂはデータ、Ｃは書き込み信号、ｄは書き込み用
メモリバンク選択信号である。
書き込み動作時のタイミングチャートであり、ａはアド
レス、ｂはデータ、Ｃは書き込み信号、ｄは書き込み用
メモリバンク選択信号である。
ここで端子２〜６に順にｊ Ｌｌ、＊ Ｌｌ、ｌ Ｌｔ
、＋ Ｈ′、 ′Ｌｔが第３図（Ｉ）のａに示すタイ
ミングで入力され、端子１５に第３図（Ｉ）のｂのタイ
ミングでデータが入力され、かつ、端子１に第３図（Ｉ
）のｄのタイミングぞ′Ｈ′が入力されるとクロックド
・インバータ１７〜２１が出力可能になり、その結果ク
ロック度・インバータ１７． １Ｂ、 １．９． ２
１及びインバータ３０の出力がＩＨＩ となるので、ア
ドレス”２ ＩＩをデコードするアンドゲート３２の出
力もＩＨｙになる。
、＋ Ｈ′、 ′Ｌｔが第３図（Ｉ）のａに示すタイ
ミングで入力され、端子１５に第３図（Ｉ）のｂのタイ
ミングでデータが入力され、かつ、端子１に第３図（Ｉ
）のｄのタイミングぞ′Ｈ′が入力されるとクロックド
・インバータ１７〜２１が出力可能になり、その結果ク
ロック度・インバータ１７． １Ｂ、 １．９． ２
１及びインバータ３０の出力がＩＨＩ となるので、ア
ドレス”２ ＩＩをデコードするアンドゲート３２の出
力もＩＨｙになる。
次に端子１３に第３図（Ｉ）のＣのタイミングで書き込
み信号が入力されるとメモリセル３７のアドレスを駆動
するアンド−オアゲート３４の出力がＩＨＩになると共
に書き込み制御回路が動作して、端子１５に入力されて
いたデータがメモリ・セル３７に書き込まれる。
み信号が入力されるとメモリセル３７のアドレスを駆動
するアンド−オアゲート３４の出力がＩＨＩになると共
に書き込み制御回路が動作して、端子１５に入力されて
いたデータがメモリ・セル３７に書き込まれる。
次に読み出し動作について説明する。第３図（■）は読
み出し動作時のタイミング・チャートであり、ｅはアド
レス、ｆは読み出し信号、ｇは読み出し用メモリ・バン
ク選択信号である。
み出し動作時のタイミング・チャートであり、ｅはアド
レス、ｆは読み出し信号、ｇは読み出し用メモリ・バン
ク選択信号である。
ここで端子８〜１２に順にＺ Ｌｌ、 ′ｌｊ、ｊＨ
ｌ 、 ｌ Ｈｌ 、 ｌ Ｃ９が第３図（ＩＩ）
のｅのタイミングで入力され端子７に第３図（ＩＩ）の
ｇのタイミングで入力されると、クロックド・インバー
タ２２〜２６は出力可能になり、その結果クロックド・
インバータ２２，２３．、、．２６およびインバータ２
９．３０の出力がＩＦ（ｌになるのでアドレス”６”を
デコードするアンドゲート３３の出力も′Ｈ′になる。
ｌ 、 ｌ Ｈｌ 、 ｌ Ｃ９が第３図（ＩＩ）
のｅのタイミングで入力され端子７に第３図（ＩＩ）の
ｇのタイミングで入力されると、クロックド・インバー
タ２２〜２６は出力可能になり、その結果クロックド・
インバータ２２，２３．、、．２６およびインバータ２
９．３０の出力がＩＦ（ｌになるのでアドレス”６”を
デコードするアンドゲート３３の出力も′Ｈ′になる。
次に端子１４に第３図（■）のｆのタイミングで読み出
し信号が入力されると、メモリ・セル３７のアドレスを
駆動するアンド−オアゲート３４の出力がｊＨｌになり
、メモリ・セル３７のそれぞれのセルに貯えられている
データがビット線３９，４０に出力される。この時Ｎｃ
ｈ）ランジスタ４０は端子７に入力されている読み出し
用メモリ・バンク選択信号によりオンしているため、メ
モリ・セル内から読み出されたデータはこのＮｃｈ）ラ
ンジスタ３８を通り読み出し制御回路３６に入力され出
力端子１６に出力される。ここで１フレーム内の３２ケ
のデータは誤り訂正処理を施されて２８ケになり、最終
的にはこの中の２４ケのデータが並びかえられ出力され
るが、この実施例で用いているアドレス・デコード”２
”と”６”は誤り訂正された３番目のデータが前述の書
き込み動作で説明した手順でメモリに書き込まれ、読み
出しされた時は前述の読み出し動作で説明した手順で７
番目に読み出されるために（アドレス”０”からはじま
るため）共有されるメモリ・セルに対して書き込み側、
読み出し側それぞれに割り当てられたアドレスである。
し信号が入力されると、メモリ・セル３７のアドレスを
駆動するアンド−オアゲート３４の出力がｊＨｌになり
、メモリ・セル３７のそれぞれのセルに貯えられている
データがビット線３９，４０に出力される。この時Ｎｃ
ｈ）ランジスタ４０は端子７に入力されている読み出し
用メモリ・バンク選択信号によりオンしているため、メ
モリ・セル内から読み出されたデータはこのＮｃｈ）ラ
ンジスタ３８を通り読み出し制御回路３６に入力され出
力端子１６に出力される。ここで１フレーム内の３２ケ
のデータは誤り訂正処理を施されて２８ケになり、最終
的にはこの中の２４ケのデータが並びかえられ出力され
るが、この実施例で用いているアドレス・デコード”２
”と”６”は誤り訂正された３番目のデータが前述の書
き込み動作で説明した手順でメモリに書き込まれ、読み
出しされた時は前述の読み出し動作で説明した手順で７
番目に読み出されるために（アドレス”０”からはじま
るため）共有されるメモリ・セルに対して書き込み側、
読み出し側それぞれに割り当てられたアドレスである。
実際には、メモリ・セル３７とアンド−ノアゲート３４
のペア２４個に、”０”から”２７”までをデコードす
るアンドゲートの出力を書き込み側と読み出し側のそれ
ぞれに接続されて１フレ一ム分の最終出力するデータ数
分書き込み、読み出しができるようになっている。
のペア２４個に、”０”から”２７”までをデコードす
るアンドゲートの出力を書き込み側と読み出し側のそれ
ぞれに接続されて１フレ一ム分の最終出力するデータ数
分書き込み、読み出しができるようになっている。
第４図は本発明の一実施例であり、ここでは第１図のメ
モリ・バンクを４個使用している。第４図において、４
１はフレーム信号入力端子、４２は書き込み用アドレス
入力端子、４３は書き込みデータ入力端子、４４は書き
込み信号入力端子、４５は読み出し用アドレス入力端子
、４６は読み出し用データ出力端子、４７は読み出し信
号入力端子、４８は読み出し制御回路、４９〜５２はメ
モリ・バンク、５３はメモリ・バンク切換制御回路、５
４は遅延用アドレス検出回路である。第１図では、読み
出し制御回路はメモリ・バンクに内蔵されているが、第
４図では各メモリ・バンクとも共用できるようメモリ・
バンクからはずしている。第４図においてメモリ・バン
ク切換制御回路５３は１フレームの時間を１周期とする
フレーム信号を分周する４進カウンタを内蔵しており、
書き込み用にメモリ・バンクを指定する時は、このカウ
ンタの内容をデコードした出力を書き込み用メモリ・バ
ンク選択信号として使用することによりメモリ・バンク
の選択を行い、読み出し用にメモリ・バンクを指定する
時は、カウンタの内容に１を加えた内容をデコードした
出力を読み出し用メモリ・バンク選択信号として使用す
ることによりメモリ・バンクの選択を行う。ただし第２
図に示すように２フレ一ム分遅延されたフレームのデー
タを読み出す時には、遅延用アドレス検出回路５４によ
り端子４５に入力されるアドレスから、遅延を要するア
ドレスを検出した場合はメモリ・バンク切換制御回路５
３に制御信号を送り、メモリ・バンク切換制御回路５３
はこの信号を受けると、カウンタの内容に３を加えた内
容をデコードした出力を読み出し用メモリ・バンク選択
信号とすることにより、遅延されたデータが格納されて
いるメモリ・バンクからデータを読み出す、以上の動作
をくりかえすことにより誤り訂正から出力処理までのデ
ータのアドレス変換がスムーズに行われる。
モリ・バンクを４個使用している。第４図において、４
１はフレーム信号入力端子、４２は書き込み用アドレス
入力端子、４３は書き込みデータ入力端子、４４は書き
込み信号入力端子、４５は読み出し用アドレス入力端子
、４６は読み出し用データ出力端子、４７は読み出し信
号入力端子、４８は読み出し制御回路、４９〜５２はメ
モリ・バンク、５３はメモリ・バンク切換制御回路、５
４は遅延用アドレス検出回路である。第１図では、読み
出し制御回路はメモリ・バンクに内蔵されているが、第
４図では各メモリ・バンクとも共用できるようメモリ・
バンクからはずしている。第４図においてメモリ・バン
ク切換制御回路５３は１フレームの時間を１周期とする
フレーム信号を分周する４進カウンタを内蔵しており、
書き込み用にメモリ・バンクを指定する時は、このカウ
ンタの内容をデコードした出力を書き込み用メモリ・バ
ンク選択信号として使用することによりメモリ・バンク
の選択を行い、読み出し用にメモリ・バンクを指定する
時は、カウンタの内容に１を加えた内容をデコードした
出力を読み出し用メモリ・バンク選択信号として使用す
ることによりメモリ・バンクの選択を行う。ただし第２
図に示すように２フレ一ム分遅延されたフレームのデー
タを読み出す時には、遅延用アドレス検出回路５４によ
り端子４５に入力されるアドレスから、遅延を要するア
ドレスを検出した場合はメモリ・バンク切換制御回路５
３に制御信号を送り、メモリ・バンク切換制御回路５３
はこの信号を受けると、カウンタの内容に３を加えた内
容をデコードした出力を読み出し用メモリ・バンク選択
信号とすることにより、遅延されたデータが格納されて
いるメモリ・バンクからデータを読み出す、以上の動作
をくりかえすことにより誤り訂正から出力処理までのデ
ータのアドレス変換がスムーズに行われる。
［発明の効果コ
以上説明したように本発明は読み出し側と書き込み側と
でメモリ・セルは共有しているが、アドレス・デコーダ
はそれぞれ別々に持つ構成のメモリ・バンクを４個有し
かつ読み出し側と書き込み側とで使用するメモリ・バン
クの切換、さらに読み出し側において現在読み出してい
るメモリ・バンクから遅延されたデータが格納されてい
るメモリ・バンクへの切換を行う制御回路をもたせるこ
とにより、コンパクト・ディスクより１フレ一ム分のデ
ータが読み込まれる時間内に、Ｃ２デコードによる誤り
訂正処理および１ワード１６ビツトのデータを１２ワ一
ド分Ｄ／Ａコンバータまたはディジタル・フィルタへ出
力する出力処理を独立して行うことができかつ複雑なア
ドレス生成を行う必要もないという効果がある。
でメモリ・セルは共有しているが、アドレス・デコーダ
はそれぞれ別々に持つ構成のメモリ・バンクを４個有し
かつ読み出し側と書き込み側とで使用するメモリ・バン
クの切換、さらに読み出し側において現在読み出してい
るメモリ・バンクから遅延されたデータが格納されてい
るメモリ・バンクへの切換を行う制御回路をもたせるこ
とにより、コンパクト・ディスクより１フレ一ム分のデ
ータが読み込まれる時間内に、Ｃ２デコードによる誤り
訂正処理および１ワード１６ビツトのデータを１２ワ一
ド分Ｄ／Ａコンバータまたはディジタル・フィルタへ出
力する出力処理を独立して行うことができかつ複雑なア
ドレス生成を行う必要もないという効果がある。
第１図は本発明の一実施例に係る記憶回路を構成するメ
モリ・バンクの回路図、第２図は誤り訂正後からデータ
出力までのアドレス変換を示すブロック図、第３図（Ｉ
）（ｎ）は第２図に示すメモリ・バンクのタイミング・
チャート図、第４図は本発明の一実施例に係る記憶回路
のブロック図である。 １・・・・・書き込み用メモリ・バンク選択信号の入力
端子、 ２〜６，４２・・・書き込み用アドレス入力端子、７〜
１２．４５・・読み出し用アドレス入力端子、１３．４
４・・・・書き込み信号入力端子、１４．４７・・・・
読みだし信号入力端子、１５．４３・・・・書き込みデ
ータ入力端子、１６．４６・・・・読み出しデータ出力
端子、１７〜２６・・・・クロックド・インバータ、２
７〜３１・・・・インバータ、 ３２．３３・・・・アンドゲート、 ３４・・・・・・・アンド−オアゲート、３５・・・・
・・・書き込み制御回路、３６．４８−’・・・読み出
し制御回路、３７・・・・・・・メモリ・セル、 ３８．３９・・・・ビット線、 ４０・・・・・・・Ｎｃｈ）ランジスタ、４１・・・・
・・・フレーム信号入力端子、４９〜５２・・・・メモ
リバンク、 ５３・・・・・・・メモリ・バンク切換回路、５４・・
・・・・・遅延アドレス検出回路。 第２図
モリ・バンクの回路図、第２図は誤り訂正後からデータ
出力までのアドレス変換を示すブロック図、第３図（Ｉ
）（ｎ）は第２図に示すメモリ・バンクのタイミング・
チャート図、第４図は本発明の一実施例に係る記憶回路
のブロック図である。 １・・・・・書き込み用メモリ・バンク選択信号の入力
端子、 ２〜６，４２・・・書き込み用アドレス入力端子、７〜
１２．４５・・読み出し用アドレス入力端子、１３．４
４・・・・書き込み信号入力端子、１４．４７・・・・
読みだし信号入力端子、１５．４３・・・・書き込みデ
ータ入力端子、１６．４６・・・・読み出しデータ出力
端子、１７〜２６・・・・クロックド・インバータ、２
７〜３１・・・・インバータ、 ３２．３３・・・・アンドゲート、 ３４・・・・・・・アンド−オアゲート、３５・・・・
・・・書き込み制御回路、３６．４８−’・・・読み出
し制御回路、３７・・・・・・・メモリ・セル、 ３８．３９・・・・ビット線、 ４０・・・・・・・Ｎｃｈ）ランジスタ、４１・・・・
・・・フレーム信号入力端子、４９〜５２・・・・メモ
リバンク、 ５３・・・・・・・メモリ・バンク切換回路、５４・・
・・・・・遅延アドレス検出回路。 第２図
Claims (2)
- （１）アドレス入力部、データを格納するメモリ部、ア
ドレス部に入力されたアドレスデータによりメモリ部の
中から特定のメモリ・セルを選択するアドレス・デコー
ダ、前記アドレス・デコーダにより選択されたメモリ・
セルにデータの書き込み及び読み出しを行書き込み制御
部及び読み出し制御部を有する半導体集積回路において
、アドレス部に第１および第２のアドレスを有し、前記
第１及び第２のアドレスは各々クロックド・インバータ
に接続され、前記第１のアドレスと前記第２のアドレス
が接続されているクロックド・インバータのうち前記第
１及び第２のアドレスの同じ重みを持つアドレスが接続
されているクロックド・インバータの出力同士が接続さ
れ、かつ前記出力同士が接続されているクロックド・イ
ンバータの出力にさらにインバータが接続されており、
切換入力により第１または第２のアドレスが入力されて
いるクロックド・インバータの一方を選択して出力可能
にすることを特徴とするメモリ・バンクを有する半導体
集積回路。 - （２）メモリ・セルに対して第１のアドレスと第２のア
ドレスとでアドレス割あてが異なるものも含まれる特許
請求範囲第１項の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276622A JPH01116846A (ja) | 1987-10-30 | 1987-10-30 | 半導体集積回路 |
| DE3855977T DE3855977T2 (de) | 1987-10-30 | 1988-10-31 | Digitaler Datenprozessor mit Datenentschlüsselungsfunktion |
| EP88310230A EP0314524B1 (en) | 1987-10-30 | 1988-10-31 | Digital data processor having data-unscrambling function |
| JP27649088A JPH02132485A (ja) | 1987-10-30 | 1988-10-31 | データ処理装置 |
| US07/265,021 US5046095A (en) | 1987-10-30 | 1988-10-31 | Digital data processor having data-unscrambling function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276622A JPH01116846A (ja) | 1987-10-30 | 1987-10-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01116846A true JPH01116846A (ja) | 1989-05-09 |
Family
ID=17572003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276622A Pending JPH01116846A (ja) | 1987-10-30 | 1987-10-30 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5046095A (ja) |
| EP (1) | EP0314524B1 (ja) |
| JP (1) | JPH01116846A (ja) |
| DE (1) | DE3855977T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE69507080T2 (de) * | 1994-06-07 | 1999-05-27 | Matsushita Electric Ind Co Ltd | Optisches Informationsaufzeichnungsmedium, optisches Informationsaufzeichnungsverfahren, und optisches Informationswiedergabegerät hierfür |
| KR100201396B1 (ko) * | 1996-07-20 | 1999-06-15 | 구본준 | 이피롬의 비화코드 해독 방지회로 |
| KR100223634B1 (ko) * | 1997-01-15 | 1999-10-15 | 윤종용 | 고속 데이타 처리 및 전송을 위한 에러정정용 메모리를 구비하는 시스템 디코더 및 에러정정용 메모리 제어방법 |
Family Cites Families (10)
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|---|---|---|---|---|
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| US4320466A (en) * | 1979-10-26 | 1982-03-16 | Texas Instruments Incorporated | Address sequence mechanism for reordering data continuously over some interval using a single memory structure |
| US4661980A (en) * | 1982-06-25 | 1987-04-28 | The United States Of America As Represented By The Secretary Of The Navy | Intercept resistant data transmission system |
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| US4623990A (en) * | 1984-10-31 | 1986-11-18 | Advanced Micro Devices, Inc. | Dual-port read/write RAM with single array |
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| US4771462A (en) * | 1987-02-18 | 1988-09-13 | Hannan Forrest A | Communication port encryption/decryption method and apparatus |
-
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1988
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0314524B1 (en) | 1997-07-30 |
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| DE3855977D1 (de) | 1997-09-04 |
| EP0314524A2 (en) | 1989-05-03 |
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