JPH04352044A - メモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はメモリデバイスに関する。

【０００２】

【従来技術】従来、メモリデバイスにおいては、二次元
のメモリセルアレイの中から行方向のアドレスと列方向
のアドレスとの両方から選択されたメモリセルに対して
データの書込みおよび読出しを行っていた。

【０００３】このような従来のメモリデバイスでは、メ
モリセルアレイの中からアドレスによってメモリセルが
選択されており、この選択されたメモリセルに書込まれ
ていたのはデータであった。そのため、メモリセルアレ
イにアドレスを与えてデータの読出しを行うことはでき
ても、データを与えてアドレスを読出すということはで
きず、特定のデータを捜すのにメモリセルアレイの先頭
アドレスからデータの読出しを行わなければならないと
いう問題がある。

【０００４】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、データを与えてアドレ
スの読出しを行うことができ、特定のデータを捜す場合
の時間を短縮することができるメモリデバイスの提供を
目的とする。

【０００５】

【発明の構成】本発明によるメモリデバイスは、アドレ
スおよびデータのうち一方が入力されたときにメモリセ
ルアレイの行方向アドレスを生成する行方向アドレス生
成手段と、前記アドレスおよびデータのうち他方が入力
されたときにメモリセルアレイの列方向アドレスを生成
する列方向アドレス生成手段と、前記行方向アドレス生
成手段で生成された前記行方向アドレスによって前記メ
モリセルアレイがアクセスされたときに前記メモリセル
アレイから読出された読出しデータを前記アドレスおよ
びデータのうち他方に変換する第１の変換手段と、前記
列方向アドレス生成手段で生成された前記列方向アドレ
スによって前記メモリセルアレイがアクセスされたとき
に前記メモリセルアレイから読出された読出しデータを
前記アドレスおよびデータのうち一方に変換する第２の
変換手段とを有することを特徴とする。

【０００６】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、アドレス１０１　が入力さ
れると、該アドレスはストローブ（Ｓ）信号の反転値に
応答してレジスタ２に保持された後にデコーダ３に出力
される。デコーダ３は該アドレスをデコードし、そのデ
コード結果をトライステートバッファ４を介してメモリ
セルアレイ１に出力する。ここで、トライステートバッ
ファ４はアドレスリード（ＡＲ）信号によって制御され
る。

【０００８】メモリセルアレイ１で該デコード結果によ
って選択されたメモリセル（図示せず）の値はエンコー
ダ１４に入力される。エンコーダ１４はメモリセルアレ
イ１で選択されたメモリセルの値をエンコードし、その
エンコード結果をレジスタ１５に出力する。レジスタ１
５はストローブ信号に応答してエンコーダ１４の出力信
号を保持し、その保持内容をトライステートバッファ１
６を介して外部に出力する。ここで、トライステートバ
ッファ１６はゲート１７の出力信号によって制御される
。ゲート１７はアドレスリード信号とライトモード（Ｗ
Ｍ）信号とのアンドをとり、その結果をトライステート
バッファ１６に出力する。

【０００９】データ１０２　が入力されると、該データ
はストローブ信号の反転値に応答してレジスタ１０に保
持された後にデコーダ１１に出力される。デコーダ１１
は該データをデコードし、そのデコード結果をトライス
テートバッファ１２を介してメモリセルアレイ１に出力
する。ここで、トライステートバッファ１２はゲート１
３の出力信号によって制御される。ゲート１３はアドレ
スリード信号とライトモード信号とのアンドをとり、そ
の結果をトライステートバッファ１２に出力する。トラ
イステートバッファ１２ではゲート１３の出力信号を反
転し、その反転値を制御信号とする。

【００１０】メモリセルアレイ１で該デコード結果によ
って選択されたメモリセルの値は変換回路５に入力され
る。変換回路５はアウトプットレディ（ＯＲ）信号に応
答してメモリセルアレイ１で選択されたメモリセルの値
と、レジスタ６に保持された値と、エンコーダ７のエン
コード結果とを入力し、それらの値に対してデコード動
作と反転動作とアンド動作とを行ってレジスタ６に出力
する。レジスタ６はストローブ信号に応答して変換回路
５の出力信号を保持し、その保持内容を変換回路５とエ
ンコーダ７と制御回路１８とに夫々出力する。

【００１１】エンコーダ７はレジスタ６の出力信号をエ
ンコードし、そのエンコード結果を変換回路５とレジス
タ８とに夫々出力する。レジスタ８はストローブ信号の
反転値に応答してエンコーダ７の出力信号を保持し、そ
の保持内容をトライステートバッファ９を介して外部に
出力する。ここで、トライステートバッファ９はアドレ
スリード信号の反転値によって制御される。

【００１２】制御回路１８はストローブ信号に応答して
レジスタ６の出力信号がオール“０”か否かを判定し、
その判定結果にしたがってアウトプットレディ信号を変
換回路５に出力する。

【００１３】尚、メモリセルアレイ１はアドレス１０１
　を列方向アドレス（アドレスライン）とし、データ１
０２　を行方向アドレス（データライン）としている。 よって、デコーダ３のデコード結果によってメモリセル
アレイ１のアドレスラインが選択され、デコーダ１１の
デコード結果によってメモリセルアレイ１のデータライ
ンが選択されるようになっている。

【００１４】図２は本発明の一実施例によるデータライ
ト動作を示すタイムチャートであり、図３は本発明の一
実施例によるデータリード動作を示すフローチャートで
あり、図４は本発明の一実施例によるアドレスリード動
作を示すタイムチャートである。ここで、データライト
動作とはメモリセルアレイ１の指定アドレスにデータを
書込む動作であり、データリード動作とはメモリセルア
レイ１の指定アドレスからデータを読出す動作であり、
アドレスリード動作とは指定したデータが書込まれてい
るメモリセルアレイ１のアドレスを読出す動作である。

【００１５】次に、図１および図２を用いて本発明の一
実施例によるデータライト動作について説明する。アド
レスリード信号を“１”にしたまま、ライトモード信号
を“１”から“０”にすると、トライステートバッファ
９は“０”が入力されるのでハイインピーダンスを出力
し、アドレス１０１　がレジスタ２の入力となる。同様
に、ゲート１７の出力信号が“０”となるのでトライス
テートバッファ１６はハイインピーダンスを出力し、デ
ータ１０２　がレジスタ１０の入力となる。

【００１６】セットアップタイムａを確保してストロー
ブ信号を立下げると、レジスタ２にアドレス１０１　が
セットされ、レジスタ１０にデータ１０２がセットされ
る。レジスタ２にセットされたアドレス１０１　はデコ
ーダ３でデコードされ、トライステートバッファ４を通
ってメモリセルアレイ１に入力される。尚、デコーダ３
の出力信号はメモリセルアレイ１のアドレスラインの選
択信号となる。

【００１７】レジスタ１０にセットされたデータ１０２
　はデコーダ１１でデコードされ、トライステートバッ
ファ１２を通ってメモリセルアレイ１に入力される。メ
モリセルアレイ１では選択されたアドレスライン上のメ
モリセルに、データであるデコーダ１１の出力信号が書
込まれる。ストローブ信号を立上げてからある一定間隔
をおいてライトモード信号を立上げることによって、デ
ータライトサイクルが終了する。

【００１８】図１および図３を用いて本発明の一実施例
によるデータリード動作について説明する。アドレスリ
ード信号およびライトモード信号を“１”にしたままに
すると、トライステートバッファ９は“０”が入力され
るのでハイインピーダンスを出力し、アドレス１０１　
はレジスタ２の入力となる。また、ゲート１３の出力信
号が“０”となるので、トライステートバッファ１２は
ハイインピーダンスを出力する。

【００１９】セットアップタイムｂを確保してストロー
ブ信号を立下げると、レジスタ２にアドレス１０１　が
セットされる。レジスタ２にセットされたアドレス１０
１　はデコーダ３でデコードされ、トライステートバッ
ファ４を通ってメモリセルアレイ１に入力される。

【００２０】デコーダ３の出力信号でメモリセルアレイ
１のアドレスラインが選択され、トライステートバッフ
ァ１２がハイインピーダンスを出力しているので、アド
レスライン上のすべてのメモリセルの値がエンコーダ１
４に入力される。エンコーダ１４でエンコードされた結
果がメモリセルアレイ１から読出されたデータとなるの
である。このエンコーダ１４の出力信号はストローブ信
号の立上りでレジスタ１５にセットされ、トライステー
トバッファ１６を通ってデータ１０２　として出力され
る。

【００２１】図１および図４を用いて本発明の一実施例
によるアドレスリード動作について説明する。ライトモ
ード信号を“１”にしたまま、アドレスリード信号を“
１”から“０”にすると、ゲート１７の出力信号が“０
”となるのでトライステートバッファ１６はハイインピ
ーダンスを出力し、データ１０２　がレジスタ１０の入
力となる。また、トライステートバッファ４は“０”が
入力されるので、ハイインピーダンスを出力する。

【００２２】セットアップタイムｃを確保してストロー
ブ信号を立下げると、レジスタ１０にデータ１０２　が
セットされる。レジスタ１０にセットされたデータ１０
２　はデコーダ１１でデコードされ、トライステートバ
ッファ１２を通ってメモリセルアレイ１に入力される。

【００２３】デコーダ１１の出力信号でメモリセルアレ
イ１のデータラインが選択され、トライステートバッフ
ァ４がハイインピーダンスを出力しているので、データ
ライン上のすべてのメモリセルの値が変換回路５に入力
される。変換回路５の出力信号はストローブ信号が立上
った時点でレジスタ６にセットされ、レジスタ６に保持
された値がエンコーダ７に入力される。このエンコーダ
７でエンコードされた結果が、入力されたデータ１０２
　がメモリセルアレイ１において格納されているアドレ
スである。

【００２４】また、ストローブ信号が立上って変換回路
５の出力信号がレジスタ６にセットされるとき、制御回
路１８はレジスタ６の出力信号がオール“０”でないと
判定するので、アウトプットレディ信号を“１”から“
０”にする。さらに、エンコーダ７の出力信号は変換回
路５にフィードバック入力される。この後に、アウトプ
ットレディ信号が“０”なので、ストローブ信号が再度
立下げられ、エンコーダ７の出力信号がレジスタ８にセ
ットされ、トライステートバッファ９を通ってアドレス
１０１　として出力される。

【００２５】ストローブ信号は一定時間“０”が保持さ
れた後に“１”に立上げられ、変換回路５の出力信号が
レジスタ６にセットされる。このとき、制御回路１８は
レジスタ６の出力信号がオール“０”であると判定する
と、アウトプットレディ信号を“１”にすることによっ
てアドレスリードサイクルを終了する。

【００２６】図５は本発明の一実施例によるアドレスリ
ード動作を示す動作概念図であり、図６は本発明の一実
施例によるアドレスリード動作におけるアドレス遷移を
示す図であり、図７は本発明の一実施例によるアドレス
リード動作を示すタイムチャートである。これら図１お
よび図５〜図７を用いて本発明の一実施例の動作につい
て説明する。尚、本発明の一実施例では、図５に示すよ
うに、メモリセルアレイ１が４×４のメモリセルアレイ
で、アドレス２ビットとデータ２ビットとで網羅してお
り、アドレス“０１”，“１１”にデータ“１１”が、
アドレス“１０”にデータ“０１”が夫々書込まれ、ア
ドレス“００”にはデータが書込まれていない場合につ
いて述べる。

【００２７】データ１０２　に“１１”が入力されてか
らセットアップタイムｄを確保してストローブ信号を立
下げると、データ“１１”がレジスタ１０にセットされ
る。 レジスタ１０にセットされたデータ“１１”はデコーダ
１１で“１０００”にデコードされ、トライステートバ
ッファ１２を通ってメモリセルアレイ１に入力される。

【００２８】これにより、メモリセルアレイ１のデータ
ライン“１１”が選択されるので、このデータライン“
１１”上のすべてのメモリセルの値が出力される。すな
わち、メモリセルアレイ１から“１０１０”が読出され
、変換回路５に入力される。

【００２９】この値“１０１０”は変換回路５をスルー
してストローブ信号の立上りでレジスタ６にセットされ
、レジスタ６に保持された値“１０１０”がエンコーダ
７に入力される。エンコーダ７ではレジスタ６の出力信
号“１０１０”を“０１”にエンコードし、そのエンコ
ード結果“０１”がストローブ信号の２回目の立下りで
レジスタ８にセットされ、レジスタ８の出力信号“０１
”がトライステートバッファ９を通ってアドレス１０１
　として出力される。

【００３０】エンコーダ７の出力信号が“０１”に確定
した時点で、図６に示すように、変換回路５ではエンコ
ーダ７の出力信号“０１”を“００１０”にデコードし
てから“１１０１”に反転し、この反転値“１１０１”
とレジスタ６の出力信号“１０１０”とのアンドをとっ
て、次に出力するアドレスを“１０００”に決定する。 また、制御回路１８はレジスタ６の出力信号が“０００
０”でないことを確認すると、ストローブ信号に遅延を
加えた立上りでアウトプットレディ信号を“０”にする
。

【００３１】ストローブ信号の２回目の立上りで、変換
回路５で決定されたアドレス“１０００”がレジスタ６
にセットされると、レジスタ６に保持された値“１００
０”がエンコーダ７に入力される。エンコーダ７ではレ
ジスタ６の出力信号“１０００”を“１１”にエンコー
ドし、そのエンコード結果“１１”がストローブ信号の
３回目の立下りでレジスタ８にセットされ、レジスタ８
の出力信号“１１”がトライステートバッファ９を通っ
てアドレス１０１　として出力される。

【００３２】エンコーダ７の出力信号が“１１”に確定
した時点で、図６に示すように、変換回路５ではエンコ
ーダ７の出力信号“１１”を“１０００”にデコードし
てから“０１１１”に反転し、この反転値“０１１１”
とレジスタ６の出力信号“１０００”とのアンドをとっ
て、次に出力するアドレスを“００００”に決定する。 よって、制御回路１８ではレジスタ６の出力信号が“０
０００”であること、すなわち出力する有効アドレスが
ないことが確認され、ストローブ信号の３回目の立上り
でアウトプットレディ信号を“１”にしてアドレスリー
ドサイクルを終了する。

【００３３】このように、アドレス１０１　が入力され
たときにデコーダ３のデコード結果によってメモリセル
アレイ１から読出された値をエンコーダ１４でエンコー
ドしてデータ１０２　として出力し、データ１０２　が
入力されたときにデコーダ１１のデコード結果によって
メモリセルアレイ１から読出された値をエンコーダ７で
エンコードしてアドレス１０２　として出力するように
することによって、データ１０２　を与えたときにその
データ１０２　が書込まれているメモリセルアレイ１の
アドレスをすべて読出すことができる。そのため、メモ
リセルアレイ１において特定のデータを捜す場合、メリ
セルアレイ１の先頭アドレスから読出しを行う必要がな
くなる。よって、特定のデータを捜す場合の時間を大幅
に短縮することができる。

【００３４】

【発明の効果】以上説明したように本発明によれば、ア
ドレスおよびデータのうち一方が入力されたときにメモ
リセルアレイの行方向アドレスを生成し、この生成され
た行方向アドレスによってメモリセルアレイがアクセス
されたときにメモリセルアレイから読出された読出しデ
ータをアドレスおよびデータのうち他方に変換するとと
もに、アドレスおよびデータのうち他方が入力されたと
きにメモリセルアレイの列方向アドレスを生成し、その
生成された列方向アドレスによってメモリセルアレイが
アクセスされたときにメモリセルアレイから読出された
読出しデータをアドレスおよびデータのうち一方に変換
するようにすることによって、データを与えてアドレス
の読出しを行うことができ、特定のデータを捜す場合の
時間を短縮することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例によるデータライト動作を示
すタイムチャートである。

【図３】本発明の一実施例によるデータリード動作を示
すフローチャートである。

【図４】本発明の一実施例によるアドレスリード動作を
示すタイムチャートである。

【図５】本発明の一実施例によるアドレスリード動作を
示す動作概念図である。

【図６】本発明の一実施例によるアドレスリード動作に
おけるアドレス遷移を示す図である。

【図７】本発明の一実施例によるアドレスリード動作を
示すタイムチャートである。

【符号の説明】

１　　メモリセルアレイ ２，６，８，１０，１５　　レジスタ ３，１１　　デコーダ ４，９，１２，１６　　トライステートバッファ５　　
変換回路 ７，１４　　エンコーダ １８　　制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　アドレスおよびデータのうち一方が入
   力されたときにメモリセルアレイの行方向アドレスを生
   成する行方向アドレス生成手段と、前記アドレスおよび
   データのうち他方が入力されたときにメモリセルアレイ
   の列方向アドレスを生成する列方向アドレス生成手段と
   、前記行方向アドレス生成手段で生成された前記行方向
   アドレスによって前記メモリセルアレイがアクセスされ
   たときに前記メモリセルアレイから読出された読出しデ
   ータを前記アドレスおよびデータのうち他方に変換する
   第１の変換手段と、前記列方向アドレス生成手段で生成
   された前記列方向アドレスによって前記メモリセルアレ
   イがアクセスされたときに前記メモリセルアレイから読
   出された読出しデータを前記アドレスおよびデータのう
   ち一方に変換する第２の変換手段とを有することを特徴
   とするメモリデバイス。