KR20010083253A - 열 어드레스를 상향 계수하기 위한 열 어드레스 카운터 - Google Patents

열 어드레스를 상향 계수하기 위한 열 어드레스 카운터 Download PDF

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KR20010083253A
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Abstract

본 발명은 외부 클록에 동기하여 데이타를 기록 또는 판독하는 SDRAM 및 그 제어 방법에 관한 것으로, 본 발명의 목적은 외부 클록의 상승 및 하강 구간에 동기하여 데이타를 전송하는 전송 방식을 갖는 종래의 메모리 시험 설비에 의해 용이하게 시험 및 평가될 수 있는 반도체 기억 장치 및 그 제어 방법을 제공하고자 함에 있다. 본 발명의 반도체 기억 장치는 DDR 타입 및 SDR 타입의 데이타 전송 방식에 대응하는 데이타 전송 회로로서 기록 증폭기 제어부(14), I/O 데이타 버퍼/레지스터(22)를 포함한다. 또한, 전환 신호에 의해 데이타 전송 회로를 DDR 방식 또는 SDR 방식 중의 하나로 전환하도록 사용되는 모드 레지스터(28)가 형성된다.

Description

열 어드레스를 상향 계수하기 위한 열 어드레스 카운터{COLUMN ADDRESS COUNTER FOR COUNTING UP A COLUMN ADDRESS}
본 발명은 외부 클록 신호에 동기하는 반도체 기억 장치 및 그 제어 방법에 관한 것으로, 특히 외부 클록 신호에 동기하여 데이타를 판독 또는 기록하는 동기식 DRAM(SDRAM) 및 데이타를 기록하기 위한 그 제어 방법에 관한 것이다.
종래의 DRAM은 시스템에 공급된 클록 신호와 독립적(비동기적)으로 데이타를 입력 또는 출력하여 어드레스 입력으로부터 그 어드레스에 대응하는 데이타가 출력될 때까지는 다음 어드레스의 입력이 방지된다. 그러므로, 데이타 전송의 사이클시간은 데이타 출력까지의 액세스 시간에 좌우되고, 그에 따라 데이타 전송율의 향상에 어려움이 야기된다. 이러한 이유로, 근래의 개인용 컴퓨터(PC)에 설치된 중앙 처리 장치(MPU)의 처리 속도의 현저한 향상과 함께, PC내의 주메모리로서 사용된 DRAM의 데이타 전송 속도의 향상이 중요한 과제로 부각되었다.
이 문제점을 해소하기 위해, 여러 개의 파이프라인으로 분할된 컬럼 액세스 경로 및 시스템측으로부터 제공된 외부 클록 신호의 상승 구간에 동기된 각각의 파이프라인간의 판독/기록 프로세스를 갖는 SDRAM이 개발되었다. 더욱이, 회로의 기본 구조에 대한 변경없이, 외부 클록 신호(CLK)의 상승 및 하강 구간 모두에 동기하여 데이타를 입출력하는 DDR(Double Data Rate) 모드의 SDRAM이 개발되었다(예컨대, 일본 특허 출원 평9-167451호 및 평10-22257호에 개시되어 있음). DDR 모드에서의 SDRAM의 데이타 전송율은 데이타가 외부 클록 신호의 상승 구간에서만 전송시에 동기되는 모드(이후, 편의를 위해 SDR 모드로 지칭함)에서의 SDRAM의 데이타 전송율의 대략 2배 정도의 고속이라는 장점을 갖는다.
이들 반도체 기억 장치는 제조 단계에서 메모리 시험 설비(IC 테스터기)에 의해 시험 및 평가된다. 메모리 시험 설비의 기능은 결함 메모리셀의 수를 계수하고 결함 메모리셀의 수리가 정상 동작 상태와 동일한 상황 하에서 가능한지의 여부를 판정하는 단계를 포함한다. 예컨대, SDRAM 내의 결함 메모리셀의 시험에 있어서, 메모리 시험 설비는 SDRAM의 실제 동작 동안 사용된 외부 클록 신호(CLK)와 동일한 신호를 생성하여 이 신호를 SDRAM에 입력한다. 웨이퍼 시험은 반도체 웨이퍼상에 형성된 모든 칩을 시험하고 각 칩에 대한 소정 데이타의 기록 및 판독을 시험한다.
그러나, DDR 모드를 갖는 전술한 SDRAM은 종래의 SDR 모드를 갖는 SDRAM 과는 동작에 있어 상당한 차이점이 있다. 특히, 기록/판독 동작에서, DDR 모드는 종래 유형의 SDRAM에 비해 2배의 주파수로 기록/판독 데이타를 발생하기 때문에 DDR 모드에 대응하는 시험을 위한 클록 신호를 발생할 수 있는 메모리 시험 설비를 필요로 한다. 그 결과 DDR 모드의 SDRAM을 제조하기 위해 신규 메모리 시험 설비의 구입이 요구되어 DDR 모드를 갖는 SDRAM의 설비에 더 많은 투자가 요구되고 제조 비용이 증가된다. 또한, 종래의 메모리 시험 설비를 사용할 수 없기 때문에 DDR 모드 SDRAM의 제품 개발이 지연된다.
특히, 반도체 시험 장치에서 1클록 내에 불과 1스트로브만이 발생될 수 있다는 제한이 있다. SDRAM이 이러한 제한 하에서 DDR 방법으로 시험될 때, 1클록에서 2개의 출력이 제공되어 반도체 시험 장치로부터의 2개의 클록을 한 클록으로서 사용하고 반도체 기억 장치에 제공된 클록들 중의 1클록 이내에서 2개의 스트로브를 발생하는 것이 필요하다. 즉, 실제 시험 장치 성능의 1/2 주파수로 반도체 기억 장치를 동작시켜 시험이 실행되어야만 한다.
도 21은 종래 기술과 본 발명의 실시예에 관한 반도체 기억 장치의 웨이퍼 시험에서 데이타 판독 시험간의 비교를 도시하는 타이밍도이다. 도 22는 종래 기술과 본 발명의 실시예에 관한 반도체 기억 장치의 웨이퍼 시험에서의 데이타 기록 시험간의 비교를 도시하는 타이밍도이다. 여기서, 도 21의 (a) 및 도 22의 (a)는종래의 반도체 기억 장치인 DDR 방식의 SDRAM의 데이타 판독 및 데이타 기록의 타이밍도이고, 도 21의 (b) 및 도 22의 (b)는 차후에 설명되는 본 발명의 한가지 실시예로서의 반도체 기억 장치인 DDR 방식의 SDRAM의 데이타 판독 및 데이타 기록의 타이밍도이다.
도 21의 (a)에 도시된 바와 같이, DDR 방식을 갖는 SDRAM의 웨이퍼 시험에서의 종래의 데이타 판독 시험은 DDR 방식에서의 판독 동작만을 실행할 수 있기 때문에, 예컨대, 반도체 시험 장치의 메인 클록(테스터 클록) clk에 대하여 2배의 주기(T=2t)를 갖는 클록(디바이스 클록) CLK을 DDR 방식의 SDRAM에 제공하고, 그 디바이스 클록 CLK의 1클록에 대하여 2개의 스트로브(STB)를 형성하여 2회의 기입 동작을 행하도록 되어 있다. 여기서, CAS 지체시간이 1.5클록(CL=1.5)이고 버스 길이가 8일 때(BL=8: 8개의 상이한 데이타가 판독될 때), 일련의 데이타 판독을 완료하기 위해서는 활성 상태 후 13clk에 상당하는 시간을 필요로 한다.
또한, 도 22의 (a)에 도시된 바와 같이, DDR 형식을 갖는 SDRAM의 웨이퍼 시험에서의 종래의 데이타 기록 시험은 DDR 방식의 기록 동작만을 허용하고, 이에 따라 예컨대 시험 장치 클록 clk의 2배 길이의 주기(T=2t)를 갖는 디바이스 클록 CLK를 가짐으로써 이 디바이스 클록 CLK의 1클록 동안 2개의 기록 동작이 실행된다. 여기서, 8개의 상이한 데이타가 지연된 기록에 의해 기록될 때, 일련의 기록 동작을 완료하기 위해서는 활성 상태 후의 13clk(테스터 클록)에 상당하는 시간을 필요로 한다.
그런데, 웨이퍼 시험은 반도체 웨이퍼상에 형성된 모든 칩에 대해 요구되기때문에, 이와 같이 실제 반도체 시험 장치의 1/2의 주파수로 디바이스를 동작시키는 시험은 제조 비용의 증가를 유발한다는 문제점을 야기한다. 예컨대, 통상적인 동작 하에서 DDR 방식의 SDRAM을 시험하기 위해서는 SDRAM의 동작 속도만큼 빠른 2배의 주파수 대역을 갖는 고가의 시험 설비를 필요로 하여, 결과적으로 DDR 방식의 SDRAM의 제조 비용을 현저히 증가시킨다. 한편, 통상적인 시험 설비를 사용하기 위해서는 모든 디바이스 클록 CLK가 시험 장치 클록 clk의 1/2 주파수로 동작될 필요가 있어 용장 시간이 모든 시험에서 설정되어야만 한다. 결과적으로, 시험 시간이 길어지게 되고 또한 디바이스 제조 비용이 증가된다.
본 발명의 다른 목적은 외부 클록의 상승 구간 및 하강 구간에 동기하여 데이타를 전송하는 전송 모드를 가지면서 종래의 메모리 시험 설비 및 그 제어 방법에 의해 용이하게 시험 및 평가될 수 있는 반도체 기억 장치를 제공하고자 함에 있다.
본 발명의 추가 목적은 고가의 시험 설비를 사용하지 않고서도 시험 시간을 단축시킬 수 있는 반도체 기억 장치를 제공하고자 함에 있다.
전술한 목적들은 제1 전송 모드 및 제2 전송 모드를 갖고 제1 전송 모드에서는 외부 클록 신호의 상승 구간 및 하강 구간에 동기하여 데이타를 전송하고 제2 전송 모드에서는 상승 구간 및 하강 구간 중의 한 구간에만 동기하여 데이타를 전송하는 데이타 전송 회로를 포함하는 외부 클록 신호에 동기하여 동작할 수 있는 반도체 기억 장치에 의해 달성된다. 또한, 본 발명의 반도체 기억 장치에서, 데이타 전송 회로는 모드 전환 신호에 응답하여 제1 전송 모드와 제2 전송 모드를 전환한다. 이러한 구조에 의하면, 반도체 기억 장치를 제2 전송 모드로 전환시킴으로써 종래의 메모리 시험 설비를 이용하여 반도체 기억 장치를 시험 및 평가할 수 있게 된다. 실제 사용에서는 제1 전송 모드로 전환시킴으로써 고속 데이타 전송 속도를 실현할 수 있다.
더욱이, 본 발명의 반도체 기억 장치에서, 모드 전환 신호는 디바이스의 외부로부터 입력된 설정 신호에 기초하여 발생된다. 더욱이, 본 발명의 반도체 기억 장치는 설정 신호를 래치하기 위한 레지스터를 갖는다. 이러한 구조를 형성함으로써, 데이타 전송 회로의 전송 모드는 반도체 기억 장치를 활용하는 시스템측으로부터 용이하게 전환될 수 있다.
본 발명의 반도체 기억 장치에서, 모드 레지스터내의 빈 레지스터를 상기 레지스터로서 사용될 수 있다. 종래의 SDRAM에 설치된 모드 레지스터의 빈 레지스터를 활용함으로써 모드 전환 신호를 용이하게 유지하는 것도 가능한다. 또는, 스위치 신호 입력 단자를 본 발명의 반도체 기억 장치에 설치하고 시스템측으로부터의 모드 전환 신호를 전환 신호 입력 단자에 입력함으로써, 직접 데이타 전송 회로의 전송 모드는 시스템측으로부터 전환될 것이다. 이렇게 함으로써, 반도체 기억 장치의 회로 구조는 더욱 간단하게 형성될 수 있다.
본 발명의 반도체 기억 장치에서, 제2 전송 모드는 외부 클록 신호의 상승 구간 및 하강 구간에 동기하여 데이타를 전송할 것이다. 이로써, 제1 전송 모드의 1/2의 속도가 50%에 상당하는 외부 클록의 듀티비로 실현될 수 있다.
또한, 본 발명의 반도체 기억 장치에서, 데이타 전송 회로는 제1 전송 모드에서 직렬로 입력되는 직렬 데이타로부터 변환된 병렬 데이타를 동시에 전송하고 제2 전송 모드에서 직렬 데이타를 순차적으로 전송하는 데이타 입력 변환기를 갖는다. 이 구조를 형성함으로써, 제2 전송 모드의 전송 속도의 2배의 속도로 데이타를 외부(시스템측)로부터 입력받거나 외부로 출력하는 제1 전송 모드에서도 제2 전송 모드와 동일한 기록 또는 판독 속도가 반도체 기억 장치내의 메모리셀에 대해 이용될 수 있다.
또한, 본 발명의 반도체 기억 장치에서, 데이타 전송 회로는 제1 전송 모드에서는 제1 클록 신호를 발생하고 모드 전환 신호에 응답하여 제2 전송 모드에서는 제2 클록 신호를 발생하며 이 제1 클록 신호 또는 제2 클록 신호를 데이타 입력 변환기에 전송하는 데이타 입력 클록 생성 회로를 갖는다. 클록 신호를 사용함으로써, 제1 동작 모드 또는 제2 동작 모드에서의 데이타 입력 변환기의 데이타 입력 동작은 간단한 회로 구조에 의해 용이하게 변경될 수 있다.
또한, 본 발명의 반도체 기억 장치에서, 데이타 전송 회로는 제1 전송 모드에서 메모리셀 어레이에 병렬 데이타를 동시에 전송하기 위한 제1 기록 인에이블 신호를 생성하고, 제2 전송 모드에서 메모리셀 어레이에 직렬 데이타를 순차적으로 전송하기 위한 제2 기록 인에이블 신호를 생성하는 기록 제어 회로를 포함한다. 따라서, 제1 전송 모드 및 제2 전송 모드에 응답하여 기록 인에이블 신호가 모드 전환 신호에 기초하여 출력되기 때문에, 데이타는 모드 전환 신호에 기초하여 클록 신호에 의해 데이타 입력 동작을 수행하는 데이타 입력 변환기에 동기하여 제1 전송 모드 및 제2 전송 모드 모두에서 안정적으로 전송될 수 있다.
또한, 본 발명의 반도체 기억 장치에서, 반도체 기억 장치는 모드 전환 신호에 응답하여 열 어드레스를 상향 계수(count up)하기 위한 타이밍을 변경시킬 수 있는 열 어드레스 카운터를 포함한다.
더욱이, 본 발명의 열 어드레스 카운터는 제1 내부 어드레스 생성 클록 및 제2 내부 어드레스 생성 클록을 제공하는 클록 생성 회로와, 제1 내부 어드레스 생성 클록에 동기하여 제1 내부 어드레스를 생성하는 제1 어드레스 생성부와, 제2 내부 어드레스 생성 클록에 동기하여 제2 내부 어드레스를 생성하는 제2 어드레스 생성부를 포함한다. 더욱이, 클록 생성 회로는 클록 생성기 및 분주기를 포함하며, 클록 생성기는 외부 클록에 응답하여 내부 클록을 생성하고, 분주기는 내부 클록을 수신하여 분주 클록을 생성하며, 클록 생성 회로는 제1 전송 모드에서는 제1 내부 어드레스 생성 클록으로서 내부 클록을 출력하고, 제2 전송 모드에서는 제1 내부 어드레스 생성 클록으로서 분주 클록을, 제2 내부 어드레스 생성 클록으로서 내부 클록을 출력한다.
본 발명의 반도체 기억 장치는 또한 기록 또는 판독 명령에 따라 내부 클록을 계수하고 내부 클록의 사전 결정된 수가 계수될 때 클록 생성기 신호를 비활성화는 버스트 카운터를 포함한다. 더욱이, 버스트 카운터는 모드 전환 신호에 응답하여 내부 클록의 사전 결정된 수를 변환하는 버스트 길이 변환 회로를 포함한다.
이 구조로, 사전 결정된 버스트 길이의 버스트 모드에서, 열 어드레스의 상향 계수는 제1 전송 모드 또는 제2 전송 모드의 데이타 전송 속도와 부합하여 실행되고, 이로써 각 전송 모드에서 확실한 데이타 전송이 가능하게 된다.
본 발명의 반도체 메모리 장치에서, 데이타 전송 회로는 데이타가 기록 데이타인 경우 데이타를 메모리셀 어레이에 전송한다. 반도체 기억 장치가 시험 및 평가되는 경우, 데이타가 기록될 때 제1 전송 모드를 제2 전송 모드로 전환함으로써 종래의 시험 설비를 사용하여 데이타 기록 장애의 이유가 용이하게 분석된다.
또한, 전술한 목적은 제1 전송 모드에서 외부 클록 신호의 상승 구간 및 하강 구간 모두에 동기하여 데이타를 전송하는 단계와, 제2 전송 모드에서 상승 구간과 하강 구간 중의 한 구간에 동기하여 데이타를 전송하는 단계를 포함하는 외부 클록 신호에 동기하여 동작가능한 반도체 기억 장치의 제어 방법에 의해 달성된다. 본 제어 방법에 의하면, 반도체 기억 장치의 시험시에 제2 전송 모드로의 전환이 가능하기 때문에, 종래의 메모리 시험 설비를 사용하여 메모리셀의 고장 분석을 용이하게 할 수 있다. 한편, 반도체 기억 장치의 실제 동작시에는 고속 데이타 전송 속도를 실현할 수 있는 제1 전송 모드가 이용될 수 있다.
본 제어 방법에서, 디바이스의 외부로부터 입력된 설정 신호에 기초하여 생성되거나 또는 외부로부터 직접 입력되는 전환 신호에 응답하여 제1 전송 모드와 제2 전송 모드의 전환이 이루어진다. 또한, 제1 전송 모드에서는 외부 클록 신호의 상승 구간에 동기하여 데이타가 전송된다. 더욱이, 본 제어 방법에서, 제1 전송 모드에서는 직렬 입력된 복수의 데이타가 직렬 데이타에서 병렬 데이타로 변환되고, 변환된 병렬 데이타가 동시에 전송된다. 제2 전송 모드에서는 복수의 데이타가 순차적으로 전송된다.
또한, 본 발명의 반도체 기억 장치의 제어 방법에서, 복수의 데이타를 직렬에서 병렬로 변환한 후에 동시에 전송하는지 또는 순차적으로 전송하는지의 여부는 전환 신호에 응답하여 전환된다. 더욱이, 이 제어 방법에서, 전송 단계는 데이타가 메모리셀 어레이로 전송될 때의 전환 신호에 응답하여 제1 전송 모드에서는 기록 증폭기에 제1 기록 인에이블 신호를 출력하고 제2 전송 모드에서는 제2 기록 인에이블 신호를 출력하는 단계를 포함한다. 또한, 본 발명의 반도체 기억 장치의 제어 방법에서, 열 어드레스를 상향 계수하는 타이밍은 전환 신호에 응답하여 변경된다.
또한, 본 제어 방법에서, 제2 전송 모드는 데이타가 시험 모드로 기록될 때 선택된다.
반도체 기억 장치의 시험 및 평가에서 이러한 제어 방법을 채용하면, 데이타 기록시에 제1 전송 모드에서 제2 전송 모드로 전환함으로써 종래의 메모리 시험 설비를 이용하여 데이타 기록 장애의 원인을 용이하게 분석할 수 있다.
전술한 목적은 판독 명령으로 데이타를 즉각적으로 판독하는 동작 모드를 갖는 클록의 상승 구간 및 하강 구간에 응답하여 데이타를 판독하는 DDR 방식의 반도체 기억 장치에 의해 달성된다.
또한, 전술한 목적은 클록의 상승 및 하강 구간 중의 한 구간에 응답하여 데이타를 판독하는 SDR 모드를 갖고, 클록의 상승 구간 및 하강 구간 모두에 응답하여 데이타를 판독하는 DDR 방식의 반도체 기억 장치에 의해 달성된다.
또한, 전술한 목적은 기록 명령이 수신된 후 데이타를 즉각적으로 기록하는 동작 모드를 갖는 클록의 상승 구간 및 하강 구간 모두에 응답하여 데이타를 기록하는 DDR 방식의 반도체 기억 장치에 의해 달성된다.
더욱이, 전술한 목적은 클록의 상승 구간 및 하강 구간 중의 한 구간에 응답하여 데이타를 기록하는 SDR 모드를 갖고, 클록의 상승 구간 및 하강 구간 모두에 응답하여 데이타를 기록하는 DDR 방식의 반도체 기억 장치에 의해 달성된다.
본 발명의 반도체 기억 장치에 의하면, DDR 모드 뿐만 아니라 기록 명령으로 즉각적으로 데이타를 기록하는 모드도 갖는다.
또한, 본 발명의 반도체 기억 장치에 의하면, DDR 모드 뿐만 아니라 클록의 상승 구간 또는 하강 구간 중의 한 구간에 응답하여 데이타를 판독하는 SDR 모드도 갖는다.
더욱이, 본 발명의 반도체 기억 장치에 의하면, DDR 모드와 함께 기록 명령으로 즉각적으로 데이타를 기록하는 모드도 갖는다.
더욱이, 본 발명의 반도체 기억 장치에 의하면, DDR 모드와 함께 클록의 상승 구간 또는 하강 구간 중의 한 구간에 응답하여 데이타를 기록하는 SDR 모드도 갖는다.
따라서, 본 발명에 따르면, 고가의 시험 설비를 이용하지 않고서도 시험 시간을 단축시킬 수 있는 반도체 기억 장치가 제공될 수 있다.
도 1은 본 발명의 제1 실시예의 반도체 기억 장치의 전체 구조를 도시하는 블록도.
도 2는 본 발명의 제1 실시예의 반도체 기억 장치의 열 디코더에서 생성되는 명령의 예를 기술하는 표.
도 3은 본 발명의 제1 실시예의 반도체 기억 장치의 데이타 입력 클록 생성부 및 기록 증폭기 제어부의 구조를 도시하는 블록도.
도 4는 본 발명의 제1 실시예의 데이타 입력 출력 생성부, 반도체 기억 장치의 직렬/병렬 변환부 및 기록 증폭기 제어부를 갖는 회로 구조의 예를 도시하는 회로도.
도 5는 본 발명의 제1 실시예의 반도체 기억 장치의 DDR 모드에서의 기록 동작의 제어 방법을 도시하는 타이밍도.
도 6은 본 발명의 제1 실시예의 반도체 기억 장치의 SDR 모드에서의 기록 동작의 제어 방법을 도시하는 타이밍도.
도 7은 본 발명의 제1 실시예의 반도체 기억 장치의 열 어드레스 카운터의 회로 블록도.
도 8은 본 발명의 제1 실시예의 반도체 기억 장치의 열 어드레스 카운터의 동작의 제어 방법을 도시하는 타이밍도.
도 9는 본 발명의 제1 실시예의 반도체 기억 장치의 열 어드레스 카운터내의 클록 생성부의 회로예를 도시하는 도면.
도 10은 본 발명의 제1 실시예의 반도체 기억 장치의 열 어드레스 카운터내의 1/2 분주기 및 클록 전환부의 회로예를 도시하는 도면.
도 11은 본 발명의 제1 실시예의 반도체 기억 장치의 열 어드레스 카운터내의 클록 생성부의 동작을 도시하는 타이밍도.
도 12는 본 발명의 제1 실시예의 반도체 기억 장치의 버스트 카운터내의 회로 블록을 도시하는 도면.
도 13은 본 발명의 제1 실시예의 반도체 기억 장치의 버스트 카운터의 회로예를 도시하는 도면.
도 14a 및 도 14b는 각각 본 발명의 제1 실시예의 반도체 기억 장치의 버스트 카운터의 회로예와 DDR 모드 및 SDR 모드에서의 신호 관계를 도시하는 도면.
도 15는 본 발명의 제1 실시예의 반도체 기억 장치의 버스트 카운터의 동작을 도시하는 타이밍도.
도 16은 본 발명의 제1 실시예의 반도체 기억 장치의 어드레스 생성부의 회로 블록을 도시하는 도면.
도 17은 본 발명의 제1 실시예의 반도체 기억 장치의 어드레스 생성부내의 A0 생성부의 회로예를 도시하는 도면.
도 18은 본 발명의 제1 실시예의 반도체 기억 장치의 어드레스 생성부내의 A1 생성부의 회로예를 도시하는 도면.
도 19는 본 발명의 제1 실시예의 반도체 기억 장치의 어드레스 생성부내의 A2 생성부의 회로예를 도시하는 도면.
도 20은 본 발명의 제1 실시예의 반도체 기억 장치의 어드레스 생성부내의 캐리 결정부의 회로예를 도시하는 도면.
도 21은 종래 기술과 본 발명의 제2 실시예의 반도체 기억 장치에 있어서의 데이타 판독 시험간의 비교를 도시하는 타이밍도.
도 22는 종래 기술과 본 발명의 제2 실시예의 반도체 기억 장치에 있어서의 데이타 기록 시험간의 비교를 도시하는 타이밍도.
도 23은 본 발명의 제2 실시예의 반도체 기억 장치의 판독 회로의 예를 도시하는 블록(제1 예).
도 24는 본 발명의 제2 실시예의 반도체 기억 장치의 판독 회로의 예를 도시하는 블록(제2 예).
도 25는 본 발명의 제2 실시예의 반도체 기억 장치에서의 DDR 모드의 판독 동작을 설명하는 타이밍도.
도 26은 본 발명의 제2 실시예의 반도체 기억 장치에서의 SDR 모드의 판독 동작을 설명하는 타이밍도.
도 27은 본 발명의 제2 실시예의 반도체 기억 장치의 출력부에 있는 출력 데이타 래치 및 출력 데이타 버퍼의 예를 도시하는 회로도.
도 28은 본 발명의 제2 실시예의 반도체 기억 장치의 기록 회로의 예를 도시하는 블록도(제1 예).
도 29는 본 발명의 제2 실시예의 반도체 기억 장치의 기록 회로의 예를 도시하는 블록도(제2 예).
도 30은 본 발명의 제2 실시예의 반도체 기억 장치의 기록 회로의 예를 도시하는 블록도(제3 예).
도 31은 본 발명의 제2 실시예의 반도체 기억 장치의 DDR 모드에서의 기록 동작을 설명하는 타이밍도.
도 32는 본 발명의 제2 실시예의 반도체 기억 장치의 SDR 모드에서의 기록 동작을 설명하는 타이밍도.
도 33은 본 발명의 제2 실시예의 반도체 기억 장치의 입력부에서의 입력 데이타 래치 및 어드레스 래치의 예를 도시하는 회로도.
도 34는 본 발명의 제2 실시예의 반도체 기억 장치의 전체 구조의 변형을 도시하는 회로도.
<도면의 주요부분에 대한 부호의 설명>
1 : SDRAM
2 : 메모리셀부
4 : 행 디코더
6 : 열 디코더
8 : 감지 증폭기
10 : 데이타 버스
12 : 기록 증폭기/감지 버퍼
14 : 기록 증폭기 제어부
16 : 클록 버퍼
18 : 명령 디코더
20 : 어드레스 버퍼/레지스터 & 뱅크 선택부
22 : I/O 데이타 버퍼/레지스터
24, 26 : 제어 신호 래치 회로
28 : 모드 레지스터
30, 32 : 열 어드레스 카운터
34 : 데이타 입력 클록 생성부
본 발명의 제1 실시예의 반도체 기억 장치 및 그 제어 방법은 도 1 내지 도 8을 참고하여 설명된다. 제1 실시예는 통상적인 데이타 기록 동작에 있어서 통상적인 동작 동안에는 DDR 방식으로 동작하고 시험 동작 동안에는 SDR 방식으로 동작할 수 있는 구조를 개시한다. 먼저, 제1 실시예의 반도체 기억 장치의 개략 구조를 도 1에 도시된 시스템 블록도를 참고하여 설명한다. 제1 실시예의 반도체 기억 장치는 DDR 모드로 동작하는 SDRAM의 기본 구조를 포함한다.
도 1에서, SDRAM(1)의 내부는 각각이 독립적으로 제어될 수 있는 2개의 뱅크(뱅크0, 뱅크1)로 분할된다. 제1 실시예의 SDRAM(1)이 2개의 뱅크, 뱅크0 및 뱅크1을 갖고 있지만 실제로는 다수의 뱅크(예컨대, 4개의 뱅크)가 제공될 수 있다. 뱅크0 및 뱅크1은 동일 회로 구조를 갖는다. 예컨대, 16Mb SDRAM 인 경우, 2개의 독립적인 8Mb DRAM이 동작할 때와 동일한 상황이 만들어질 수 있다.
이하에서는 주로 뱅크0의 예를 참고하여 설명된다. 메모리셀이 전송 게이트용의 트랜지스터와 커패시터(도면에는 모두 생략되어 있음)로 구성되는 메모리셀부(2)는 매트릭스로 배열된다. 또한, 행과 열 방향으로 연장하는 행 선택 라인(워드 라인) 및 비트 라인은 메모리셀부(2)에서의 각 메모리셀 사이에 형성된다. 동일한 행 방향으로 배열된 각 메모리셀내의 트랜지스터의 게이트 전극은 동일 행 선택 라인에 접속되고, 동일한 열 방향으로 배열된 각 메모리셀내의 트랜지스터의 드레인 전극은 동일 비트 라인에 접속된다.
복수의 이들 행 선택 라인은 행 디코더(4)에 의해 구동되고, 비트 라인과 데이타 버스(10)간의 열 게이트를 제어하는 복수의 열 선택 라인은 열 디코더(6)에 의해 구동된다.
또한, 소정 메모리셀에 기록하거나 메모리셀로부터 판독할 때 또는 갱신할 때, 한 쌍의 비트 라인 사이에는 쌍을 이루는 비트 라인에서 나타나는 증폭된 신호를 출력하기 위해 감지 증폭기(8)가 제공된다. 데이타 버스(10)는 기록 증폭기/감지 버퍼(12)에 접속된다. 기록 증폭기/감지 버퍼(12)에서는 데이타 버스(10)에 출력되는 데이타가 기록 증폭기 제어부(기록 제어부)(14)로부터의 기록 제어 신호 WE에 기초하여 제어된다. 데이타 판독 동안에는 요구된 행 선택 라인에서 선택된 메모리셀의 데이타가 요구된 열 선택 라인에 의해 제어되는 열 게이트를 통해 데이타 버스(10)에 출력된다. 데이타 기록 동안에는 열 게이트를 통해 데이타 버스(10)상의 데이타가 감지 증폭기(8)에 기록되어 증폭되고, 그 후 소정 메모리셀에 기록된다.
또한, SDRAM(1)은 클록 버퍼(16), 명령 디코더(18), 어드레스 버퍼/레지스터 & 뱅크 선택부(20), I/O 데이타 버퍼/레지스터(22), 제어 신호 래치 회로(24,26), 모드 레지스터(28) 및 열 어드레스 카운터(30,32)를 포함한다. 클록 버퍼(16)에는 외부 클록 신호 CLK 및 클록 인에이블 신호 CKE가 외부에서 제공된다. 클록 버퍼(16)는 외부 클록 신호 CLK의 상승 구간에 동기하여 클록 신호 CLK0°를 생성하는 한편, 외부 클록 신호 CLK의 하강 구간에 동기하여 클록 신호 CLK180°를 생성한다.
또한, 클록 버퍼(16)는 클록 인에이블 신호 CKE의 레벨에 기초하여 SDRAM(1)의 각 회로에 대한 클록 신호 CLK0°및 클록 신호 CLK180°의 공급을 제어한다. 클록 인에이블 신호 CKE가 활성 레벨일 때, 클록 신호 CLK0°및 클록 신호 CLK180°가 SDRAM(1)의 각 블록에 제공된다. 클록 인에이블 신호 CKE가 클록 버퍼(16)로부터 명령 디코더(18), 어드레스 버퍼/레지스터 & 뱅크 선택부(20) 및 I/O 데이타버퍼/레지스터(22)내의 데이타 입력 클록 생성부(34)의 각각에 제공된다.
명령 디코더(18)는 칩 선택 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE를 디코드하고, 이들 신호의 조합에 의해 SDRAM(1)의 동작을 제어하는 각종의 제어 신호(명령)를 생성한다. 여기서, "/" 표시는 각 신호가 로우 레벨에서 활성화된다는 것을 나타낸다. 생성된 제어 신호는 제어 신호 래치 회로(24,26), 열 어드레스 카운터(30), 모드 레지스터(28) 등에 입력된다.
이 명령 디코더(18)에서 생성된 제어 신호의 예는 도 2를 참조하여 설명된다. 도 2는 좌측으로부터 순차적으로 명령 함수명, 명령 명칭, 클록 인에이블 신호 CKE의 상태, 칩 선택 신호 /CS의 상태, 행 어드레스 스트로브 신호 /RAS의 상태, 열 어드레스 스트로브 신호 /CAS의 상태, 기록 인에이블 신호 /WE의 상태 및 추후에 설명되는 어드레스 A0∼A11의 각 비트의 상태를 나타낸다. 이 도면에 표시된 "H"는 하이 레벨을 나타내고, "L"은 로우 레벨을 나타내며, "X"는 하이 또는 로우 레벨을 나타내고, "V"는 유한 입력을 나타내며, "n"은 현재 클록 사이클에서의 상태를 나타내고, "n-1"은 이전의 1사이클에서의 상태를 나타낸다.
예컨대, 클록 인에이블 신호 CKE(n-1)이 "H" 이고, CKE(n)이 "X"이고, 칩 선택 신호 /CS가 "L"이고, 행 어드레스 스트로브 신호 /RAS가 "H"이고, 열 어드레스 스트로브 신호 /CAS가 "L"이고, 기록 인에이블 신호 /WE가 "L"이고, 어드레스 A0∼A9가 "V"이고, 어드레스 A10가 "L"이고, 어드레스 A11이 "V"일 때, 데이타를 SDRAM(1)의 메모리셀부(2)에 기록하라는 (기록) 명령 WRIT가 생성된다. 생성된WRIT 명령은 제어 신호 래치 회로(24)(26)를 통해 뱅크0(1)내의 기록 증폭기 제어부(14)에 입력된다.
어드레스 버퍼/레지스터 & 뱅크 선택부(20)는 입력 어드레스 신호 A0∼An(이 예에서, n=11)를 래치하여 디코드하며, 디코드된 신호를 디코더(4), 모드 레지스터(28) 및 열 어드레스 카운터(30,32)에 출력한다. 이 예에서, 어드레스의 최상위 비트 A11은 뱅크0 또는 뱅크1을 선택하기 위해 사용된다.
데이타 입력/출력 데이타 DQ0∼DQn(이 예에서, n=15) 및 데이타 입력/출력 매스크 DQM은I/O 데이타 버퍼/레지스터(22)에 입력된다. I/O 데이타 버퍼/레지스터(22)는 뱅크0 또는 뱅크1 중의 하나에서 기록/판독 데이타를 입력 또는 출력하고, 데이타를 메모리셀부에 기록하기 위한 기록용 32비트 병렬 데이타 라인 및 데이타를 메모리셀부(2)로부터 판독하기 위한 판독용 32비트 병렬 데이타 라인을 갖는다. 데이타 라인은 한 방향으로 집중된 후에 뱅크0 및 뱅크1내의 기록 증폭기/감지 버퍼(12)의 각각에 접속된다. 또한, I/O 데이타 버퍼/레지스터(22)는 후술되는 바와 같이 데이타 입력 클록 생성부(34)를 갖는다.
명령 디코더(18)로부터 전술된 제어 신호(명령)를 수신한 후, 이 신호를 기초로, 제어 신호 래치 회로(24,26)는 각종의 내부 제어 신호(RAS, CAS, WE 등)를 생성하고, 이 내부 제어 신호를 뱅크0 및 뱅크1에 출력한다. 전술된 바와 같이, 신호 래치 회로(24)로부터 출력된 기록 제어 신호 WE는 뱅크0 내의 기록 증폭기 제어부(14)에 입력된다.
모드 레지스터(28)는 예컨대 A0∼A11의 12비트로 구성되는 레지스터를 가지며, 그에 따라 추후에 설명될 버스트 모드 동안의 순차적으로 액세스하는 데이타 길이(버스트 길이: 예컨대, 1,2,4 또는 8), 순차 모드 또는 인터리브 모드에서의 버스트 타입 또는 버스트 전송 모드 동안의 판독(READ) 명령의 수신 시간에서부터 소정수의 클록((예컨대, 1,2 또는 3 클록)의 지연을 갖는 데이타를 출력하는 CAS 지체시간을 설정할 수 있다. 예컨대, 레지스터의 구조에 따라, 버스트 길이를 설정하기 위해 A0∼A2가 사용되고, 버스트 타입을 설정하기 위해 A3가 사용되며, CAS 지체시간을 설정하기 위해 A4∼A6가 사용된다.
모드 레지스터(28)의 설정은 도 2를 참고하여 설명된다. 클록 인에이블 신호 CKE(n-1)는 "H"이고, CKE(n)은 "X"이다. 또한, 칩선택 신호 /CS, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE는 모두 "L"이다. 더욱이, 어드레스 A0∼A10이 "V"이고 어드레스 A11이 "L"일 때, 모드 레지스터 설정(MRS) 명령이 생성되어 데이타를 모드 레지스터(28)의 레지스터 A0∼A11에 설정한다. 생성된 MRS 명령이 실행될 때, 모드 레지스터(28)는 외부로부터 입력된 설정 신호로서 어드레스 버퍼/레지스터 & 뱅크 선택부(20)에 입력되는 모드 레지스터(28)를 설정하기 위한 신호 A0∼A11를 수신하여 자신의 레지스터 A0∼A11를 설정한다. 이로써, 소정 버스트 길이, 버스트 타입 및 CAS 지체시간의 설정이 완료된다.
또한, 제1 실시예에서의 모드 레지스터(28)는 예컨대 데이타가 기록될 때 DDR 모드 또는 SDR 모드 중의 한 모드로 SDRAM(1)을 전환하여 설정하기 위해 레지스터로서 비트 A11을 사용한다. 비트 A11이 "0"인 경우, SDRAM(1)의 데이타 기록동작은 DDR 모드로 설정되고, "1"인 경우에는 SDR 모드로 설정된다.
모드 레지스터(28)는 DDR 또는 SDR 모드 중의 한 모드를 나타내는 DDR 신호(전환 신호)를 열 어드레스 카운터(30,32)에 출력함과 아울러 설정 버스트 길이, 버스트 타입 및 CAS 지체시간의 정보를 열 어드레스 카운터(30,32)에 출력한다. 이와 동시에, 모드 레지스터(28)는 또한 DDR 신호를 I/O 데이타 버퍼/레지스터(22)내의 데이타 입력 클록 생성부(34) 및 뱅크0와 뱅크1 내의 기록 증폭기 제어부(14)에 전송한다.
적어도 I/O 데이타 버퍼/레지스터(22) 및 기록 증폭기 제어부(14)에 의해 DDR 모드와 SDR 모드의 전환에 사용될 수 있는 데이타 전송 회로가 형성된다. 또한, 모드 레지스터(28)는 DDR 모드 또는 SDR 모드 중의 하나로 데이타 전송 회로를 전환하기 위한 전환 수단의 예이다. 이러한 구조를 형성함으로써, 데이타 전송 회로의 전송 모드는 반도체 기억 장치를 사용할 수 있는 시스템측으로부터 용이하게 전환될 수 있다
열 어드레스 카운터(30,32)는 버스트 모드에서의 데이타 기록/판독의 열 어드레스를 순차적으로 증분시키기 위한 카운터이다. 열 어드레스 카운터(30,32)는 클록 버퍼(16)로부터 제공된 클록 CLK0°및 CLK180°에 동기하여 어드레스 버퍼/레지스터 & 뱅크 선택부(20)로부터 수신된 열 어드레스를 상향 계수하여 순차적인 어드레스 데이타를 판독 또는 기록할 수 있게 한다. 열 어드레스 카운터(30,32)를 사용하는 데이타 전송 방식은 버스트 모드로 지칭된다. 열 어드레스 카운터(30,32)에서, 순차적으로 입력 또는 출력된 데이타의 번호와 동일한 번호의열 어드레스가 생성되어 모드 레지스터(28)에 설정된 버스트 길이에 기초하여 각각의 소정 클록에서 뱅크0 및 뱅크1에 제공된다.
다음에, 제1 실시예에 따른 SDRAM(1)의 제어 방법을 도 3에서의 회로 블록도를 참조하여 설명하며, 이 도면에는 데이타가 기록될 때의 I/O 데이타 버퍼/레지스터(22), 기록 증폭기 제어부(14) 및 뱅크0 내의 기록 증폭기/감지 버퍼(12)의 기록 증폭기에 제공된 신호, 및 제공된 신호의 흐름이 도시되어 있다. 도 3에 I/O 데이타 버퍼/레지스터(22)에 입력된 데이타 DQ0∼DQn의 번들 중의 1비트를 처리하기 위한 동작이 도시되어 있지만, 실제 n+1 비트로 구성되는 데이타 DQ0∼DQn의 전체 처리는 동일한 방식으로 실행될 수 있다.
먼저, I/O 데이타 버퍼/레지스터(22)는 전술된 데이타 입력 클록 생성부(34), 데이타 입력 래치 회로(36) 및 데이타 입력/출력 변환부인 직렬/병렬 변환부(38)를 포함한다. 클록 신호 CLK0°및 CLK180°의 펄스가 클록 버퍼(16)에서 생성되고, 모드 레지스터(28)로부터의 DDR 신호가 데이타 입력 클록 생성부(34)에 입력된다. 클록 신호 CLK-A, 클록 신호 CLK-B 및 클록 신호 CLK-C로 구성되는 3종류의 신호가 데이타 입력 클록 생성부(34)에서 생성되며, 여기서 CLK-A는 클록 신호 CLK0°및 클록 신호 CLK180°를 합성함으로써 형성된다. CLK-B는 클록 신호 CLK0°에 기초하여 형성되고, CLK-C는 클록 신호 CLK180°에 기초하여 형성된다.
생성된 클록 신호 CLK-A는 데이타 입력 래치 회로(36)에 입력되고, 이에 의해 데이타 입력 래치 회로(36)에 입력된 외부 데이타 DQ를 제어한다. 생성된 클록 신호 CLK-B 및 CLK-C는 데이타 입력 래치 회로(36)의 출력 단자에 접속된 직렬/병렬 변환부(38)에 입력되고, 이에 의해 데이타 입력 래치 회로(36)로부터의 신호 S1(=DQ)를 제어한다.
모드 레지스터(28)로부터의 DDR 신호가 "H"(DDR 모드)일 때, 클록 신호 CLK-B 및 CLK-C에 의해 제어된 출력 신호 S2 및 S3는 직렬/병렬 변환 선택부(38)에 있는 뱅크0 내의 기록 증폭기(40,42)에 입력된다. 데이타 입력 래치 회로(36)에 이전에 입력된 DQ(FIRST)인 신호 S2는 기록 증폭기(40)에 입력된다. 데이타 입력 래치 회로(36)에 그 다음에 입력된 DQ(SECOND)인 신호 S3는 기록 증폭기(42)에 입력된다.
한편, 명령 디코더(18)에서 생성된 기록 명령 WE가 제어 신호 래치 회로(24)를 통해 뱅크0 내의 기록 증폭기 제어부(14)에 입력되고, 클록 버퍼(16)로부터의 클록 신호 CLK0°및 CLK180°의 펄스와 모드 레지스터(28)로부터의 DDR 신호가 입력된다. 기록 명령 WE이 입력되고 모드 레지스터(28)로부터의 DDR 신호가 "H"일 때, 기록 증폭기 제어부(14)는 기록 제어 신호 WE1 및 WE2를 클록 신호 CLK0°및 CLK180°에 기초하여 소정 간격을 가지고 기록 증폭기(40,42)에 동시에 설정한다.
기록 증폭기(40,42)는 기록 제어 신호(WE1,WE2)가 "H"인 동안 메모리셀부(2)측에 각각 데이타 DB0 및 /DB0 로서 신호 S2를 출력하고 데이타 DB1 및 /DB1 으로서 신호 S3를 출력한다. 기록 제어 신호 WE1 및 WE2가 "H"인 기간은 실제로 데이타 입력 유한 기간이고, 그에 따라 데이타가 기록될 수 있다.
그러므로, 모드 레지스터(28)로부터의 DDR 신호가 "H"일 때(기록 동작인 DDR 모드로 실행될 때), 데이타 입력 래치 회로(36)에 순차적으로 입력되는 데이타DQ(FIRST)및 DQ(SECOND)는 직렬/병렬 변환부(38)에서 변환되고, 그에 의해 데이타 DQ(FIRST)및 DQ(SECOND)의 2개의 데이타가 각각 기록 증폭기(40)와 기록 증폭기(42)에 동시에 출력된다.
한편, 모드 레지스터(28)로부터의 DDR 신호가 "L"일 때(기록 동작이 SDR 모드로 실행될 때), 클록 신호 CLK-B 및 CLK-C는 데이타 입력 클록 생성부(34)에서 펄스를 생성하지 않는 "H" 레벨로 고정되고, 이로써 신호 S2 및 S3의 기간은 데이타 입력 래치 회로(36)에 입력되는 클록 신호 CLK-A에 의해서만 결정된다.
모드 레지스터(28)로부터의 DDR 신호가 "H" 일 때, 별도의 신호 데이타 DQ(FIRST)및 DQ(SECOND)는 신호 S2 및 S3로 출력되는 한편, 모드 레지스터(28)로부터의 DDR 신호가 "L" 일 때, 동일 시각에서 신호 S2 및 S3 모두에 동일한 데이타 DQ(FIRST)(DQ(SECOND))가 출력된다. 따라서, 동일 시각에서의 동일 데이타가 기록 증폭기(40,42)에 입력된다.
한편, 기록 증폭기 제어부(14)는 모드 레지스터(28)로부터의 DDR 신호가 "L" 인 경우 클록 신호 CLK0°에만 기초하여 소정 구간에서 기록 증폭기(40,42)에 대한 기록 제어 신호 WE1 및 WE2를 "H" 로서 교번적으로 설정한다. 따라서, 데이타 DB0 및 /DB0와, DB1 및 /DB1은DDR 모드에서의 사이클의 2배의 사이클로 기록 증폭기(40,42)에서 메모리셀부(2)측에 교번적으로 출력될 수 있다. 이것은 종래의 SDRAM과 동일한 SDR 동작을 실행하는 것에 상당한다. 예컨대, 회로 평가를 위해 사용되는 메모리 시험 설비의 클록 주파수의 2배의 클록 주파수를 갖는 DDR 모드로동작하는 SDRAM을 위한 신규의 메모리 시험 설비를 구매 및 설치하지 않고서도 종래의 SDR 모드에만 대응하는 메모리 시험 설비를 사용함으로써 시험 및 평가가 이루어질 수 있다. 그러므로, 제1 실시예에서와 같은 반도체 기억 장치에 대해서는 메모리 시험 설비가 종래의 SDRAM 용의 메모리 시험 설비와 함께 사용될 수 있고, 이로써 시험 평가의 부담이 경감되며 설비 투자의 증대를 억제할 수 있다.
다음에는 도 3을 참조하여 설명된 제1 실시예의 SDRAM의 데이타 입력 클록 생성부(34), 직렬/병렬 변환부(38) 및 기록 증폭기 제어부(14)의 더 상세한 세부 구조를 도 4를 참조하여 설명한다.
먼저, 데이타 입력 클록 생성부(34)의 회로 구조의 예를 설명한다. 데이타 입력 클록 생성부(34)의 신호 입력단측에 2개의 3-입력 NAND 회로(50,52)가 제공된다. 클록 신호 CLK0°및 기록 인에이블 명령 WE가 NAND 회로(50)의 2-입력 단자에 입력되고, 나머지 입력 단자는 "H" 상태로 지속적으로 유지된다. NAND 회로(52)에는 클록 신호 CLK180°, 기록 인에이블 명령 WE 및 DDR 신호가 입력된다. 또한 DDR 신호는 인버터(62)에도 입력된다.
NAND 회로(50)의 출력 단자는 인버터(56)와 2-입력 NAND 회로(54)의 입력 단자 중의 한 입력 단자에 접속되는 한편, NAND 회로(52)의 출력 단자는 인버터(60)와 2-입력 NAND 회로(54)의 다른 단자에 접속된다. NAND 회로(54)의 출력은 I/O 데이타 버퍼/레지스터(22) 내의 데이타 입력 래치 회로(36)에 클록 신호 CLK-A 로서 입력된다.
인버터(56)의 출력 단자는 2-입력 NOR 회로(66)의 입력 단자 중의 한 입력단자에 접속되는 반면, 신호 지연을 위한 커패시터(58)의 단자 중의 한 단자는 인버터(56)와 NOR 회로(66) 사이에 접속된다. 커패시터(58)의 다른 단자는 예컨대 접지 전위로 유지된다. 동일하게, 인버터(60)의 출력 단자는 2-입력 NOR 회로(68)의 입력 단자 중의 한 단자에 접속되는 한편, 신호 지연을 위한 커패시터(64)의 단자 중의 한 단자는 인버터(60)와 NOR 회로(68) 사이에 접속된다. 커패시터(64)의 다른 단자측은 예컨대 접지 전위로 유지된다. 2-입력 NOR 회로(66,68)의 다른 단자에는 각각 인버터(62)의 출력 단자가 접속된다.
NOR 회로(66)의 출력 단자는 인버터(70)의 입력 단자에 접속되고, 인버터(70)의 출력은 I/O 데이타 버퍼/레지스터(22)내의 직렬/병렬 변환부(38)에 클록 신호 CLK-B로서 입력된다. 동일하게, NOR 회로(68)의 출력 단자는 인버터(72)의 입력 단자에 접속되는 한편, 인버터(72)의 출력은 I/O 데이타 버퍼/레지스터(22) 내의 직렬/병렬 변환부(38)에 클록 신호 CLK-C로서 입력된다.
전술한 회로 구조를 갖는 데이타 입력 클록 생성부(34)에서, DDR 신호 및 기록 명령 WE이 "H" 상태가 될 때, 즉 SDRAM(1)이 DDR 방식으로 기록 동작을 실행하기 위한 모드에 있을 때, NAND 회로(50)의 출력은 클록 신호 CLK0°가 "H" 로 되는 경우에는 "L"이 되고, 클록 신호 CLK0°가 "L"로 되는 경우에는 "H"로 된다. 한편, NAND 회로(52)의 출력은 클록 신호 CLK180°가 "H"가 될 때에는 "L"이 되고, 클록 신호 CLK180°가 "L"가 될 때에는 "H"가 된다. 클록 신호 CLK0°와 CLK180°간의 위상 시프트가 180°이므로, 외부 클록 신호 CLK의 상승 구간 및 하강 구간 모두에 동기하는 클록 신호 CLK-A는 2개의 입력이 NAND 회로(50,52)로부터 출력되는 NAND 회로(54)의 출력에서의 클록 신호 CLK0°및 클록 신호 CLK180°의 동기화된 신호로서 출력된다.
그 다음, 인버터(56)를 통해 NAND 회로(50)의 출력을 변환한 신호는 NOR 회로(66)의 입력 단자 중의 한 단자에 입력되고, 인버터(62)를 통해 DDR 신호를 변환한 "L" 레벨의 신호는 NOR 회로(66)의 입력 단자의 나머지 단자에 입력된다. 따라서, 클록 신호 CLK0°를 변환한 신호가 NOR 회로(66)로부터 출력된다. 이 때, NOR 회로(66)의 출력은 신호 지연 회로로서 동작하는 커패시터(58)에 의해 클록 신호 CLK0°로부터 소정 시간 지연되는 출력 신호가 된다. 이 신호는 인버터(70)에 입력되어 반전되고, 클록 신호 CLK0°로부터 소정 위상 시프트를 갖는 기둥형(like-pole)의 클록 신호 CLK-B가 인버터(70)로부터 출력된다.
동일하게, 인버터(62)를 통해 NAND 회로(52)의 출력을 변환한 신호가 NOR 회로(68)의 입력 단자 중의 한 단자에 입력되고, 인버터(62)를 통해 DDR 신호를 변환한 "L" 레벨의 신호가 나머지 단자에 입력된다. 그러므로, 클록 신호 CLK180°를 변환한 신호가 NOR 회로(68)로부터 출력된다. 이 때, NOR 회로(68)의 출력은 신호 지연 회로로서 동작하는 커패시터(64)에 의해 클록 신호 CLK180°로부터 소정 시간 지연되어 출력된 신호가 된다. 이 신호는 인버터(72)에 입력되어 반전되고, 클록 신호 CLK180°로부터의 소정 위상 시프트를 갖는 기둥형의 클록 신호 CLK-C가 인버터(72)로부터 출력된다.
DDR 신호가 "H" 일 때의 데이타 입력 클록 생성부(34)의 신호 출력이 전술되었지만, DDR 신호가 "L"이고 기록 명령 WE가 "H" 상태일 때의 신호 출력, 즉SDRAM(1)이 SDR 방식으로 기록 동작을 실행하는 모드에서의 신호 출력은 다음에 설명한다. 먼저, 2-입력 단자가 "H"로 유지되므로, 클록 신호 CLK0°의 상태 전이에 응답하여 신호가 3-입력 NAND 회로(50)으로부터 출력된다. 한편, 3-입력 NAND 회로(52)의 출력 신호는 DDR 신호가 "L"로 유지되고 기록 명령 WE이 "H"로 유지되기 때문에 클록 신호 CLK180°의 상태 전이에 상관없이 항상 "H"이다. 따라서, 클록 신호 CLK0°에 동기하는 신호, 즉 외부 클록 신호 CLK의 상승 구간에 동기하는 클록 신호 CLK-A가 NAND 회로(50,52)로부터의 출력이 입력되는 NAND 회로의 출력으로부터 출력된다.
다음에, 인버터(56)를 통해 NAND 회로(50)의 출력으로부터 변환된 신호가 NOR 회로(66)의 입력 단자 중의 한 단자에 입력되고, 인버터(62)를 통해 DDR 신호로부터 반전된 "H" 레벨의 신호가 다른 단자에 입력된다. 따라서, NOR 회로(66)의 출력은 지속적으로 "L"이 되고, 다음 단의 인버터(70)에 입력되어 반전된 후에 "H"로 지속적으로 유지되는 클록 신호 CLK-B가 출력된다. 동일하게, DDR 신호가 "L"일 때, 지속적으로 "H"로 유지되는 클록 신호 CLK-C가 NOR 회로(68)로부터 출력된다.
*데이타 입력 클록 생성부(34)의 동작을 도 5 및 도 6을 참조하여 상세히 설명한다. 도 5에는 DDR 신호가 "H"일 때의 SDRAM(1)의 기록 동작의 타이밍(버스트 길이가 8)이 도시되어 있다. 도 6에는 DDR 신호가 "L"일 때의 SDRAM(1)의 기록 동작의 타이밍(버스트 길이가 4)이 도시되어 있다. 도 5에 도시된 바와 같은 DDR 모드에서의 기록 동작에서는, 클록 신호 CLK-A가 클록 신호 CLK0°및 CLK180°양자에 동기하여 생성되고, 클록 신호 CLK-B가 소정 지연 시간을 갖는 클록 신호 CLK0°로부터 생성되며, 클록 신호 CLK-C가 소정 지연 시간을 갖는 클록 신호 CLK180°로부터 생성되도록, 외부 클록 신호 CLK의 상승 구간 및 하강 구간에 동기하여 클록 버퍼(16)에서 각각 생성된 클록 신호 CLK0°및 CLK180°를 사용한다. 한편, 도 6에 도시된 바와 같은 SDR 모드에서의 기록 동작에서는 클록 신호 CLK0°에 기초하여 클록 신호 CLK-A가 생성되고, 이로써 클록 신호 CLK-B 및 CLK-C를 "H"로 유지한다.
다음에, 다시 도 4를 참조하여 클록 신호 CLK-A가 입력되는 데이타 입력 래치(36) 및 클록 신호 CLK-B 와 CLK-C가 입력되는 직렬/병렬 변환부(38)의 회로 주조의 예를 설명한다. 패드(pad)에 접속된 데이타 라인(도 4에는 생략)으로부터 전송된 기록 데이타(DQ)는 데이타 입력 래치 회로(36)에 입력된다. 데이타 입력 래치 회로(36)는 데이타 입력 클록 생성부(34)로부터 입력된 클록 신호 CLK-A에 동기하여 데이타 DATA DQ를 래치하고, 직렬/병렬 변환부(38)에 신호 S1으로서 전송한다.
직렬/병렬 변환부(38)는 2개의 인버터(84,86)로 구성되는 래치 회로(82)를 가지며, 이 2개의 인버터는 한 입력이 데이타 입력 래치 회로(36)로부터의 신호 S1을 래치하기 위한 다른 인버터에 대한 입력이 된다. 또한, 신호 S1은 전송 게이트 회로(74)를 통해 인버터(90,92)로 구성되는 래치 회로(88)에도 입력된다. 전송 게이트 회로(74)는 n-채널 MOSFET(76) 및 p-채널 MOSFET(78)를 n-채널 MOSFET(76)의 온/오프가 클록 신호 CLK-B의 레벨에 의해 제어되고 p-채널 MOSFET(78)의 온/오프가 클록 신호 CLK-B의 레벨을 반전하는 인버터(80)로부터의 출력에 따라 제어되도록 병렬로 접속함으로써 형성된다. 따라서, 클록 신호 CLK-B가 "H"가 될 때, n-채널 MOSFET(76) 및 p-채널 MOSFET(78)가 온 상태가 되어 전송 게이트 회로(74)로 신호가 흐른다. 클록 신호 CLK-B가 "L"일 때, n-채널 MOSFET(76) 및 p-채널 MOSFET(78)는 오프 상태가 되어 전송 게이트 회로(74)에서 차단된다. n-채널 MOSFET(98) 및 p-채널 MOSFET(96)로 구성되는 전송 게이트 회로(94)는 래치 회로의 다음 단에 설치된다. 또한, 래치 회로(88)의 다음 단에는 n-채널 MOSFET(102) 및 p-채널 MOSFET(104)로 구성되는 전송 게이트 회로(100)가 제공된다. 클록 신호 CLK-C는 전송 게이트 회로(94,100)내의 n-채널 MOSFET(98,102)에 입력되고, 클록 신호 CLK-C의 레벨에 의해 온/오프가 제어된다. 또한, 클록 신호 CLK-C는 인버터에서 반전되고, 전송 게이트 회로(94,100)내의 p-채널 MOSFET(96,104)의 게이트에 입력된다. 이에 따라, 클록 신호 CLK-C가 "H"가 될 때, 전송 게이트 회로(94,100)에 신호가 흘러 전송 게이트 회로(94,100)에서의 신호를 컷오프한다.
래치 회로(108,114)는 각각 전송 게이트 회로(94,100)의 다음 게이트에 제공된다. 래치 회로(108)는 한 쪽의 출력이 다른 쪽의 입력이 되고 이로써 전송 게이트 회로(94)를 통해 입력될 때의 신호 S3로서 래치 회로(82)에 유지된 데이타를 유지하는 2개의 인버터(100,112)를 갖는다. 한편, 래치 회로(114)는 한쪽의 출력이 다른 쪽의 입력이 되고 이로써 전송 게이트 회로(100)를 통해 입력될 때의 신호 S2로서 래치 회로(88)에 유지된 데이타를 유지하는 2개의 인버터(116,118)를 갖는다.
래치 회로(114)에 유지된 신호 S2는 뱅크0 내의 기록 증폭기(40)에 출력된다. 래치 회로(108)에 유지된 신호 S3는 기록 증폭기(42)에 출력된다. DDR 신호 및 기록 명령 WE이 "H" 상태인 때, 즉 SDRAM(1)이 DDR 모드일 때의 전술한 회로 구조를 갖는 직렬/병렬 변환부(38)의 기록 동작을 도 4 및 도 5를 참조하여 설명한다. 먼저, 데이타 D0가 데이타 패드를 통해 데이타 입력 래치 회로(36)에 입력되고, 클록 신호 CLK-A의 상승 구간에서 래치된다. 그 후, 클록 신호 CLK-A로부터 소정 시간 지연을 갖고 상승하는 클록 신호 CLK-B가 "H"가 될 때, 전송 게이트 회로(74)가 전도 상태가 되고, 데이타 D0는 래치 회로(82,88)에 신호 S1으로서 유지된다.
그후, 데이타 입력 래치 회로(36)에서는 클록 신호 CLK-A의 상승 구간에서 다음 데이타 D1이 래치되고, 직렬/병렬 변환부(38)에 신호 S1으로서 입력된다. 이 때, 클록 신호 CLK-B가 "L"을 유지하므로, 신호는 전송 게이트 회로(74)에서 차단되어 래치 회로(88)로부터의 신호 S1의 입력이 없이도 데이타 D0를 유지한다. 한편, 래치 회로(82)는 신호 S1에 의해 D0에서 D1으로 데이타 유지 내용을 변경한다.
다음에, 클록 신호 CLK-A로부터 소정 시간 지연을 갖고 상승하는 클록 신호 CLK-C가 "H"가 되고, 이로써 2개의 전송 게이트 회로(94,100)가 전도 상태가 된다. 래치 회로(88)에 유지된 데이타 D0는 래치 회로(114)에 유지되고, 그 후 기록 증폭기(40)에 신호 S2로서 입력되며, 래치 회로(82)에 유지된 데이타 D1은 래치 회로(108)에 유지되고, 그 후 기록 증폭기(42)에 신호 S3로서 입력된다.
따라서, DDR 신호가 "H"일 때, 각각의 상이한 데이타를 유지하는 신호 S2 및 S3는 전송 게이트 회로(94,100)가 전도 상태에 있는 동안 유지되고, 신호 S2 및 S3의 데이타는 전송 게이트 회로(94,100)가 전도 상태가 될 때마다 순차적으로 갱신된다. 트래스퍼 게이트 회로(94,100)가 클록 신호 CLK-C에 의해 제어되므로, 신호 S2 및 S3의 데이타는 클록 신호 CLK-C의 클록 펄스 간격으로 갱신된다.
도 5에 도시된 예에서, 버스트 길이는 8이고, D0∼D7의 8개의 데이타가 순차적으로 입력되며, 이로써 외부 클록 신호 CLK의 상승 구간 및 하강 구간에 동기하여 생성된 클록 신호 CLK-A에 의해 이들 데이타를 래치한다. 따라서, 8개의 데이타 D0∼D8는 클록 신호 CLK의 4 사이클 길이의 시간으로 SDRAM(1)에 판독된다. 즉, DDR 모드에서의 기록 동작이 실행된다.
따라서, 직렬/병렬 변환부(38)에서, 순차적으로 입력된 비트 데이타는 2비트로 병렬로 순차 변환되어 출력된다. 따라서, 데이타와 동일한 수(예컨대, D0∼D15의 16개)의 직렬/병렬 변환부(38)를 설치함으로써, I/O 데이타 버퍼/레지스터(22)에 순차적으로 입력된 16 비트 데이타가 2개의 병렬 라인으로 배치되고, 그에 따라 뱅크0에 출력할 수 있게 된다.
다음에, DDR 신호가 직렬/병렬 변환부(38)에서 "L" 상태에 있는 경우, 즉, SDRAM(1)이 SDR 모드에서 기록 동작을 실행하는 경우를 도 4 및 도 6을 참조하여 설명한다. 먼저, 데이타 패드를 통해 데이타 입력 래치 회로(36)에 입력되고, 클록 신호 CLK-A의 상승시에 래치된다. 전술된 바와 같이, DDR 신호가 "L"일 때 데이타 입력 클록 생성부의 회로가 클록 신호 CLK-B 및 CLK-C를 지속적으로 "H"로 하도록 형성되므로, 전송 게이트 회로(74,94,100)는 지속적으로 전도 상태에 있다. 그리고, 데이타 D0가 래치 회로(88,82)의 양쪽에 신호 S1으로서 유지된 후, 래치회로(114,108)에 그대로 유지되고, 기록 증폭기(40,42)에 신호 S3로서 입력된다.
그러므로, DDR 신호가 "L"일 때, 동일 데이타를 유지하는 신호 S2 및 S3는 클록 신호 CLK-A가 "H"가 될 때마다 순차적으로 갱신된다.
도 6에 도시된 예에서, 버스트 길이가 4이고, 4개의 데이타 D0∼D3가 순차적으로 입력되며, 이들 데이타가 외부 클록 신호 CLK의 상승 구간에 동기하여 생성된 클록 신호 CLK-A에 의해 래치된다. 따라서, 4개의 데이타 D0∼D3가 외부 클록 CLK의 최대 4사이클의 지연량으로 SDRAM(1)에 입력된다. 즉, SDR 모드의 기록 동작이 실행된다.
다음에, 다시 도 4를 참조하여 기록 증폭기 제어부(14)의 회로 구조의 예를 설명한다. 먼저, DDR 신호는 인버터(124) 및 2-입력 NAND 회로(130)의 각각의 한 단자에 입력된다. 인버터(124)의 출력 단자는 2개의 2-입력 NAND 회로(126,128)의 각각의 단자에 접속된다. 클록 신호 CLK0°는 1/2 분주기(120)에 입력된다. 1/2 분주기(120)에 입력되고 있는 클록 신호 CLK0°는 소정수의 클록이 1/2로 줄어든 후에 1/2 분주기(120)로부터 출력된다. 1/2 분주기의 출력은 NAND 회로(126)의 타단과 인버터(122)에 입력된다. 또한, 클록 신호 CLK180°는 NAND 회로(130)의 타단에도 입력된다. 또, 기록 명령 WE는 기록 펄스 생성 회로(136,138)에 입력된다.
NAND 회로(126)의 출력 단자는 2-입력 NAND 회로(132)의 한 단자에 접속된다. 또한, NAND 회로(128)의 출력 단자는 2-입력 NAND 회로(134)의 한 단자에 접속된다. 또한, NAND 회로(130)의 출력 단자는 2개의 NAND 회로(132,134)의 타단에 접속된다. NAND 회로(132)의 출력 단자는 기록 펄스 생성 회로(136)에 접속되고,NAND 회로(134)의 출력 단자는 기록 펄스 생성 회로(138)에 접속된다. 기록 펄스 생성 회로(138)는 기록 인에이블 신호 WE1을 기록 증폭기(40)에 전송하고, 기록 펄스 생성 회로(136)는 기록 인에이블 신호 WE2를 기록 증폭기(42)에 전송한다. DDR 신호 및 기록 명령 신호 WE가 전술된 회로 구조를 갖는 기록 증폭기 제어부(14)에서 "H" 상태에 있는 경우, 즉 SDRAM(1)이 DDR 모드에서 기록 동작을 수행하는 경우를 도 4 및 도 5를 참조하여 설명한다. 먼저, DDR 신호가 "H"이므로, 클록 CLK180°의 상태 전이에 대응하여 변화하는 신호가 NAND 회로(130)로부터 출력된다. 또한, DDR 신호가 반전된 "L" 신호가 지속적으로 입력되는 NAND 회로(126,128)의 출력은 "H" 레벨로 유지된다. 따라서, NAND 회로(126,130)의 출력간에 NAND 처리를 실행하는 NAND 회로(132)로부터, 클록 CLK180°의 상태 전이에 대응하여 변화하는 신호가 기록 펄스 생성 회로(136)에 출력된다.
한편, NAND 회로(128,130)의 출력 사이에서 NAND 처리를 실행하는 NAND 회로(134)로부터는 클록 CLK180°의 상태 전이에 대응하여 변화하는 신호가 기록 펄스 생성 회로(138)에 출력된다. 따라서, DDR 모드에서의 기록 동작에서는 기록 인에이블 신호 WE1 및 WE2가 기록 펄스 생성 회로(138,136)로부터 기록 증폭기(40,42)에 동시에 출력된다. 기록 인에이블 신호 WE1 및 WE2의 인에이블 기간은 기록 펄스 생성 회로(138,136)의 각각에서 조정된다.
따라서, 기록 인에이블 신호 WE1 및 WE2가 직렬/병렬 변환부(38)로부터의 클록 신호 CLK-C의 클록 펄스의 간격으로 갱신된 신호 S2 및 S3의 데이타 출력에 동기하여 기록 증폭기(40,42)에 전송된다. 기록 인에이블 신호 WE1를 수신하는 기록증폭기(40)는 메모리셀부(2)측에 데이타 DB0 및 /DB0를 전송하고, 기록 인에이블 신호 WE2를 수신하는 기록 증폭기(42)는 마찬가지로 메모리셀부(2)측에 데이타 DB1 및 /DB1를 동시에 전송한다. 따라서, 2 비트 데이타가 메모리셀부(2)에 병렬로 전송되어 기억된다.
다음에, DDR 신호가 "L" 인 경우, 즉 SDRAM(1)이 SDR 모드로 기록 동작을 실행하는 경우를 도4 및 도 6을 참조하여 설명한다. DDR 신호가 "L"을 유지하므로, NAND 회로(130)의 출력은 "H"로 유지된다. DDR 신호를 반전한 "H" 신호가 입력되는 NAND 회로(126,128)의 출력은 클록 신호 CLK0°의 클록수를 감소시키는 1/2 분주기로부터의 신호 1/2 CLK의 상태 전이에 따라 변화한다. 또한, NAND 회로(128)에 입력되는 신호가 인버터(122)에서 신호 1/2 CLK 신호를 반전한 신호이므로, NAND 회로(128)의 출력은 NAND 회로(126)의 출력을 반전한 신호가 된다.
이에 따라, NAND 회로(126,130)의 출력 사이에서 NAND 처리를 실행하는 NAND 회로(132)로부터는 1/2 분주기(120)로부터의 1/2 CLK 신호의 상태 전이에 따라 변화하는 신호가 기록 펄스 생성 회로(136)에 출력된다. 한편, NAND 회로(128,130)의 출력 사이에서 NAND 처리를 실행하는 NAND 회로(134)로부터는 1/2 분주기(120)로부터의 출력 신호를 반전한 신호 1/2 CLK의 상태 전이에 따라 변화하는 신호가 기록 펄스 생성 회로(138)에 출력된다. 따라서, SDR 모드의 기록 동작에서는 기록 인에이블 신호 WE1 및 WE2가 기록 펄스 생성 회로(138,136)로부터 기록 증폭기(40,42)에 교번적으로 출력된다.
따라서, 직렬/병렬 변환부(38)로부터는 기록 인에이블 신호 WE1 및 WE2가 기록 증폭기(40,42)에 출력된 동일 데이타에 동기하여 기록 증폭기(40,42)에 교번적으로 전송되며, 기록 증폭기(40,42)에서는 데이타가 클록 신호 CLK-A의 클록 펄스 기간으로 신호 S2 및 S3로서 갱신된다. 기록 인에이블 신호 WE1을 수신하는 기록 증폭기(40)는 데이타 DB0 및 /DB0를 메모리셀부(2)측에 전송하고, 기록 인에이블 신호 WE2를 수신하는 기록 증폭기(42)는 데이타 DB1 및 /DB1을 메모리셀부(2)측에 전송한다. 이로써, 1 비트 데이타가 메모리셀부(2)에 직렬로 전송되어 기억된다.
도 5 및 도 6에 도시된 외부 명령 입력(WRT)은 기록 동작에 대한 트리거가 될 명령이다. 도 5에서의 DDR 모드에서, 클록 신호 CLK-A는 외부 명령(WRT)이 입력된 후에 1클록 지연된 데이타를 래치하기 시작한다. 한편, 도 6에서의 SDR 모드에서, 클록 신호 CLK-A에 의한 데이타 래칭이 외부 명령과 동시에 개시하고 있지만, 양 모드에서의 표준에는 미소한 차이점이 있어 동일한 것은 아니다.
전술된 바와 같이, 제1 실시예의 반도체 기억 장치에 의하면, 반도체 기억 장치가 시험 및 평가될 때, SDR 모드로 전환함으로써 종래 방식의 메모리 시험 설비를 사용할 수 있다. 또한, 실제 사용의 경우에는 DDR 모드로 전환함으로써 고속 데이타 전송율을 실현할 수 있다.
다음에, 제 1 실시예에 따른 SDRAM(1)의 데이타 기록 동안의 열 어드레스 카운터(30)를 도 7 및 도 20을 참조하여 설명한다. 도 7에는 열 어드레스 카운터(30)의 회로 블록이 도시되어 있다.
열 어드레스 카운터(30)는 명령 디코더로부터의 기록/판독 제어 신호가 입력되는 즉시 클록 신호 cacpz를 생성하고, 이 클록 신호 cacpz에 응답하여 어드레스생성부(34)는 어드레스 버퍼/레지스터 & 뱅크 선택부(20)에 의해 출력된 열 어드레스 A0∼An을 입력한다. 이와 함께, 버스트 카운터(504)는 버스트 동작을 개시하기 위한 버스트 기간 신호 endz를 생성하고, 클록 생성기(502)는 클록 신호 CLK0°의 상승 구간에 동기하여 버스트 길이에 응답하는 클록 신호 intpz를 생성한다. 클록 신호 intpz에 기초하여, 클록 신호 intp12z 및 intp0z가 생성되고, 열 어드레스가 순차 어드레스를 생성하기 위해 이들 클록 신호 intp12z 및 intp0z에 의해 어드레스 생성부(514)에서 상향 계수된다. 따라서, 열 어드레스 카운터(30)에서, 모드 레지스터(28)에서 설정된 버스트 길이에 기초하여, 순차적으로 입력되거나 출력되는 데이타 수를 갖는 열 어드레스의 수가 뱅크0 및 뱅크1에 제공될 소정의 매클록마다에서 생성된다.
도 7에서, 클록 버퍼(16)에서 생성된 클록 신호 CLK0°는 열 어드레스 카운터(30)내의 클록 생성부(500)에 설치된 클록 생성기(502)에 입력된다. 또한, 명령 디코더(18)로부터의 판독/기록 제어 신호 및 버스트 카운터(504)로부터의 버스트 기간 신호 endz는 클록 생성기(502)에 입력된다. 클록 생성기(502)는 외부 어드레스를 판독하기 위한 클록 cacpz 및 내부 생성 어드레스의 상향 계수를 위한 클록(intp0z, intp12z)을 생성하기 위한 클록 신호 intpz를 출력한다. 클록 생성기(502)로부터 출력된 클록 신호 intpz는 1/2 분주기(506), 클록 전환부(508)내의 2-입력 전환 스위치(510)의 한 단자(B) 및 클록 전환부(508)내의 2-입력 AND 회로(512)의 한 입력 단자에 입력된다. 1/2 분주기(506)는 클록 신호 intpz의 2배의 길이의 사이클을 갖는 신호를 생성하여 전환 스위치(510)의 다른 단자(A)에 출력한다. 전환 스위치(510)는 모드 레지스터(28)로부터의 DDR 신호의 레벨에 기초하여 클록 신호 intpz 및 이 클록 신호 intpz의 2배의 길이의 사이클을 갖는 신호를 전환한다. 전환 스위치(510)는 SDRAM(1)을 SDR 모드로 동작시킬 때에는 단자 A를 선택하고, SDRAM(1)을 DDR 모드로 동작시킬 때에는 단자 B를 선택한다. 전환에 의해 선택된 신호는 어드레스 생성부(514)내의 어드레스 생성부(A1, A2)(142)에 클록 신호 intp12z 로서 입력된다. DDR 신호를 반전한 신호는 클록 전환부(508)내의 AND 회로(512)에 입력되고, DDR 신호의 레벨에 기초하여 어드레스 생성부(A0)에 클록 신호 intp0z를 출력한다.
어드레스 버퍼/레지스터 & 뱅크 선택부(20)에 입력되는 어드레스 중에서 하위 어드레스 A1 및 A2는 어드레스 생성부(A1, A2)(142)에 입력된다. 어드레스 생성부(A1, A2)(142)는 뱅크0 및 뱅크1의 각각에 대한 어드레스 중에서 증분된 어드레스 A1 및 A2를 출력한다. 한편, 어드레스 버퍼/레지스터 & 뱅크 선택부(20)에 입력되는 어드레스 A0∼An 중에서 최하위 어드레스 A0가 어드레스 생성부(A0)(140)에 입력된다. 어드레스 생성부(A0)는 뱅크0 및 뱅크1의 각각에 대한 열 어드레스 중에서 어드레스 A0를 출력한다.
다음에, 열 어드레스 카운터(30)의 동작을 도 7 및 도 8을 참조하여 설명한다. 도 8은 버스트 길이가 8일 때의 열 어드레스의 동작의 예를 도시하는 타이밍도이다. 먼저, DDR 신호가 "H" 상태인 경우, 즉 SDRAM(1)이 DDR 모드로 기록 동작을 실행하는 경우를 도 8의 (a) 및 도 7을 참조하여 설명한다. "H" 레벨의 DDR 신호가 전환 스위치(510)에 입력될 때, 전환 스위치(510)는 단자 B에 대한 접속 후에어드레스 생성부(142)에 대한 클록 신호 intp12z 클록 신호 intpz를 출력한다. 또한, "H" 레벨의 DDR 신호의 반전 신호가 AND 회로(512)에 입력되므로, AND 회로(512)의 출력인 클록 신호 intp0z는 "L" 레벨로 유지된다. 클록 신호 intp0z가 "L" 레벨에 있을 때, 어드레스 A0 신호는 어드레스 생성부(A0)(140)로부터 출력되지 않는다. 따라서, DDR 모드의 버스트 모드에서, 어드레스 A0 신호는 어드레스 생성부(A0)(140)로부터 출력되지 않는다. 그러나, 어드레스 A0가 DDR 모드 경우의 기록 데이타의 직렬/병렬 변환에 의해 SDRAM(1)에서 자동적으로 전환하므로 아무런 문제도 발생되지 않는다.
또한, 클록 신호 intp12z가 어드레스 변환부(A1, A2)에 입력될 때, 클록 신호 intp12z에 각각 대응하여 1씩 증분된 어드레스(A1, A2)가 출력된다.
다음에, DDR 신호가 "L" 상태에 있는 경우, 즉 SDRAM(1)이 SDR 모드로 기록 동작을 수행하는 경우를 도 7 및 8의 (b)를 참조하여 설명한다. "L" 레벨의 DDR 신호가 전환 스위치(510)에 입력될 때, 전환 스위치(510)는 단자 A에 인가되고 클록 신호 intpz의 2배 길이의 사이클을 갖는 클록 신호를 클록 신호 intp12z 로서 어드레스 생성부(142)에 출력한다. 또한, "L" 레벨의 DDR 신호의 반전 신호가 AND 회로(512)에 입력되므로, 클록 신호 intpz가 클록 신호 intp0z 로서 AND 회로(512)에 출력된다.
어드레스 생성부(A0)(140)는 입력 클록 신호 intp0z(=intpz)에 응답하여 어드레스 A0 신호를 출력한다. 또한, 클록 신호 intp12z(=intpz/2)가 어드레스 변환부(A1, A2)(142)에 입력될 때, 클록 신호 intp12z에 각각 대응하여 1씩 증분된 어드레스(A1, A2)가 출력된다.
따라서, 제1 실시예의 열 어드레스 카운터(30,32)는 순차적으로 상향 계수할 수 있고, DDR 모드 및 SDR 모드 양자에 대응하는 소정 타이밍에서 버스트 모드로 데이타 기록/판독의 열 어드레스를 출력한다.
다음에, 도 9를 참조하여 클록 생성부(500)의 회로 구조를 설명한다. 클록 생성부(500)는 클록 생성기(502), 1/2 분주기(506) 및 클록 전환부(508)로 구분된다. 클록 생성기(502)는 클록 CLK0°의 하강 구간에서 트리거된 D 플립-플롭(D-FF)(520)을 갖는다. 버스트 카운터(504)로부터 출력된 버스트 기간 신호 endz가 D-FF(520)에 입력된다. 버스트 카운터(504)는 모드 레지스터(28)로부터의 버스트 길이를 설정하는 신호에 기초하여 리셋 신호 RESET가 입력될 때 버스트 기간 동안 "H" 상태가 되고, 이로써 버스트 완료 후 즉시 "L" 상태가 되는 버스트 기간 신호 endz가 생성된다. 버스트 카운터(504)는 클록 생성기(502)로부터 제공된 클록 신호 intpz를 계수함으로써 버스트 기간 신호 endz의 출력을 제어한다.
D-FF(520)의 출력은 2-입력 NAND 회로(522)의 입력 단자 중의 한 단자에 출력된다. NAND 회로(522)의 다른 입력 단자에는 상승 구간 펄스화 회로(526)의 출력 단자가 접속된다. 상승 구간 펄스화 회로(526)는 내부 글록 CLK0°의 상승 구간에서 펄스를 생성하여 NAND 회로(522)에 출력한다. NAND 회로(522)의 출력 단자는 2-입력 NOR 회로(524)의 입력 단자 중의 한 단자에 접속된다. NOR 회로(524)의 다른 입력 단자에는 명령 디코더(18)로부터의 판독/기록 명령을 인버터(523)에서 반전한 신호가 입력된다. NOR 회로(524)로부터는 내부 생성 어드레스를 상향 계수하기 위한 클록(intp0z, intp12z)을 생성하기 위해 클록 신호 intpz가 출력된다.
명령 디코더(18)로부터의 판독/기록 명령은 상승 구간 펄스화 회로(528)에 입력된다. 상승 구간 펄스화 회로(528)는 어드레스 버퍼/레지스터 & 뱅크 선택부(20)로부터 출력되는 열 어드레스 A0∼An를 어드레스 생성부(514)에 입력하기 위한 클록 신호(cacpz)를 생성한다.
전술된 클록 생성기(502)로부터의 클록 신호 cacpz 및 intpz는 1/2 분주기(506)에 입력되는 한편, 클록 신호 cacpz는 리셋 신호 RESET 로서, 클록 신호 intpz는 버스트 주기 신호 endz를 생성하기 위해 각각 버스트 카운터(504)에 입력된다. 또한, 클록 신호 cacpz는 추후에 설명될 어드레스 생성부(514) 등에도 출력된다.
1/2 분주기(506)에 입력된 클록 신호 cacpz는 래치 회로(530)의 세트 단자에 입력되고, 클록 신호 intpz는 래치 회로(530)의 리셋 단자에 입력되는 한편, 클록 전환부(508)에도 입력된다. 래치 회로(530)의 다른 세트 단자에는 생성된 클록 신호 intp12z가 입력된다. 래치 회로(530)의 출력은 전송 제어 회로(532)를 통해 클록 전환부(508)에 출력된다. 클록 신호 cacpz 및 intpz 로부터 지연된 전송 제어 신호 ctlpz는 전송 제어 회로(532)에 입력된다.
전송 제어 회로(532)의 출력은 클록 전환부(508)내의 2-입력 OR 회로(534)의 입력 단자 중의 한 단자에 접속된다. 다른 입력 단자에는 모드 레지스터(28)로부터의 DDR 신호가 입력된다. OR 회로(534)의 출력 단자는 2-입력 AND 회로(536)의 한 입력 단자에 접속된다. AND 회로(536)의 다른 입력 단자에는 NOR 회로(524)로부터 출력된 클록 신호가 입력된다. AND 회로(536)의 출력은 어드레스 생성부(A1, A2)에 전송되고, 그 출력이 1/2 분주기(506)의 래치 회로(530)에 제공된다. 전환 스위치는 OR 회로(534) 및 AND 회로(536)로 구성된다.
또한, 전술된 바와 같이, 클록 생성기(502)로부터 출력된 클록 신호 intpz는 2-입력 AND 회로(512)의 입력 단자에 입력되고, DDR 신호로부터 반전된 신호가 다른 입력 단자에 입력된다.
도 10에는 1/2 분주기(506) 및 클록 전환 스위치(508)의 더욱 상세한 회로예가 도시되어 있다. 도 10에서, RS 플립-플롭(RS-FF)(540)은 1/2 분주기(506)내의 래치 회로(530)로서 사용된다. 전송 제어 회로(532)로서, p-채널 MOSFET와 n-채널 MOSFET가 병렬 접속되어 형성된 전송 게이트 회로(546)와 한쪽의 출력을 다른 쪽의 입력으로 한 2개의 인버터로 구성된 래치 회로(548)를 구비하고 있다. 또한, 전송 게이트 회로(546)에 입력시킨 클록 신호 ctlpz를 반전하는 인버터(542) 및 인버터(542)에서 반전된 신호를 다시 반전하는 인버터(544)도 설치되어 있다.
클록 전환부(508)내의 전환 스위치(510)의 구성요소로서, 1/2 분주기내의 래치 회로(548)에서 래치된 신호 n113를 입력하기 위한 입력 단자 중의 한 단자를 갖는 2-입력 NOR 회로(550)가 설치된다. DDR 신호는 NOR 회로(550)의 다른 입력 단자에 입력된다. NOR 회로(550)의 출력 단자는 인버터(552)를 통해 2-입력 NAND 회로(556)에 접속된다. 클록 신호 intpz는 NAND 회로(556)의 다른 출력 단자에 입력된다. NAND 회로(556)의 출력은 인버터(558)를 통해 어드레스 생성부(514)에 클록 신호 intp12z 로서 입력되는 동시에 RS-FF(540)의 세트 단자에 입력된다. NAND 회로(560)에는 클록 신호 intpz 및 인버터(554)에서 DDR 신호로부터 반전되는 신호가 입력된다. NAND 회로(560)의 출력 단자는 인버터(562)에 접속되고, 클록 신호 intp0z를 출력한다.
도 9 및 도 10의 구조를 갖는 열 어드레스 카운터(30)의 SDR 모드에서의 데이타 기록 동안의 동작은 도 11에 타이밍도로 도시되어 있다. 먼저, 명령 디코더(18)로부터의 기록 명령이 클록 CLK0°의 상승 구간에서 클록 생성부(502)에 입력될 때, 클록 신호 cacpz가 소정 지연 시간으로 상승 펄스화 회로(528)에 의해 생성된다. 클록 신호 cacpz는 버스트 카운터(504)를 리세트시키는 동시에 1/2 분주기(506)내의 래치 회로(530)의 세트 단자에 입력된다.
버스트 카운터(504)가 클록 신호 cacpz에 의해 리세트될 때, 버스트 카운터(504)는 NOR 회로(524)로부터 출력된 클록 신호 intpz가 모드 레지스터(28)로부터 설정된 버스트 길이에 기초한 소정수까지 계수될 때까지 버스트 기간 신호 endz를 "H" 상태로 설정한다. 따라서, 클록 CLK0°가 D-FF(520) 및 상승 에지 펄스화 회로(526)에 입력되고, D-FF(520)의 D 입력 단자에 입력되는 버스트 기간 신호 endz가 "H" 상태로 될 때, 클록 신호 intpz가 상승 구간 펄스화 회로(526)에서 생성된 클록 CLK0°의 상승 구간에 기초하여 생성되는 펄스에 동기하여 NOR 회로(524)로부터 출력된다. 버스트 카운터(504)는 클록 신호 intpz를 [버스트 길이-1] 까지 계수한 후 버스트 기간 신호 endz를 "L" 상태로 설정한다. 버스트 길이와 동일한 길이의 최종 클록 신호 intpz가 NOR 회로(524)로부터 출력된 후, 클록 신호의 출력은 중지(halt)된다. 따라서, 소정 버스트 길이의 클록 신호 intpz의출력이 획득된다.
다음에, 도 10 및 도 11을 참조하여 1/2 분주기(506) 및 클록 전환부(508)의 동작을 설명한다. 클록 신호 cacpz가 RS-FF(540)에 입력될 때, RS-FF(540)의 출력 n110은 "H"로 변경된다. 그 결과, 클록 신호 intpz가 RS-FF(540)의 리셋 단자에 입력되어 RS-FF(540)의 출력 n110을 "L"로 변경시킨다. 다음에, 클록 신호 intpz가 입력되지만 상태가 변경되지 않는다면, RS-FF(540)의 출력 n110은RS-FF(540)의 세트 단자에 바로 후에 입력된 클록 신호 intp12z에 의해 "H" 상태로 변경한다. 전송 게이트 회로(548)는 출력 n110의 상태를 클록 신호 ctlpz에 기초하여 래치 회로(548)에 전송한다. 래치 회로(548)에서는 출력 n110으로부터 반전된 신호 n113가 래치된다. SDR 모드로 동작할 때 DDR 신호가 "L"이므로, 클록 전환부(508)내의 NOR 회로(560)의 출력은 클록 신호 intpz에 동등한 것이 된다. 또한, NOR 회로(550)의 출력이 신호 n113에 동등하므로, 클록 신호 intpz 와 NAND 회로(556)에서의 신호 n113 간의 AND 연산에 의해 클록 신호 intp0z의 2배의 사이클을 갖는 클록 신호 intp12z가 출력된다.
또한, 도 10에 도시된 바와 같이, 클록 신호 intp12z는 클록 신호 intpz 와 동일하고, 클록 신호 intp0z는 DDE 모드에서 "L"로 고정된다.
다음에, 도 12 내지 도 15를 참조하여 버스트 카운터(504)의 회로예를 설명한다. 전술된 바와 같이, 제1 실시예의 버스트 카운터(504)는 클록 CLK0°의 상승 구간에 동시하여 생성된 클록 신호 intpz를 계수하도록 구성되어 있다. 따라서, 도 12에 도시된 바와 같이, 클록 신호 intpz는 버스트2 카운터(570), 버스트4 카운터(572) 및 버스트8 카운터(574)에 각각 제공된다. 또한, 카운터(570,572,574)를 리셋하기 위해 클록 신호 cacpz는 카운터의 각각에 입력된다. 이들 카운터로부터의 출력 int2z, int4z 및 int8z는 버스트 기간 신호 생성부(578)에 입력되도록 구성되어 있다.
그런데, 버스트 갈이가 8인 경우를 도시하는 도 8로부터 명확한 바와 같이, 버스트 길이를 위해 요구된 시간은 DDR 모드와 SDR 모드에서 상이하여 DDR 모드에서의 버스트 시간은 SDR 모드에서의 버스트 시간의 1/2이다. 즉, SDR 모드에서의 버스트 길이는 [클록 신호 cacpz+클록 신호 intpz의 펄스수]에 의해 결정되지만, DDR 모드에서의 버스트 길이는 [클록 신호 cacpz + 클록 신호 intpz의 펄스수]/2이다. 따라서, DDR 모드에서의 버스트 길이는 SDR 모드에서의 버스트 길이의 1/2로 변환되도록 요구된다. 이러한 용도를 위해, 버스트 길이 신호 변환부(576)가 제공된다. 버스트 길이 신호 변환부(576)에는 모드 레지스터(28)로부터 버스트 길이를 나타내기 위한 신호 bl1z, bl2z, bl4z 및 bl8z가 입력되고, DDR 신호 또한 입력된다. 버스트 길이 신호 변환부(576)로부터는 신호 bst1z, bst4z 및 bst8z가 버스트 기간 신호 생성부(578)에 출력된다.
다음에, 버스트 카운터(504)내의 각 카운터(570,572,574) 및 버스트 기간 신호 생성부(578)의 구조를 도 13을 참조하여 설명한다. 먼저, 버스트2 카운터(570)는 D-FF(580) 및 D-FF(582)를 갖는다. 클록 신호 cacpz는 D-FF(580,582)의 각각의 리셋 R 입력 단자에 입력된다. 클록 신호 intpz는 D-FF(580)내의 로우 레벨 트리거의 클록 입력 단자에 입력되는 동시에 D-FF(582)내의 로우 레벨 트리거의 클록입력 단자의 전단에 설치되는 2-입력 AND 회로(594)의 입력 단자의 한 입력 단자에 입력된다. D-FF(580)의 A/Q 출력 단자는 AND 회로(594)의 다른 입력 단자에 접속되는 동시에 D-FF(580)의 D 입력 단자에 접속된다. D-FF(582)의 A/Q 출력 단자는 D-FF(582)의 D 입력 단자에 접속되고, D-FF(582)의 Q 출력 단자는 버스트 기간 신호 생성부(578)내의 2-입력 NAND 회로(604)의 입력 단자의 한 단자에 접속된다. 이와 동시에, 버스트4 카운터(572)내의 2-입력 AND 회로(596)의 입력 단자의 한 단자 및 버스트8 카우터(574)내의 2-입력 AND 회로(598)의 입력 단자의 한 단자에 접속된다.
다음에, 버스트4 카운터(572)는 D-FF(584) 및 D-FF(586)를 갖는다. 클록 신호 cacpz는 D-FF(584,586)의 각각의 리셋 R 입력 단자에 입력된다. 클록 신호 intpz는 NAND 회로(596)의 다른 입력 단자에 입력된다. AND 회로(596)의 출력 단자는 D-FF(584,586)의 로우 레벨 트리거의 클록 입력 단자에 접속된다. D-FF(584)의 Q 출력 단자는 D-FF(586)의 D 입력에 접속된다. D-FF(586)의 Q 출력 단자는 D-FF(584)의 D 입력 단자에 접속된다. D-FF(586)의 Q 출력 단자는 버스트 기간 신호 생성부(578)내의 2-입력 NAND 회로(606)의 입력 단자의 한 단자에 접속되는 동시에 버스트8 카운터(574)내의 2-입력 AND 회로(598)의 다른 입력 단자에 접속된다.
다음에, 버스트8 카운터(574)는 D-FF(590) 및 D-FF(592)를 갖는다. 클록 신호 cacpz는 D-FF(590,592)의 각각의 리셋 R 입력 단자에 입력된다. 클록 신호 intpz는 AND 회로(600)의 입력 단자의 한 단자에 입력된다. AND 회로(598)의 출력 단자는 AND 회로(600)의 다른 입력 단자에 접속된다. AND 회로(600)의 출력 단자는 D-FF(590,592)의 로우 레벨 트리거의 클록 입력 단자에 접속된다. D-FF(590)의 Q 출력 단자는 D-FF(592)의 D 입력 단자에 접속된다. D-FF(592)의 /Q 출력 단자는 D-FF(590)의 D 입력 단자에 접속된다. D-FF(592)의 출력 단자는 버스트 기간 신호 생성부(578)내의 2-입력 NAND 회로(608)의 입력 단자의 한 단자에 접속된다.
버스트 기간 신호 생성부(578)내의 NAND 회로(604,606,608)의 다른 단자의 각각에는 버스트 길이 신호 변환부(576)로부터의 버스트 길이 변환을 위한 신호 bst2z, bst4z 및 bst8z의 각각이 각각 입력된다. NAND 회로(604,606,608)의 이들 출력 단자는 4-입력 NAND 회로(610)의 입력 단자에 접속된다. 또한, 버스트 변환을 위한 신호 bst1z는 인버터(602)를 통해 NAND 회로(610)의 입력에 접속된다. NAND 회로(610)의 출력은 인버터(612)를 통해 클록 생성부(502)내의 D-FF(520)의 입력 단자에 버스트 기간 신호 endz 로서 입력된다.
다음에, 도 14a 및 도 14b를 참조하여 버스트 길이 신호 변환부(576)의 구조예를 설명한다. 이 도면에서, DDR 신호 및 버스트 길이를 나타내는 신호 bl1z, bl2z, bl4z 및 bl8z가 모드 레지스터(28)로부터 버스트 길이 신호 변환부(576)에 입력된다. 예컨대, 버스트 길이가 4일 때, 신호 bl4z 만이 "H"가 된다. DDR은 인버터(620) 및 2-입력 NOR 회로(630,636)의 입력 단자의 각각에 입력된다. 반전 후의 DDR 신호를 출력하는 인버터(620)의 출력 단자는 2-입력 NOR 회로(626,632,638) 및 2-입력 NAND 회로(642)의 입력 단자의 각 단자에 각각 접속된다.
또한, 버스트 길이가 1에 상당한다는 것을 나타내는 신호 bl1z는 인버터(622)에 입력된다. 버스트 길이가 2에 상당한다는 것을 나타내는 신호 bl2z는 NOR 회로(626,630)의 다른 입력 단자의 각 단자에 각각 입력된다. 버스트 길이가 4에 상당한다는 것을 나타내는 신호 bl4z는 NOR 회로(632,636)의 다른 입력 단자의 각 단자에 각각 입력된다. 버스트 길이가 8에 상당한다는 것을 나타내는 신호 bl8z는 NOR 회로(638) 및 NAND 회로(642)의 다른 단자에 각각 입력된다.
인버터(622) 및 NOR 회로(626)의 출력 단자는 2-입력 NOR 회로(628)의 입력 단자에 접속되고, NOR 회로(628)는 신호 bst1z를 출력한다. NOR 회로(630,626)의 출력 단자는 2-입력 NOR 회로(634)의 입력 단자에 접속되지 않고, NOR 회로(634)는 신호 bst2z를 출력한다. NOR 회로(636,628)의 출력 단자는 2-입력 NOR 회로(640)의 입력 단자에 접속되지 않고, NOR 회로(640)는 신호 bst4z를 출력한다. 또한, NAND 회로(642)의 출력 단자는 인버터(624)에 접속되고, 신호 bst8z는 인버터(624)로부터 출력된다.
도 14b는 DDR 모드 및 SDR 모드에 대응하는 버스트 길이 신호의 변환 상태를 도시하는 표이다. 도 14b에 도시된 바와 같이, 제1 실시예에서의 버스트 길이 신호 변환부(576)에서는 예컨대 버스트 길이 신호 b14z가 "H"에 상당할 때 신호 bst4z가 SDR 모드에서 "H"에 상당하게 되어 버스트4 카운터(572)의 출력 신호 int4z에 의해 버스트 기간 신호 endz의 "H" 상태를 결정하는 한편, 신호 bst2z가 DDR 모드에서 "H"에 상당하여 버스트2 카운터(570)에 의한 버스트 기간 신호 endz의 "H" 상태를 결정한다. 따라서, 동일 표시 신호가 수신되는 경우에도, DDR 모드에서의 버스트 시간은 SDR 모드에서의 버스트 시간의 1/2로 될 수 있다.
다음에, 전술된 구조에 기초하여 버스트 카운터(576)의 동작을 도 15에 도시된 타이밍도를 참조하여 설명한다. 도 15에서, 알파벳 a∼g는 알파벳 a∼g의 위치에서의 신호의 상태를 지정하며, 도 13을 참조하여 설명된다.
버스트2 카운터(570)에서, D-FF(580,582)가 클록 신호 cacpz에 의해 리셋될 때, D-FF(580,582)의 Q 단자는 "L"이 되고, /Q 단자는 "H"가 되며, D 단자는 "H"가 된다. 따라서, "L"에 상당하는 신호 int2z가 D-FF(582)의 Q 단자로부터 출력된다. 다음에, 클록 신호 intpz의 한 펄스가 입력될 때, 클록이 AND 회로(594)로부터 D-FF(582)로 입력되고, "H"에 상당하게 되는 신호 int2z는 Q 단자로부터 출력된다.
버스트 기간 신호 생성부(578)에는 버스트 길이 및 DDR/SDR 모드 전환을 위한 DDR 신호에 기초하여, 버스트 길이 신호 변환부(576)에서 생성된 신호 bst1z, bst2z, bst4z 및 bst8z가 입력되어 이들 중의 하나를 "H" 로 설정한다. 클록 신호 cacpz가 D-FF(580∼592)의 각각에 입력되고, D-FF(580∼592)의 각각이 리셋되고, 신호 int2z∼int8z가 "L" 로 될 때, 버스트 기간 신호 endz는 "L"에 상당하게 되고, 버스트 전송이 완료된다.
다음에, 본 발명의 제1 실시예의 어드레스 생성부(514)의 특정 구조의 예를 도 16 내지 도 20을 참조하여 설명한다. 도 16에는 도 7에서의 어드레스 생성부(514)를 상세하게 도시하는 블록도가 도시되어 있다. 도 16에서, A0 생성부(650)는 도 7에서의 어드레스 생성부(A0)의 일부를 나타내는 한편, A1 생성부(652) 및 A2 생성부(654)는 어드레스 생성부(A1, A2)의 일부를 나타낸다. 한편, 전술된 바와 같이, 클록 신호 cacpz 및 intp0z는 A0 생성부에 입력되고, 그 어드레스의 최하위 비트의 외부 어드레스 신호 a00cz는 어드레스 버퍼/레지스터(20)로부터 입력된다. 동일하게, 클록 신호 cacpz 및 intp12z는 A1 생성부에 입력되고, 그 어드레스의 2번째 하위 비트의 외부 어드레스 신호 a01cz는 어드레스 버퍼/레지스터(20)로부터 출력된다. 클록 신호 cacpz 및 intp12z는 A2 생성부에 입력되고, 종속 비트 a01cz의 다음 하위 비트의 외부 어드레스 신호 a02cz는 어드레스 버퍼/레지스터(20)로부터 입력된다.
어드레스 신호 bca00z는 A0 생성부(650)로부터 출력되고, 어드레스 신호 bca01z는 A1 생성부(652)로부터 출력된다. 또한, 어드레스 신호 bca02z는 A2 생성부(654)로부터 출력된다. 출력되는 어드레스 신호 bca01z 및 bca02z는 캐리 결정부(656)에 입력된다. 캐리 결정부(656)에는 모드 레지스터(28)로부터의 버스트 길이 신호 bl8z가 입력되어 버스트 길이가 8일 때의 기록/판독 동작에서 캐리를 방지하도록 사용된다. 캐리 결정부(656)의 출력 신호 ica02z는 A2 생성부(654)에 입력된다.
도 17에는 A0 생성부(650)의 회로예를 도시한다. 게이트 제어 신호로서의 클록 신호 cacpz 및 인버터(660)에 의해 반전된 그 반전 신호는 전송 게이트 회로(668)를 제어한다. 게이트를 턴온시킴으로써, 인버터(662)에서 반전된 외부 어드레스 신호 a00cz는 래치 회로(674,676)에 래치되고, 그에 따라 어드레스 신호 bca00z 로서 각 뱅크에 출력된다. 한편, 클록 신호 intp0z가 입력될 때마다, 외부 어드레스 신호 a00cz 로부터 반전된 신호가 인버터(664)를 사용하여 전송 게이트 회로(672)를 턴온시키고 전송 게이트 회로(670)를 턴오프시킴으로써 어드레스 신호 bca00z로서 각 뱅크에 출력된다.
도 18에는 A1 생성부(652)의 회로예가 도시되어 있다. A1 생성부(652)의 회로 구조는 도 17에 도시된 회로 구조와 동일하므로, 그 설명을 생략한다. 도 18에서, 클록 신호 cacpz가 입력될 때, 외부 어드레스 신호 a01cz는 어드레스 신호 bca01z 로서 각 뱅크에 출력된다. 또한, 클록 신호 intp12z가 입력될 때, 외부 어드레스 a01cz 로부터 반전된 신호가 어드레스 신호 bca01z 로서 각 뱅크에 출력된다.
도 19에는 A2 생성부(654)의 회로예가 도시되어 있다. A2 생성부(654)의 회로 구조는 도 18에 도시된 A1 생성부(652)의 회로 구조와 유사하여 클록 신호 cacpz에 의해 외부 어드레스 a02cz를 입력하며, 이로써 각 뱅크에 어드레스 신호 bca02z 로서 출력한다. 그러나, A2 생성부(654)의 캐리가 A1 생성부(652) 및 A2 생성부(654)의 출력에 의해 캐리 결정부(656)에 의해 판정되어 클록 신호 intp12z에 동기하여 결과 신호 ica02z에 의해 어드레스 신호 bca02z를 출력한다는 상이한 점이 있다.
도 20에는 캐리 결정부(656)의 회로예가 도시되어 있다. 모드 레지스터(28)로부터의 버스트 길이가 8에 상당한다는 것을 나타내는 신호 및 A1 생성부(652)로부터의 어드레스 신호 bca01z가 NAND 회로(706)에 입력된다. NAND 회로(706)의 출력은 2개의 전송 게이트 회로(712,714)를 제어하고, 이로써 A2 생성부로부터 출력된 어드레스 신호 bca02z를 그 자체로 또는 반전 신호 ica02z 로서 출력한다. 예컨대, 신호 bl8z가 "H"이고 A1 생성부(652)로부터의 어드레스 신호 bca01z가 "H"가 될 때, 어드레스 신호 bca02z는 전송 게이트 회로(712)를 통해 인버터(716)에서 반전된다. 이때, 어드레스 신호 bca02z가 "H"이면, 신호 ica02z가 "L"에 상당하게 되고 A2 생성부(654)에 입력된다. A2 생성부(654)로 입력되는 신호 ica02z가 클록 신호 intp12z의 전송 게이트 회로(698,700)의 제어에 의해 래치 회로(704)에 래치된 후, 그 출력은 래치 회로(702)에 래치되며, 그에 따라 어드레스 신호 bca02z를 "L" 로 유지함으로써 캐리를 방지한다. 다음에, 본 발명의 제2 실시예의 반도체 기억 장치를 도 21 내지 도 33을 참조하여 설명한다.
도 21은 종래 기술과 본 발명의 실시예의 반도체 기억 장치의 데이타 판독 시험(웨이퍼의 데이타 판독 시험)의 비교를 도시하는 타이밍도이다. 또한, 도 22는 종래 기술과 본 발명의 실시예의 반도체 기억 장치의 데이타 기록 시험(웨이퍼의 데이타 기록 시험)의 비교를 도시하는 타이밍도이다. 여기서, 도 21의 (a) 및 도 22의 (a)는 반도체 기억 장치(DDR 방식의 SDRAM)의 종래의 데이타 판독 시험 및 데이타 기록 시험의 타이밍도이며, 도 21의 (b) 및 도 22의 (b)는 추후 설명되는 제2 실시예의 반도체 기억 장치(DDR 방식의 SDRAM)의 데이타 판독 시험 및 데이타 기록 시험의 타이밍도이다.
제2 실시예의 반도체 기억 장치와 같은 DDR 방식의 SDRAM에서의 웨이퍼 시험에서의 데이타 판독 및 데이타 기록은 단일 데이타율(SDR) 모드로 시행된다. 즉, 제2 실시예의 DDR 타입의 SDRAM이 클록의 상승 및 하강 타이밍 모두에서 데이타를 DDR 방식으로 판독 및 기록하는 SDRAM이라 하더라도, 클록의 상승(또는 하강)의 타이밍에서 데이타를 판독하는 단일 데이타율 모드(SDR 모드)도 갖는다. 따라서, 데이타 판독 및 데이타 기록을 위한 시험은 비록 DDR 방식의 SDRAM이기는 하지만 반도체 시험 장치의 테스터 클록 clk을 제공하여 데이타를 SDR 모드로 판독 또는 기록한다. 제2 실시예에서, SDR 모드가 시험 전용 모드이므로, 시험 판독시에 CAS 지체시간을 0 클록(CL=0)으로 한다는 점에 유의해야 한다.
특히, 도 21의 (b)에 도시된 바와 같이, 제2 실시예의 DDR 방식의 SDRAM에서의 웨이퍼 시험시의 데이타 판독은 SDR 모드로 시행되며, 버스트 길이가 8(BL=8: 8개의 상이한 데이타가 판독될 때)인 경우가 고려되면, 일련의 데이타 판독을 완료하기 위해서는 활성 상태가 된 후에 10clk(테스터 클록)에 상당하는 시간이 요구되어 전술된 도 21의 (a)를 참조하여 설명된 DDR 방식의 SDRAM에서의 13clk 로부터 시간적으로 3clk을 단축시킬 수 있다. 이러한 시간 단축의 효과는 웨이퍼상에 형성된 모든 칩에 대해 획득되어 전체적으로 상당한 크기가 된다. 또한, 버스트 길이가 8보다 작게 될 때(BL=2 또는 BL=4 등), 더 큰 시간 단축 효과가 얻어진다. 또한, 시험 대상인 DDR 방식의 SDRAM의 동작 주파수의 2배 이상의 폭의 주파수 대역을 갖는 고가의 반도체 시험 장치(시험 설비)가 필요하지 않게 된다.
또한, 도 22의 (b)에 도시된 바와 같이, 제2 실시예의 DDR 방식의 SDRAM에서의 웨이퍼 시험시의 데이타 기록은 마찬가지로 SDR 모드로 시행되며, 전술된 도 22의 (a)를 참조하여 설명된 불필요한 지연 기록으로 인해, 버스트 길이가 8(BL=8)인 경우가 고려될 때에는 일련의 기록 동작을 완료하기 위해서는 활성 상태가 된 후에 불과 9clk에 상당하는 시간만이 요구되며, 그에 따라 도 22의 (a)를 참조하여 설명된 DDR 방식의 SDRAM의 11clk 으로부터 시간적으로 2clk를 단축시킬 수 있다. 이러한 시간 단축의 효과는 전술된 바와 같이 웨이퍼상에 형성된 모든 칩에 대해 획득되며, 따라서 전체적으로 상당한 크기가 된다. 더욱이, 웨이퍼 시험시의 데이타 기록 시험에서, 버스트 길이가 8 미만으로 될 때에는 시간 단축 효과가 전체적으로 더 커지게 된다. 또한, 전술된 웨이퍼내에서의 데이타 판독 시험에서와 동일하게, 시험 대상인 DDR 방식의 SDRAM의 동작 주파수의 2배의 폭의 주파수 대역을 갖는 고가의 시험 설비가 요구되지 않게 된다.
또한, 제2 실시예의 SDRAM은SDR 모드로 웨이퍼 시험을 시행함으로써 1 클록에 대해 하나의 판독/기록 데이타만을 가질것이며, 웨이퍼 시험에서의 프로빙 시험에서도, 디바이스에 대한 용장 클록(테스터 클록 CLK의 2배의 길이를 갖는 클록 CLK)을 제공할 필요가 없으므로 이를 위해 요구된 시험 시간을 단축할 수 있다.
전술된 바와 같이 DDR 모드에서의 판독 시간에서의 최저의 CAS 지체시간은 제2 실시예의 DDR 방식의 SDRAM에서는 1.5이다. 이것은 판독 데이타가 DDR 방식의 SDRAM에서의 스트로브 신호와 함께 출력되도록 스펙에 의해 결정되고, 이 스트로브 신호가 판독 명령 수신후의 SDRAM의 내부에서 생성되며, 판독 명령 입력에서부터 스트로브 신호 출력까지의 지연이 CAS 지체시간을 결정하기 위한 주요인으로서 부각되기 때문이다. 한편, SDR 모드가 시험을 위한 독단적인 모드로서 사용되기 때문에, 열 어드레스 스트로브 신호(CAS)의 액세스 타임으로 데이타를 출력하도록 형성할 수 있다. 또한, 제2 실시예의 DDR 방식의 SDRAM에서는 DDR 모드의 데이타 기록 동안 스트로브 신호에 동기하여 데이타가 입력된다 하더라도 스트로브 신호가 기록 명령 신호로부터의 대략 1클록 사이클의 타이밍 지연으로 출력되도록 스펙에 의해 결정된다. 따라서, 판독 명령의 수신과 기록 명령의 수신 사이에는 지연이존재한다. 한편, SDR 모드가 시험을 위한 독단적인 모드로서 사용되므로, 기록 명령과 거의 동시에 데이타 입력을 기록하도록 형성될 수 있다.
도 23 및 도 24는 제2 실시예의 반도체 기억 장치의 판독 회로의 예를 도시하는 블록도이다. 즉, 제2 실시예는 판독 동작에서 DDR 방식과 SDR 방식의 동작 모드 중의 한 동작 모드로 전환할 수 있는 구조를 나타낸다. 도 23 및 도 24에서, 도면 부호 "211"는 클록 버퍼를 나타내고, "212"는 명령 래치 및 디코더를 나타내고, "213"은 어드레스 버퍼를 나타내고, "214"는 버스트 길이 카운터를 나타내고, "215"는 어드레스 래치를 나타내고, "216" 및 "217"은 어드레스 래치 및 카운터를 나타내고, "298"은 모드 레지스터를 나타내고, "299"는 OR 회로를 나타낸다. 또한, 도면 부호 "218"은 제1 클록 생성기, "219" 및 "220"은 어드레스 프리디코더, "221"은 선택기, "222"은 어드레스 변환 회로, "223" 및 "224"는 어드레스 메인 디코더, "225"는 기수 어드레스용 메모리셀 어레이, "226"은 우수 어드레스용 메모리셀 어레이, "227"은 제2 클록 생성기를 나타낸다. 아울러, 도면 부호 "228" 및 "229"는 데이타 버스 증폭기, "230" 및 "231"은 선택기, "232"는 제1 출력 데이타 래치, "233"은 제2 출력 데이타 래치, "234"는 데이타 출력 버퍼, "351" 및 "352"는 인버터, "353"은 AND 게이트, "354" 및 "355"는 OR 게이트를 나타낸다.
클록 버퍼(211)는 외부로부터 제공된 클록 CLK를 수신하고, 그 후 명령 래치 및 디코더(212), 어드레스 버퍼(213), 및 제1 클록 생성기(218)에 클록 CLK를 출력한다. 명령 래치 및 디코더(212)는 CLK에 따라 명령 COMM을 래치하며, 또한 이 명령을 디코드한 후에 모드 레지스터(298)와 버스트 길이 카운터(214)와 어드레스 래치(215)와 래치 및 카운터(216,217)에 전송하여 이들을 제어한다. 어드레스 버퍼(213)는 어드레스 ADD(예컨대, 10비트 어드레스 신호 a9∼a0)를 수신하여 어드레스 래치(215)와, 어드레스 래치 및 카운터(216,217)와, 모드 레지스터(298)에 제공한다.
제1 실시예에서 설명된 바와 같이, 전환 신호로서의 DDR 신호 및 CAS 지체시간 제어 신호 CLS는 제2 실시예의 SDRAM을 DDR 모드 또는 SDR 모드로 동작할 수 있도록 하기 위해 모드 레지스터(298)로부터 OR 회로에 입력된다. 따라서, 제2 실시예의 SDRAM이 예컨대 종래의 메모리 시험 설비에 의해 시험 및 평가될 때, 모드 레지스터(28)로부터의 DDR 신호 또는 CAS 지체시간 제어 신호 CLS 중의 한 신호를 제어함으로써 이 SDRAM에 대한 기록/판독 동작을 SDR 모드로 실행할 수 있다. 제2 실시예에서는 OR 회로(299)로부의 출력 신호가 CLS 로 나타난다.
어드레스 래치(215)는 예컨대 상위 어드레스(a9∼a3)를 래치하여 이들을 어드레스 프리디코더(219,220)에 제공한다. 어드레스 래치 및 카운터(216)는 예컨대 어드레스 프리디코더(219)와, 선택기(221)와, 버스트 길이 카운터(214)에 의해 증분 제어를 수신하는 어드레스 변환 회로(222)에 종속 어드레스(a2,a1)를 제공한다. 어드레스 래치 및 카운터(217)는 최하위 어드레스(a0)를 선택기(221) 및 어드레스 시프트 레지스터(300)에 제공한다.
어드레스 변환 회로(222)는 어드레스 래치 및 카운터(216)로부터의 종속 어드레스(a2,a1)에 "1"을 가산함으로써 생성된 중속 어드레스(a2,a1)를 제공한다. 선택기(221)는 최하위 어드레스(a0)에 따라 어드레스 래치 및 카운터(216)로부터의신호 또는 어드레스 변환 회로(222)로부터의 신호 중의 한 신호를 어드레스 프리디코더(220)에 출력한다. 어드레스 프리디코더(219)의 출력은 어드레스 메인 디코더(223)를 통해 기수 어드레스용 메모리셀 어레이(225)에 제공된다. 기수 어드레스용 메모리셀 어레이내의 지시된 어드레스에 대응하는 데이타는 선택기(230,231)에 접속되어 있는 데이타 버스 증폭기(228)를 판독하도록 제공된다. 마찬가지로, 어드레스 프리디코더(220)의 출력은 어드레스 메인 디코더(224)를 통해 우수 어드레스용 메모리셀 어레이(226)에 제공된다. 우수 어드레스용 메모리셀 어레이(226)내의 지시된 어드레스에 대응하는 데이타(우수 데이타)는 선택기(230,231)에 접속되어 있는 데이타 버스 증폭기(229)를 판독하도록 제공된다. 여기서, 데이타 버스 증폭기에는 제2 클록 생성기(227)로부터의 데이타 버스 증폭기 데이타 래치 신호 DADLS가 제공된다. 제2 클록 생성기(227)는 제1 클록 생성기(218)의 출력을 수신하여 데이타 버스 증폭기 데이타 래치 신호 DADLS를 생성하고, 소정 타이밍으로 제어 신호를 생성하여 예컨대 AND 게이트(353) 및 OR 게이트(354,355)에 제공한다.
어드레스 시프트 레지스터(300)는 어드레스 래치 및 카운터(217)로부터 최하위 어드레스(a0)를 수신하고, 래치 어드레스(lca0)를 선택 제어 신호로서 선택기(230,231)에 출력한다. 어드레스 시프트 레지스터(300)로부터의 선택 제어 신호(lca0)에 기초하여, ADD의 최하위 비트 a0가 0일 때, 선택기(230)는 데이타 버스 증폭기(229)의 출력인 우수 데이타를 선택하여 이를 버스트 출력 데이타 래치(232)에 제공한다. 어드레스 ADD의 최하위 비트 a0가 1일 때, 즉 기수 어드레스(a0=1)일 때, 선택기(230)는 데이타 버스 증폭기(228)의 출력인 우수 데이타를 선택하여 이를 출력 데이타 래치(232)에 출력한다. 한편, 최하위 비트 a0가 우수 어드레스(a0=0)일 때, 선택기(231)는 어드레스 시프트 레지스터(300)로부터의 선택 제어 신호(lca0)에 기초하여 데이타 버스 증폭기(228)의 출력인 기수 데이타를 선택하여 이를 제2 출력 데이타 래치(233)에 제공한다. 또한, 최하위 비트가 기수 어드레스(a0=1)일 때, 선택기(231)는 데이타 버스 증폭기의 출력인 우수 데이타를 선택하여 제2 출력 데이타 래치(233)에 제공한다.
데이타 출력 클록 DOCK0는 제1 출력 데이타 래치(232)에 제공된다. 또한, 데이타 출력 클록 DOCK0 및 데이타 출력 클록 DOCK1는 제2 출력 데이타 래치(233)에 제공된다. 제1 및 제2 출력 데이타 래치(232,233)에 의해 각각 래치된 출력 데이타는 데이타 버퍼(234)를 통해 출력 단자(DOUT)에 출력된다. 여기서, 데이타 출력 클록 DOCK0는 제1 클록 생성기(227)의 제1 출력 신호 및 CAS 지체시간(CL=0)을 한정하는 CAS 지체시간 제어 신호 CLS를 입력으로서 갖는 OR 게이트(354)의 출력으로서 생성된다. 또한, 인버터(352)에 의해 CAS 지체시간 제어 신호 CLS를 반전한 신호 및 제2 클록 생성기(227)의 제2 출력 신호를 입력으로 하는 AND 게이트(353)의 출력으로서 출력 클록 OCK0가 생성된다. CAS 지체시간 제어 신호 CLS 및 제2 클록 생성기(227)의 제2 출력 신호를 입력으로 하는 OR 게이트(355)의 출력으로서 출력 클록 OCK1이 생성된다. 데이타 출력 클록 DOCK1은인버터(351)에 의해 OR 게이트(354)의 출력인 데이타 출력 클록 DOCK1을 반전함으로써 생성된다는 것에 유의해야 한다.
데이타 출력 버퍼(234)에는 출력 단자 DOUT의 고임피던스 상태를 제어하는 제어 신호 CSZ와 출력 클록 OCK0 및 OCK1가 제공된다. 선택기(230,231), 출력 데이타 래치(232,233) 및 데이타 출력 버퍼(234)의 예는 도 27을 참조하여 상세히 후술될 것이다. 도 25는 도 23 및 도 24에 도시된 제2 실시예의 반도체 기억 장치의 DDR 모드에서의 판독 동작을 설명하기 위한 타이밍도이다. 도 26은 도 23 및 도 24에 도시된 제2 실시예의 반도체 기억 장치의 SDR 모드에서의 판독 동작을 설명하기 위한 타이밍도이다. 또한, 도 27은 도 23 및 도 24에 도시된 제2 실시예의 반도체 기억 장치의 출력부의 예를 도시하는 회로도이다.
먼저, 도 25에 도시된 바와 같이, 정상적인 동작 모드인 DDR 모드에서, 판독 명령이 입력될 때, 어드레스(ADD: 예컨대, a9∼a0가 "1111111111")가 래치되고, 래치된 어드레스 ADD 및 이와 동시에 어드레스 ADD를 상향 계수한 어드레스에 대해 판독 동작이 실행된다. 즉, 기수 어드레스용 메모리셀 어레이(225) 및 우수 어드레스용 메모리셀 어레이(226)에 대해 액세스 동작이 동시에 실행된다. 여기서, 예컨대, 어드레스 래치(215)의 출력(래치 어드레스) a9∼a3이 "1111111"이고, 어드레스 래치(216)의 출력(래치 어드레스) a2,a1가 "11"이고, 어드레스 변환 회로(222)의 출력(시프트 어드레스) a2, a1가 "0"이다. 여기서, a0가 1에 상당하므로, 어드레스 변환 회로의 출력(a2, a1="0")이 선택기(221)에 의해 선택되어 어드레스 프리디코더(220)에 제공된다. 따라서, 이 예에서, 어드레스 메인 디코더(223)의 출력(기수 어드레스) a9∼a1은"111111111" 및 어드레스 메인 디코더(224)의 출력(우수 어드레스) a9∼a1은"111111100"이다.
도 27은 도 23 및 도 24를 참고하여 설명된 제2 실시예의 반도체 기억 장치의 선택기(230,231), 제1 및 제2 출력 데이타 래치(232,233) 및 출력 데이타 버퍼(234)(출력부)의 예를 도시하는 회로도이다. 도 27에는 인버터(356,357)가 선택기(230,231)의 출력에 설치되어 있는 반면, 래치(358)는 제1 및 제2 출력 데이타 래치(232,233)의 출력에 설치되어 있다.
도 27에 도시된 바와 같이, 어드레스 시프트 레지스터(300)의 출력(래치 어드레스) lca0가 로우 레벨 "L"에 있을 때(a0=0 일 때), 선택기(230)는 우수 데이타 0 (1111111000)를 선택하여 이를 인버터(356)를 통해 제1 출력 데이타 래치(232)에 제공한다. 또한, 선택기(231)는 기수 데이타 0(1111111111)를 선택하여 이를 인버터(357)를 통해 제2 출력 데이타 래치(233)에 출력한다. 한편, 래치 어드레스 lca0가 하이 레벨 "H"에 있을 때, 선택기(230)는 기수 데이타 0(1111111111)를 선택하여 이를 인버터(356)를 통해 제1 출력 데이타 래치(232)에 출력한다. 또한, 선택기(231)는 우수 데이타 0(1111111000)를 선택하여 이를 인버터(357)를 통해 제2 출력 데이타 래치(233)에 출력한다. 여기서, 도 27에서의 출력부에서는 먼저 제1 출력 데이타 래치(232)에 래치된 데이타가 데이타 출력 버퍼로부터 출력되고, 그 다음에 제2 출력 데이타 래치에 래치된 데이타가 출력된다. a0가 0에 상당할 때, 즉 외부 어드레스의 최하위 비트가 우수일 때, 데이타는 우수 데이타와 기수 데이타의 순서로 외부로 출력되도록 요구되는 한편, a0가 1에 상당할 때에는 기수 데이타가 우수 데이타에 앞서 외부로 출력되도록 요구된다. 선택기(230,231)는 제1 출력 데이타 래치 등에 최초로 출력되는 데이타를 래치하고 제2 출력 데이타래치에 그 다음에 출력되는 데이타를 래치하기 위해 제공된다. 따라서, 선택기(230,231)는 제1 및 제2 출력 데이타 래치(232,233)를 제공하기 위해 래치 어드레스 lca0의 레벨에 따라 기수 데이타 0(1111111111) 또는 우수 데이타 0(1111111000)를 선택한다.
그러므로, 최초로 판독되어야만 하는 데이타(예컨대, 기수 데이타 0: "111111111")가 제1 출력 데이타 래치(232)에 입력되고, 그 다음에 판독되어야만 하는 데이타(예컨대, 우수 데이타 0: "1111111000")가 제2 출력 데이타 래치(233)에 입력된다.
다음에, DDR 모드에서, 도 24에서의 DDR 신호 또는 CLS 신호가 "L"이므로, OR 회로(354,355) 및 AND 회로(353)의 각각은 단지 DOCK0, OCK0 및 OCK1이 제2 클록 생성기(227)에서 출력 데이타 래치(232,233) 및 출력 데이타 버퍼(234)에 도 25에 도시된 타이밍에서 제공되는 버퍼로서 동작한다. 그리고, 도 27에 도시된 바와 같이, 데이타 클록 DOCK0가 하이 레벨 "H"(DOCK1 이 로우 레벨 "L" 일 때, 제1 출력 데이타 래치(232)는 기수 데이타 0(1111111111)가 입력되어 이를 래치(358)를 통하여 데이타 출력 버퍼(234)에 출력한다. 또한, 제2 출력 데이타 래치(233)는 우수 데이타 0(1111111000)가 입력되어 이를 래치(330)에 유지한다. 다음에, 데이타 클록 DOCK0가 로우 레벨 "L"(DOCK1이 하이 레벨 "H")로 변화할 때, 제2 출력 데이타 래치(233)는 래치에 유지된 우수 데이타 0(1111111000)를 래치(358)를 통해 데이타 출력 버퍼(234)에 출력한다.
그러므로, 제1 출력 데이타 래치(232)내의 데이타 및 제2 출력 데이타래치(233)내의 데이타는 데이타 출력 버퍼(234)에 제공되어 출력 클록 OCK0 및 OCK1에 따라 출력 단자 DOUT(칩의 외부)에 출력된다. 제어 신호 CSZ는 데이타 출력 버퍼(234)의 출력 단자의 상태를 제어하기 위한 것이다. 예컨대, 판독 동작 또는 기록 동작이 실행되지 않을 때, 제어 신호 CSZ는 하이 레벨 "H"에 있도록 제어되어 데이타 출력 버퍼(234)의 출력을 고임피던스 상태로 만든다.
다음에, 도 26에 도시된 바와 같이, 예컨대 웨이퍼 시험을 위한 판독 시험 등에서의 SDR 모드에서, 전술된 DDR 모드의 경우에서와 같이, 판독 명령이 입력될때, 어드레스(ADD: 예컨대, a9∼a0는 "1111111111")가 래치되고, 판독 동작 또한 래치된 어드레스 ADD 와 함께 1을 더한 어드레스 ADD를 상향 계수하는 어드레스로 동시에 실행된다. 즉, 액세스 동작은 기수 어드레스용 메모리셀 어레이(225) 및 우수 어드레스용 메모리셀 어레이(226)에 대해 동시에 실행된다. 여기서, 예컨대, 어드레스 래치(115)의 출력(래치 어드레스) a9∼a3는 "1111111"이고, 어드레스 래치(216)의 출력(래치 어드레스) a2,a1는 "0"이며, 어드레스 변환 회로(222)의 출력(시프트 어드레스) a2,a1은"0"이다. 또한, 예컨대, 어드레스 메인 디코더(223)의 출력(기수 어드레스) a9∼a1은"111111111"이고, 어드레스 메인 디코더(224)의 출력(우수 어드레스) a9∼a1은"111111100"이다.
도 27에 도시된 바와 같이, 어드레스 시프트 레지스터(300)의 출력(래치 어드레스) lca0가 로우 레벨 "L"에 있을 때, 선택기(230)는 우수 데이타 0(1111111000)를 선택하여 이를 인버터(356)를 통해 제1 출력 데이타 래치(232)에 출력하는 한편, 선택기(231)는 기수 데이타 0(1111111111)를 선택하여 이를인버터(357)를 통해 제2 출력 데이타 래치(233)에 출력한다. 한편, 래치 어드레스 lca0가 하이 레벨 "H"에 있을 때, 선택기(230)는 기수 데이타 0(1111111111)를 선택하여 이를 인버터(356)를 통해 제1 출력 데이타 래치(232)에 출력하는 한편, 선택기(231)는 우수 데이타 0(1111111000)를 선택하여 이를 인버터(357)를 통해 제2 출력 데이타 래치(233)에 출력한다. 따라서, 선택기(230,231)는 래치 어드레스 lca0의 레벨에 따라 기수 데이타 0(1111111111) 또는 우수 데이타 0(1111111000)를 선택하여 이를 제1 및 제2 출력 데이타 래치(232,233)에 출력한다.
여기서, SDR 모드의 경우, CAS 지체시간 제어 신호 CLS의 레벨이 "H"이고, 데이타 클록 DOCK0가 하이 레벨 "H"로 유지되고, 출력 클록 OCK0가 로우 레벨 "L" 로 유지되고, 출력 클록 OCK1 이 하이 레벨 "H" 로 유지되므로, 제1 출력 데이타 래치(232)의 데이타[예컨대, 기수 데이타 0(1111111111)]는 데이타 출력 버퍼(234)를 통해 그대로 출력 단자 DOUT(칩의 외부)에 출력된다. 제2 출력 데이타 래치(233)는 데이타 클록 DOCK1이 로우 레벨 "L" 로 유지되므로 데이타를 출력하지 않는다.
그러므로, 제2 실시예의 반도체 기억 장치는 통상적인 동작인 DDR 모드를 제공할 뿐만 아니라 예컨대 웨이퍼 시험을 위한 판독 시험에서 유용한 SDR 모드를 제공하며, CAS 지체시간 제어 신호 CLS의 레벨 전환에 의해서만으로도 신호(DOCK0, DOCK1, OCK1, OCK0 등)의 레벨을 제어함으로써 SDR 모드를 개시할 수 있다.
도 28 내지 도 30은 제2 실시예의 반도체 기억 장치의 판독 회로의 예를 도시하는 블록도이다.
도 28 내지 도 30에서, 도 23 및 도 24에 도시된 것과 동일 기능의 작용을 갖는 구성 요소에 동일 도면 부호가 부여되어 있으며, 그 설명은 생략한다. 도 28 내지 도 30에서, 도면 부호 "227'"은제2 클록 생성기, "236" 및 "237"은 기록 증폭기, "238" 및 "239"는 어드레스 래치, "240"은 데이타 스트로브 버퍼, "241"은 데이타 버퍼, "242" 및 "243"은 데이타 래치, "244" 및 "245"는 선택기, "246"은 제1 입력 데이타 래치, "247"은 제2 입력 데이타 래치, "248"은 펄스 생성기를 나타낸다. 도 28 내지 도 30에서는 도 23에 도시된 모드 레지스터(298) 및 OR 회로(299)가 생략되어 있다.
데이타 스트로브 버퍼(240)는 데이타 신호 DQ에 동기하여 데이타 스트로브 DQS를 수신하고, DQS의 상승 구간에 응답하여 제1 내부 데이타 스트로브 신호를 어드레스 래치(239) 및 데이타 래치(242)에 제공한다. 이와 동시에, 데이타 스트로브 버퍼(240)는 제2 내부 데이타 스트로브 신호를 데이타 스트로브 신호 DQ의 하강 구간에 동기하여 펄스 생성기(248) 및 데이타 래치(243)에 제공한다. 데이타 버퍼(241)는 데이타 DQ를 수신하고, 데이타 래치(242)는 제1 내부 데이타 스트로브 신호에 대응하는 DQS의 상승 구간에 대응하는 데이타 DQ를 래치하며, 데이타 래치(243)는 제2 내부 데이타 스트로브 신호에 응답하여 DQS의 하강 구간에 대응하는 데이타 DQ를 래치한다. 데이타 래치(242)의 출력[DQS("H")] 및 데이타 래치(243)의 출력[DQS("L")]은 선택기(244)에 제공되고, 각 출력은 어드레스 래치(239)의 출력(a0)에 의해 선택되어, 제1 및 제2 입력 데이타 래치(246,247)에 제공된다. 즉, 선택기(244)는 어드레스 a0가 1(기수 어드레스)에 상당할 때에는데이타 래치(242)의 출력을 선택하고 어드레스 a0가 0(우수 어드레스)에 상당할 때에는 데이타 래치(243)의 출력을 선택하여, 이를 제1 입력 데이타 래치(246)에 제공한다. 또한, 선택기(245)는 어드레스 a0가 1(기수 어드레스)에 상당할 때에는 데이타 래치(243)의 출력을 선택하고 어드레스 a0가 0(우수 어드레스)에 상당할 때에는 데이타 래치(242)의 출력을 선택하여, 이를 제2 입력 데이타 래치(247)에 제공한다.
제1 입력 데이타 래치(246)의 출력은 기록 증폭기(236)를 통해 기수 어드레스용의 메모리셀 어레이(225)에 제공되고, 그 데이타는 어드레스 메인 디코더(223)에 의해 지정된 어드레스로 기록된다. 또한, 제2 입력 데이타 래치(247)의 출력은 기록 증폭기(237)를 통해 우수 어드레스용 메모리셀 어레이에 제공되고, 그 데이타는 어드레스 메인 디코더(224)에 의해 지정된 어드레스로 기록된다. 어드레스 래치(238)로부터의 출력(제어 신호) lac0z 및 lac0x는 기록 증폭기(236,237)에 제공된다. 그리고, CAS 지체시간 제어 신호 CLS는 제2 클록 생성기(227'), 어드레스 래치(238) 및 펄스 생성기(248)에 제공된다. 또한, 제2 클록 생성기(227')는 제1 클록 생성기(218)의 출력 및 CAS 지체시간 제어 신호 CLS을 수신하고, 기록 명령보다 2클록 늦게 생성되는 펄스(기록 타이밍 신호) 및 기록 증폭기 인에이블 신호 WAES을 생성하여 기록 타이밍 신호 WTS를 어드레스 래치(238)와 제1 및 제2 입력 데이타 래치(246,247)에 제공한다. 또한, 기록 증폭기 인에이블 신호 WAES를 기록 증폭기(236,237)에 제공한다.
도 31은 도 28 내지 도 30에 도시된 제2 실시예의 반도체 기억 장치의 DDR모드에서의 기록 동작을 설명하는 타이밍도이며, 도 32는 도 28 내지 도 30에 도시된 제2 실시예의 반도체 기억 장치의 SDR 모드에서의 기록 동작을 설명하는 타이밍도이다. 또한, 도 33은 도 28 내지 도 30에 도시된 제2 실시예의 반도체 기억 장치의 입력부내의 입력 데이타 래치 및 어드레스 래치의 예를 도시하는 회로도이다.
먼저, 통상적인 동작 모드인 DDR 모드의 기록 동작에서, 도 31에 도시된 바와 같이, 기록 명령이 입력될 때, 데이타 래치(242,243)는 대략 1클록 사이클 지연된 데이타 스트로브 DQS의 상승 타이밍 및 다음의 하강 타이밍에서 래치된다. 도 33에 도시된 바와 같이, 어드레스 래치(239)는 데이타 스트로브 DQS의 상승시에 어드레스 래치 및 카운터로부터 어드레스 a0를 래치하고, a0가 1에 상당할 때(기수 어드레스 ADD: 예컨대, a9∼a0가 "1111111111")에는 래치(열) 어드레스 dca0가 하이 레벨 "H"이 된다. 또한, CLS가 DDR 모드에서 "L"이므로, 선택기(244)는 데이타 래치(242)의 출력인 DQS("H") 데이타를 선택하여 이를 인버터(491)를 통해 제1 입력 데이타 래치(246)에 전송한다. 또한, 선택기(245)는 데이타 래치(243)의 출력인 DQS("L")를 선택하여 이를 인버터(492)를 통해 제2 입력 데이타 래치(247)에 전송한다.
데이타 스트로브 DQS의 하강 타이밍에 의해 구성된 펄스 생성기(248)의 출력 펄스(데이타 래치 신호) DLS에 의해, 제1 및 제2 데이타 래치(246,247)는 선택기(244,245)를 통해 전송된 데이타를 래치한다.
제2 클록 생성기(227')의 출력인 기록 명령의 2클록 후에 생성된 기록 타이밍 신호 WTS에 의해, 제1 및 제2 데이타 래치(246,247)는 기록 데이타를 기록 증폭기(236,237)[래치(462) 및 래치(472)]에 기록 데이타를 전송한다.
여기서, CLS가 "L"이기 때문에 도 33에서의 어드레스 래치(238)의 출력 lac0x 및 lax0z가 모두 하이 레벨 "H" 로 유지되므로, 기록 증폭기(236,237)는 각각 기록 증폭기 인에이블 신호 WAES에 의해 기수 어드레스용 메모리셀 어레이(225)에 기록 데이타를 기록하고, 우수 어드레스용 메모리셀 어레이(226)에 기록 데이타를 기록한다.
클록 버퍼(211), 명령 래치 및 디코더(212), 어드레스 버퍼(213), 버스트 길이 카운터(214), 어드레스 래치(215), 어드레스 래치 및 카운터(216,217), 제1 클록 생성기(218), 어드레스 프리디코더(219,220), 선택기(221) 및 어드레스 메인 디코더(223,224)는 전술된 판독 처리의 경우와 유사하므로 이들 구조의 설명은 생략한다.
다음에, 도 32에 도시된 바와 같이, 웨이퍼 시험(기록 시험)에서서의 DDR 모드 등의 기록 동작에서, 동일 데이타가 기록 명령으로서 대략 동일 타이밍에 입력되는 데이타 스트로브 DQS의 상승 타이밍에서 데이타 래치(242,243)에 래치된다. CLS가 SDR 모드에서는 "H"이므로, 래치 어드레스 dca0는 무효로 된다. 선택기(244)가 데이타 래치(242)측에 접속되고 선택기(245)가 데이타 래치(243)측에 접속되므로, 데이타 스트로브 DQS의 상승 타이밍에서 입력된 데이타[DQS("H"): 기수 데이타0: 1111111111]가 데이타 버퍼(241), 데이타 래치(242) 및 선택기(244)를 통해 제1 입력 데이타 래치(246)에 전송된다. 이와 동시에, 동일 데이타가 데이타 버퍼(241), 데이타 래치(243) 및 선택기(245)를 통해 제2 입력 데이타래치(247)에 전송된다. 여기서, 펄스 생성기로부터 출력된 데이타 래치 신호 DLS는 "H" 레벨에서의 CLS 신호가 펄스 생성기에 입력되므로 하이 레벨 "H" 로 고정되고, 그에 따라 제1 및 제2 입력 데이타 래치(246,247)가 함께 데이타를 입력한다.
즉, 도 30에 도시된 바와 같이, 하이 레벨 "H" 또는 로우 레벨 "L" 로 고정된 신호(선택 신호)는 래치 어드레스 dca0의 레벨에 상관없이 입력되고, 동일 데이타인 데이타 래치(242,243)의 출력[DQS("H")="1111111111"]은 인버터(491,492)를 통해 제1 입력 데이타 래치(246) 및 제2 입력 데이타 래치(247)에 제공된다. 또한 제1 및 제2 입력 데이타 래치(246,247)에서, 데이타 래치 신호 DLS는 (펄스 생성기(248)에 입력되는 CAS 지체시간 제어 신호 CLS의 레벨을 전환함으로써) 하이 레벨 "H" 로 고정되어 인버터(491,492)를 통해 제공된 데이타가 래치(461,471)에 그대로 유지된다.
또한, 기록 명령을 입력하는 클록의 구간에서부터 생성된 펄스(기록 타이밍 신호) WTS에 의해, 제1 입력 데이타 래치(246)는 기록 데이타(기수 데이타: 데이타 0: 1111111111)를 기록 증폭기(236)에 전송하고, 제2 입력 데이타 래치(247)는 기록 증폭기(247)에 기록 데이타(우수 데이타: 데이타 0: 1111111000)를 전송한다. 즉, 도 33에 도시된 바와 같이, 제1 및 제2 입력 데이타 래치(246,247)에서, 래치(461,471)에 유지된 동일 데이타가 기록 타이밍 신호 WTS의 하이 레벨 "H"의 펄스에 따라 각각 인버터를 통해 래치(462,472)에 전송되고, 기록 데이타(1111111111)는 기록 증폭기(236,237)에 전송된다.
또한, 도 33에 도시된 바와 같이, 어드레스 래치(238)는 어드레스 a0 및 그반전된 신호를 기록 타이밍 신호 WTS에 의해 래치하고, 래치 어드레스 lca0x 및 lca0z를 기록 증폭기(236,237)에 출력한다. 여기서, CAS 지체시간 제어 신호 CLS는 CAS 지체시간(CL=0)을 한정하고 SDR 모드에서 하이 레벨 "H"에 있는 신호이다.
그리고, 래치 어드레스 lca0z 및 lca0x 간의 논리합으로부터 입력된 신호 및 제2 클록 생성기(227')로부터의 기록 인에이블 신호 WAES에 의해, 기록 증폭기(236,237)는 어드레스 a0=0의 값에 응답하여 우수 어드레스용 메모리셀 어레이(226) 또는 기수 어드레스용 대응 메모리셀 어레이(225)에 제1 및 제2 입력 데이타 래치(246,247)에 유지된 동일 기록 데이타 중의 한 데이타만을 기록한다.
그러므로, 제2 실시예의 반도체 기억 장치는 예컨대 정상 동작인 DDR 모드 외에 웨이퍼 시험에서의 기록 시험을 위해 유용한 SDR 모드를 제공하고, CAS 지체시간 제어 신호 CLS의 레벨을 전환하는 것에 의해서만으로도 신호(DQS, DLS, WTS, WAES 등)의 레벨을 제어함으로써 SDR 모드를 개시할 수 있다. 상기 제2 실시예에서 우수 및 기수 어드레스용의 메모리셀(25,26)을 갖는 SDRAM이 예로서 설명되었지만, 제2 실시예의 반도체 기억 장치는 상기 구조를 갖는 SDRAM 으로 제한되지 않는다. 또한, 각 신호의 레벨, 회로 구조 등을 다른 방식으로 변경할 수 있다.
상세히 전술된 바와 같이, 제2 실시예에 의하면, 시험 시간을 단축할 수 있는 반도체 기억 장치가 고자의 시험 설비를 사용하지 않고서도 제공된다.
본 발명의 각종의 변형 실시예가 가능하며, 예컨대, 제1 실시예에서는 외부 설정 신호가 어드레스 버퍼/레지스터 & 뱅크 선택부(20)를 통해 모드 레지스터(28)내의 레지스터에 설정되고, 이에 의해 이 설정에 기초하여 DDR 신호의 레벨을 전환하면 된다. 그러나, 본 발명은 이러한 것으로 제한되지 않고, 외부 DDR 신호가 SDRAM(1)의 기판 상에 외부 DDR 신호를 직접 입력하는 전환 신호 입력 단자를 설치하고 모드 레지스터(28)를 사용하지 않고 시스템측으로부터의 DDR 신호를 직접 공급함으로써, 데이타 전송 모드가 전환되도록 제어될 수 있다.
또한, 제1 실시예에서, SDRAM(1)의 기록 동작 동안 DDR 모드 및 SDR 모드가 전환 신호로서의 DDR 신호를 전송함으로써 전환되지만, 본 발명은 이러한 방식으로 제한되지 않는다. 예컨대, 도 34에 도시된 바와 같이, 종래의 SDRAM에 사용된 제어 신호가 DDR 신호 대신에 사용될 수 있다. 도 34는 도 1의 제1 실시예의 반도체 기억 장치 상의 정보를 추가하는 개략 구조를 도시한다. 도 34에서, 동일 부호는 설명을 생략한 제1 실시예에서의 구성요소와 동일한 기능적 작용을 갖는 구성요소를 지칭한다. 도 34에 도시된 변형 실시예에서, CAS 지체시간 제어 신호 CLS는 모드 레지스터(28)로부터 함께 출력되며, DDR 신호 및 CAS 지체시간 제어 신호 CLS는 OR 회로(160)에 입력된다. 따라서, 제2 실시예의 SDRAM(1)이 예컨대 종래의 메모리 시험 설비에 의해 시험 및 평가될 때, SDRAM(1)은 모드 레지스터(28)로부터의 DDR 신호 또는 CAS 지체시간 제어 신호 CLS 중의 한 신호를 제어함으로써 SDR 모드로 기록 동작을 실행하도록 용이하게 전환될 수 있다.
전술된 바와 같이, 본 발명에 의하면, 외부 클록의 상승 구간 및 하강 구간 모두에 동기하여 데이타를 전송하기 위한 전송 모드로, 종래의 반도체 시험 설비에 의해 용이하게 시험 및 평가될 수 있는 반도체 기억 장치 및 그 제어 방법이 실현된다.

Claims (3)

  1. 열 어드레스를 상향 계수하는 열 어드레스 카운터에 있어서,
    제1 전송 모드 - 클록 신호의 상승 구간 및 하강 구간 모두에 동기하여 데이타가 전송 - 또는 제2 전송 모드 - 상승 구간과 하강 구간 중의 한 구간에만 동기하여 데이타가 전송 - 를 지시하는 모드 전환 신호에 응답하여 열 어드레스를 상향 계수하기 위한 타이밍을 전환하는 타이밍 변경 회로를 포함하는 열 어드레스 카운터.
  2. 제1항에 있어서,
    제1 및 제2 내부 어드레스 생성 클록을 제공하는 클록 생성 회로와;
    제1 내부 어드레스 생성 클록에 동기하여 제1 내부 어드레스를 생성하는 제1 어드레스 생성부와;
    제2 내부 어드레스 생성 클록에 동기하여 제2 내부 어드레스를 생성하는 제2 어드레스 생성부를 더 포함하는 것인 열 어드레스 카운터.
  3. 제2항에 있어서, 상기 클록 생성 회로는 외부 클록에 응답하여 내부 클록을 생성하는 클록 생성기와 내부 클록을 수신하여 분주 클록을 생성하는 분주기를 포함하며, 상기 제1 전송 모드에서는 상기 제1 내부 어드레스 생성 클록으로서 내부 클록을 출력하고, 상기 제2 전송 모드에서는 상기 제1 내부 어드레스 생성 클록으로서 분주 클록과, 상기 제2 내부 어드레스 생성 클록으로서는 내부 클록을 출력하는 것인 열 어드레스 카운터.
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