KR100443347B1 - 단일데이터레이트 메모리기능을 갖는 더블데이터레이트반도체메모리장치 및 그 테스트방법 - Google Patents

단일데이터레이트 메모리기능을 갖는 더블데이터레이트반도체메모리장치 및 그 테스트방법 Download PDF

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Abstract

본 발명은 SDR동작을 수행가능한 DDR반도체메모리장치에 관한 것으로, 테스트모드시 테스트모드신호를 인에이블시키는 테스트모드디코더와, 상기 테스트모드신호의 입력에 응답하여 로컬데이터라인에 실린 데이터를 글로벌데이터라인 또는 테스트모드라인으로 출력하는 데이터라인센스앰프와, 이븐셀블록데이터를 전송하는 이븐테스트모드라인과 오드셀블록데이터를 전송하는 오드테스트모드라인으로 이루어진 상기 테스트모드라인과, 상기 이븐테스트모드라인과 오드테스트모드라인의 데이터를 비교하는 압축수단과, 상기 데이터라인센스앰프 및 압축수단에 연결된 글로벌데이터라인과, 상기 테스트모드신호의 입력에 응답하여 상기 글로벌데이터라인으로 데이터를 입력하는 데이터입력수단과, 상기 테스트모드신호의 입력에 응답하여 상기 글로벌데이터라인의 데이터를 출력하는 데이터출력수단을 구비하여, 테스트모드시 SDR동작을 수행가능하게 한다.

Description

단일데이터레이트 메모리기능을 갖는 더블데이터레이트 반도체메모리장치 및 그 테스트방법{Double Data Rate SDRAM having Single Data Rate SDRAM function and the test Method thereof}
본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서, 더욱 상세하게는 단일데이터레이트(Single Data Rate: 이하 'SDR'이라 함)메모리장치의 기능을 갖는 더블데이터레이트(Double Data Rate: 이하 'DDR'이라 함)메모리장치 및 그 테스트(test)방법에 관한 것이다.
종래에는 DRAM(Dynamic RAM)과 같은 반도체메모리장치의 동작속도(access speed)의 한계로 인해 반도체메모리장치가 시스템클럭(System Clock)의 라이징엣지(rising edge)에 동기되어 동작하는 동기식반도체메모리장치(Synchronous Memory Device)인 SDR(SDR SDRAM이라고도 통칭됨)이 주로 사용되어 왔었다. 물론 이 SDR은 현재도 반도체메모리장치의 대표적인 메모리로서 현재 256M(mega)/512M 급 소자가 개발되었고 1G(giga)급 메모리의 개발도 진행되고 있는 추세이다. 이러한 동기식(synchronous) 반도체메모리장치의 개발과 함께 그 반도체메모리의 동작속도는 더욱 고속화되었다.
이와 같은 고속화 추세는 시스템클럭의 라이징엣지와 폴링엣지(falling edge)에 모두 동작가능하도록 설계된 DDR의 출현과 함께 더욱 진행되었으며, 현재 DDR의 동작속도는 수백 메가헤르쯔(MHz)에 이르고 있다.
도 1은 SDR의 데이터 입/출력시(data input/output)의 타이밍(timing)도를 나타내고 있다. 도시된 바와 같이 클록 Clock의 라이징엣지에 맞추어 데이터의 라이트(write) 및 리드(read)가 이루어지며, 하나의 클록에 하나의 데이터가 라이트 또는 리드된다.
이에 반해 DDR은 도 2의 타이밍도와 같이, 클록의 라이징엣지 및 폴링엣지 각각에 데이터의 라이트 및 리드가 이루어지며, 하나의 클록 Clock에 2개의 데이터가 반응하는, 즉, 라이징엣지 및 폴링엣지 각각에 하나의 데이터씩이 라이트 또는 리드되는 것을 알 수 있다.
도 1 및 도 2에 나타난 바와 같이, DDR은 SDR에 비해 타이밍적으로 2배의 액세스 속도를 갖게 되는 소자임을 확인할 수 있다.
향후 시스템클록에 적응가능한 반도체메모리의 요구 추세에 따라 DDR은 차세대 메모리로서 그 주류를 이루는 실정이며, 또한 신뢰성있는 동작의 구현이 필요로 되는 것은 당연한 사실이다.
한편 DDR도 다른 반도체메모리와 마찬가지로 칩 제조 후에는 신뢰성을 테스트(test)하는 과정이 필요로 되며, 특히 집적도의 증가에 따른 테스트타임을 비교적 많이 소모하게 된다. 이러한 테스트타임(test time)의 증가는 상대적으로 테스트비용의 증가를 초래하게 되는데, 이 테스트타임을 단축시키기 위해 많은 노력이 진행되고 있다.
이와 관련하여 도 3은 DDR의 간략한 내부 구조가 도시된 것으로서, 데이터의 입/출력 경로(input/output path)를 나타내고 있다.
도 3의 구성은, 메모리셀을 저장하고 있는 블록으로서 DDR 기능(즉, 라이징엣지와 폴링엣지 각각에 라이트 또는 리드 동작을 수행하는 기능)을 수행할 수 있도록 구성된 이븐 셀블록 및 오드 셀블록과, 상기 이븐 셀블록 및 오드 셀블록 각각에 연결되어 리드/라이트 동작시 데이터를 전송하는 로컬(local) 데이터라인쌍들인 Lio0/Liob0,...,Lion/LiobN과, 상기 로컬 데이터라인쌍 Lio0/Liob0,...,Lion/LiobN에 라이트동작시 데이터를 출력하는 라이트드라이버(write driver) 10과, 상기 로컬 데이터라인쌍 Lio0/Liob0,...,Lion/LiobN의 데이터를 센싱(sensing)하는 데이터라인센스앰프 20과, 상기 이븐 셀블록 및 오드 셀블록의 각각에 연결된 로컬 데이터라인쌍 Lio0/Liob0,...,Lion/LiobN에 연결된 글로벌(global) 데이터라인 gio_even0/gio_odd0,...,gio_evenN/gio_oddN(도면에서는 라이트드라이버 10 및 데이터라인센스앰프 20을 통해 연결된 구성으로 도시됨)과, 클록 Clock에 동기하여 입력데이터를 상기 글로벌 데이터라인 gio_even0/gio_odd0,..., gio_evenN/gio_oddN에 전송하는 입력데이터(din)멀티플렉싱(multiplexing)수단 30과, 클록 Clock에 동기하여 상기 글로벌(global) 데이터라인 gio_even0/gio_odd0 ,...,gio_evenN/gio_oddN의 데이터를 출력하는 데이터출력(do)멀티플렉싱수단 40으로 구성된다.
도 3의 구성에 따르면, 종래의 DDR은 클록 Clock의 라이징엣지시에는 이븐 셀블록(또는 오드 셀블록)의 데이터를 동기시켜 출력하고, Clock의 폴링엣지시에는 오드 셀블록(또는 이븐 셀블록)의 데이터를 동기시켜 출력한다.
이와 같은 구조의 DDR은 칩 신뢰성 검사를 위한 테스트시에, 기존의 SDR에 비해 테스트 타임이 2배로 걸린다는 단점이 있다. 이러한 이유는 기존의 메모리테스터(memory tester)장비는 하나의 클록에 한 개의 데이터만을 검사하기 때문이다. 즉, 클록의 라이징엣지에 맞추어서 1개의 데이터만을 검사하기 때문에, 이븐(Even) 셀블록과 오드(Odd) 셀블록의 데이터를 검사시에 각각 별도의 클록 입력을 필요로 하게 된다. 하나의 사이클(one cycle) 내에서 단일 스트로브(single strobe)기능이 있는 기존의 메모리테스터로는 DDR과 같이 하나의 사이클내에 이중 스트로브(double strobe)기능을 요하는 검사를 수행하지 못하게 된다. 특히 더미 클록(dummy clock)없이 연속되는 갭리스기능(gapless function)이나, 버스트길이(burst length)가 긴 기능 등은 기존의 테스트 장비로는 검사 자체가 불가능하다는 문제점이 있다.
이러한 문제를 해결하기 위해 DDR 전용테스트장비를 사용해야 하나, 이렇게 되면 그 장비비용에 대한 부담이 클 수 밖에 없다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 1개의 클록에 1개의 데이터를 검사하는 테스트장비로도 테스트시간을 단축시킨 DDR 반도체메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 테스트시에 SDR처럼 동작하게 하여 기존의 메모리테스터기로 테스트가 가능한 DDR 반도체메모리장치를 제공하는데 있다.
본 발명의 또다른 목적은 테스트시 DDR을 SDR처럼 동작하게 하여 기존의 메모리테스터기로 테스트하여 테스트타임을 단축시킨 DDR반도체메모리장치의 테스트방법을 제공하는데 있다.
도 1은 SDR에서의 데이터 입/출력시 티이밍도,
도 2는 DDR에서의 데이터 입/출력시 타이밍도,
도 3은 종래의 DDR의 구조를 보여주는 블록도,
도 4는 본 발명에 의한 DDR의 구조를 보여주는 블록도,
도 5는 도 4의 데이터라인센스앰프의 회로도,
도 6은 도 4의 압축수단의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 라이트드라이버 20 : 데이터라인 센스앰프
30 : 데이터입력수단 40 : 데이터출력수단
50 : 테스트모드디코더 60 : 압축수단
70 : 테스트모드라인
상기와 같은 목적들을 달성하기 위한 본 발명은, 테스트모드시 테스트모드신호를 인에이블시키는 테스트모드디코더와, 상기 테스트모드신호의 입력에 응답하여 로컬데이터라인에 실린 데이터를 글로벌데이터라인 또는 테스트모드라인으로 출력하는 데이터라인센스앰프와, 이븐(Even)셀블록데이터를 전송하는 이븐테스트모드라인과 오드(Odd)셀블록데이터를 전송하는 오드테스트모드라인으로 이루어진 상기 테스트모드라인과, 상기 이븐테스트모드라인과 오드테스트모드라인의 데이터를 비교하는 압축수단과, 상기 데이터라인센스앰프 및 압축수단에 연결된 글로벌데이터라인과, 상기 테스트모드신호의 입력에 응답하여 상기 글로벌데이터라인으로 데이터를 입력하는 데이터입력수단과, 상기 테스트모드신호의 입력에 응답하여 상기 글로벌데이터라인의 데이터를 출력하는 데이터출력수단을 구비하는 DDR반도체메모리장치임을 특징으로 한다.
또한 본 발명은, 각각 메모리셀로 구성된 이븐 셀블록 및 오드 셀블록과, 상기 이븐 셀블록 및 오드 셀블록 각각에 연결되어 리드/라이트 동작시 데이터를 전송하는 로컬(local) 데이터라인쌍과, 상기 로컬 데이터라인쌍에 라이트동작시 데이터를 출력하는 라이트드라이버와, 상기 로컬 데이터라인쌍의 데이터를 센싱하는 데이터라인센스앰프와, 테스트모드신호의 입력에 응답하여 상기 데이터라인센스앰프로부터 출력된 데이터라인을 테스트모드라인으로 전송하는 드라이버수단과, 상기테스트모드라인에 실린 데이터를 압축하는 압축수단과, 상기 이븐 셀블록 및 오드 셀블록의 각각에 연결된 로컬 데이터라인쌍 및 상기 압축수단에 연결된 글로벌 데이터라인쌍과, 클록에 동기하여 입력데이터를 상기 글로벌 데이터라인쌍에 전송하는 데이터입력수단과, 클록에 동기하여 상기 글로벌 데이터라인쌍의 데이터를 출력하는 데이터출력수단을 구비하는 DDR반도체메모리장치임을 특징으로 한다.
또한 상기 본 발명의 또다른 목적을 달성하기 위하여 본 발명은, 이븐셀블록 및 오드셀블록으로부터 로컬데이터라인으로 각각 데이터가 전송되는 제1과정과, 상기 로컬데이터라인에 전송된 데이터를 증폭하는 제2과정과, 상기 증폭된 데이터를 각각 이븐테스트모드데이터라인 및 오드테스트모드데이터라인으로 전송하는 제3과정과, 상기 이븐테스트모드데이터라인 및 오드테스트모드데이터라인으로 전송된 데이터를 압축하는 제4과정과, 상기 압축과정을 통해 동일한 데이터를 이븐글로벌데이터라인 및 오드글로벌데이터라인으로 전송하는 제5과정과, 상기 제5과정을 통해 전송된 데이터를 클록의 라이징엣지 및 폴링엣지에 동기하여 출력하는 제6과정을 구비하는 DDR반도체메모리장치의 테스트방법임을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 의한 DDR반도체메모리장치의 구조를 보여주는 블록구성도이다.
도 4에 도시된 바와 같이, 본 발명에 의한 구성은, 메모리셀을 저장하고 있는 블록으로서 DDR 기능(즉, 라이징엣지와 폴링엣지 각각에 라이트 또는 리드 동작을 수행하는 기능)을 수행할 수 있도록 구성된 이븐 셀블록 및 오드 셀블록과, 상기 이븐 셀블록 및 오드 셀블록 각각에 연결되어 리드/라이트 동작시 데이터를 전송하는 로컬(local) 데이터라인쌍들인 Lio0/Liob0,...,Lion/LiobN과, 상기 로컬 데이터라인쌍 Lio0/Liob0,...,Lion/LiobN에 라이트동작시 데이터를 출력하는 라이트드라이버(write driver) 10과, 상기 로컬 데이터라인쌍 Lio0/Liob0,...,Lion/LiobN의 데이터를 센싱(sensing)하는 데이터라인센스앰프 20과, 테스트모드시 상기 데이터라인센스앰프 20으로부터 데이터가 전송되고 이븐셀블록데이터를 전송하는 이븐테스트모드라인과 오드셀블록데이터를 전송하는 오드테스트모드라인으로 이루어진 테스트모드라인 70과, 상기 이븐테스트모드라인과 오드테스트모드라인의 데이터를 비교하는 압축수단 60과, 상기 이븐 셀블록 및 오드 셀블록의 각각에 연결된 로컬 데이터라인쌍 Lio0/Liob0,...,Lion/LiobN과 상기 압축수단 60에 연결된 글로벌(global) 데이터라인 gio_even0/gio_odd0,...,gio_evenN/gio_oddN과, 테스트모드신호 tm_sdr또는 클록 Clock에 동기하여 입력데이터를 상기 글로벌 데이터라인gio_even0/gio_odd0,...,gio_evenN/gio_oddN에 전송하는 데이터입력수단으로서의 입력데이터(din)멀티플렉싱(multiplexing)수단 30과, 상기 테스트모드신호 tm_sdr또는 클록 Clock에 동기하여 상기 글로벌(global) 데이터라인 gio_even0/gio_odd0 ,...,gio_evenN/gio_oddN의 데이터를 출력하는 데이터출력수단으로서의 데이터출력(do)멀티플렉싱수단 40과, 테스트모드시 테스트모드신호 tm_sdr을 인에이블(enable)시키는 테스트모드디코더 50으로 구성된다.
전술한 도 3의 구성과 참조하면, 본 발명에서는 테스트모드디코더 50과 압축수단 60과 테스트모드라인 70이 새로이 추가됨을 알 수 있다.
상기 데이터라인센스앰프 20은 노멀(normal) 동작시에는 상기 로컬 데이터라인쌍 Lio0/Liob0,...,Lion/LiobN의 데이터를 센싱하여 상기 글로벌 데이터라인 gio_even0/gio_odd0 ,...,gio_evenN/gio_oddN으로 전송하고, 테스트모드시에는(즉, 테스트모드신호 tm_sdr이 인에이블되었을 시에는) 상기 로컬 데이터라인쌍 Lio0/Liob0,...,Lion/LiobN의 데이터를 테스트모드라인 70으로 전송한다.
상기 압축수단 60은, 글로벌 데이터라인 gio_even0/gio_odd0,..., gio_evenN/gio_oddN의 수에 비례하여 구성된다. 그리고 테스트모드시에 상기 even테스트모드라인과 오드테스트모드라인의 데이터를 서로 비교하여 압축된 데이터를 상기 글로벌 데이터라인 gio_even0/gio_odd0,...,gio_evenN/gio_oddN으로 출력하게 된다. 여기서 압축(compression)된 데이터라 함은, 상기 이븐테스트모드라인과 오드테스트모드라인의 데이터를 서로 비교하여 그 결과을 단일데이터로서 출력하는 것을 나타낸다.
테스트모드디코더(test mode decoder) 50은, 본 발명에서 테스트모드시 테스트모드신호 tm_sdr을 발생하기 위해 구성된다. 그리고 이 테스트모드신호 tm_sdr은 테스트모드시에, 상기 테스트모드라인으로의 데이터전송을 제어하는 것 외에도, 데이터입력수단으로서의 멀티플렉싱수단 30과 데이터출력수단으로서의 멀티플렉싱수단 40을 제어하게 된다.
도 4를 구성하는 각 회로들을 구성하는 것은 다음과 같다.
먼저, 본 발명에 의한 테스트모드디코더 50은, 테스트모드시에 테스트모드인에이블신호를 출력하도록 구성되는 회로로서, 클록 Clock, /RAS(Row Address Strobe), /CAS(Column Address strobe), /WE(Write Enable) 등의 제어신호등의 조합에 의해 구현 가능하다. 이것은 예컨대 테스트모드시에 "H(high)" 인에이블되고, 테스트모드가 아닌 경우에는 "L(low)"로 디세이블되도록 설계하면 된다. 본 발며에서는 "H"인에이블되는 경우를 예로 하여 설계되었지만, 이 인에이블신호의 레벨은 "L"인에이블로 실시할 수도 있으며, 이는 데이터센스앰프 20의 구성 및 압축수단 60의 구성 그리고 데이터 입/출력수단 30/40의 구성등을 고려하여 간단히 설계하면 된다.
라이트드라이버(write driver) 20은 전술한 도 3과 같이 종래의 라이트드라이버를 그대로 사용하면 된다.
데이터라인센스앰프 20은 도 5와 같은 구성으로 실시가능하다. 즉, 공지의 데이터라인센스앰프회로 SA에다가, 그 출력을 글로벌 데이터라인 gio_even0/gio_odd0,...,gio_evenN/gio_oddN으로 출력하는 제1출력부 A와, 상기 그출력을 테스트모드라인 70으로 출력하는 제2출력부 B를 추가 구성한다. 그리고 이들 제1 및 제2출력부 A,B는 테스트모드시에 테스트모드라인 70으로 출력되도록 테스트모드신호 tm_sdr의 제어를 받도록 구성된다.
도 5에서 본 발명에서는 테스트모드신호의 인에이블을 "H"로 하였기 때문에, 제2출력부 B를 구동하는 부분은 낸드게이트(NAND gate)로 구성하였고, 제1출력부 A를 구동하는 부분은 노아게이트(NOR gate)로 구성 실시되었다.
도 4에서 압축수단 60은 도 6과 같은 구성으로 실시 가능하다. 도시된 바와 같이 그 구성은, 테스트모드신호 tm_sdr의 입력에 동기하여 이븐테스트라인의 신호 tmo_even과 오드테스트라인의 신호 tmo_odd를 입력하는 입력부 61과, 테스트모드 인에이블을 알리는 테스트모드신호 tm_sdr과 테스트모드 종료를 알리는 신호 tmo_stp를 입력하는 제어신호입력부 62와, 상기 입력부 61의 출력신호와 제어신호입력부 62의 출력신호를 디코딩하는 디코딩부 63과, 상기 디코딩부 63의 출력에 따라 이븐글로벌데이터라인을 구동하는 이븐출력부 64와, 상기 디코딩부 63의 출력에 따라 오드글로벌데이터라인을 구동하는 오드출력부 65로 구성된다.
상기 도 6의 압축수단은, 이븐테스트모드라인 tmo_even에 실린 데이터와 오드테스트모드라인 tmo_odd에 실린 데이터를 비교한 후, 그 결과를 이븐글로벌데이터라인 gio_even과 오드글로벌데이터라인 gio_odd에 동일하게 전송한다.
상기와 같은 본 발명의 구성을 참조하여 각 모드별로 설명하면 다음과 같다.
1.테스트모드 진입(Test Mode Entry)
도 4의 테스트모드디코더 50에서 기존의 클록Clock, /RAS, /CAS, /WE 그리고 어드레스신호입력을 받아 tm_sdr신호를 만든다. 본 발명에서는 상기 테스트모드디코더 50으로부터 출력되는 tm_sdr신호가 "H(high)"일 때 테스트모드(SDR 동작모드)로 진입한다. 그리고 노멀 디램(normal DRAM)처럼 특정 워드라인(word-line)이 활성화(activation)되어 있다고 가정한다.
2.SDR 라이트동작(SDR Write Operation)
전술한 도 1의 라이트동작처럼 클록 Clock의 라이징엣지(rising edge)에 데이터를 동기시켜 노멀 라이트명령을 입력하면, 도 4의 데이터입력멀티플렉싱수단 30에서 클록 Clock의 라이징엣지에 의해 evev글로벌데이터라인 gio_even과 오드글로벌데이터라인 Gio-odd 라인상에 실린 데이터들은 이들 라인에 각 연결된 라이트드라이버 10에 의하여 이븐셀블록과 오드셀블록에 동시에 라이트(write)된다. 그러면 1개의 데이터 쓰기 동작이 완료된다.
이를 과정별로 설명하면, 테스트모드신호 tm_sdr을 인에이블시키는 과정이 시작되면, 상기 테스트모드신호 tm_sdr의 입력에 응답하여 데이터입력멀티플렉싱수단 30으로부터 이븐글로벌데이터라인 gio_even0,..., gio_evenN 및 오드글로벌데이터라인 gio_odd,...,gio_oddN에 동일데이터를 전송하는 과정이 이루어진다. 그리고 나서 상기 이븐글로벌데이터라인 gio_even0,...,gio_evenN 및 오드글로벌데이터라인 gio_odd,...,gio_oddN에 실린 데이터를 라이트드라이버 10을 통해 로컬데이터라인 Lioo/Lio0b,...,LioN/LioN으로 전송하는 과정이 이루어진다. 그 후, 상기 로컬데이터라인 Lioo/Lio0b,...,LioN/LioN을 통해 이븐셀블록 및 오드셀블록에 동일한 데이터가 라이트되는 과정이 이루어진다.
3.SDR 리드동작(SDR Read Operation)
노멀 리드(read)명령이 입력되면, 이븐과 오드셀블록의 활성화된 컬럼어드레스(column address)에 연결된 비트라인(bit-line)센스앰프(도시되지 않음)의 데이터가 Lio/Liob(일 부분을 예로 든 것임) 라인을 통해 데이터라인센스앰프 20에 도달된다. 그러면 이들 데이터들은 도 5의 I/O센스앰프 SA에서 증폭되고, 이 증폭된 데이터는 테스트모드신호 tm_sdr의 "H(high)"레벨에 의해 인에이블된 테스트모드 출력드라이버(도 5의 B)를 통하여 테스트모드라인 70(도 4의 이븐테스트모드라인 tmo_even0 및 오드테스트모드라인 tmo_odd0)에 전달된다. 그러면 도 4의 압축수단 60에서 이븐테스트모드라인 tmo_even과 오드테스트모드라인 tmo_odd에 실린 데이터를 비교하여 그 결과를 이븐글로벌데이터라인 Gio_even과 오드글로벌데이터라인 Gio-odd에 동일하게 구동한다. 그런 후에 DDR 노멀 동작에 의해 클록 Clock의 라이징엣지시에는 이븐글로벌데이터라인 Gio_even0(또는 오드글로벌데이터라인 Gio-odd0)의 데이터를, 폴링엣지시에는 오드글로벌데이터라인 Gio-odd0(또는 이븐글로벌데이터라인 Gio_even0)의 데이터를 가져가서 데이터출력멀티플렉싱수단 40을 통하여 클록의 라이징dpt지와 폴링엣지에 동기된 같은값(same level data)을 I/O핀에 "high"를, 서로 상이하면 "low"레벨을 출력하도록 하였다.
이를 과정별로 살펴보면, 이븐셀블록 및 오드셀블록으로부터로컬데이터라인Lio0으로 각각 데이터가 전송되는 과정이 시작되고, 상기 로컬데이터라인에 전송된 데이터를 데이터라인센스앰프가 증폭하는 과정 후에, 상기 증폭된 데이터를 각각 이븐테스트모드데이터라인 tmo_even0 및 오드테스트모드데이터라인 tmo_odd0으로 전송하는 과정이 이루어진다. 그리고 상기 이븐테스트모드데이터라인 tmo_even0 및 오드테스트모드데이터라인 tmo_odd0으로 전송된 데이터를 압축수단 60이 압축하는 과정이 진행되고, 상기 압축과정을 통해 동일한 데이터를 이븐글로벌데이터라인 gio_even0 및 오드글로벌데이터라인 gio_odd0으로 전송하는 과정이 이루어진다. 그리고나서 상기 전송과정을 통해 전송된 데이터를 클록 Clock의 라이징엣지 및 폴링엣지에 동기하여 출력하는 과정이 이루어진다.
이와 같은 방식으로 동작시키면 I/O 핀에서 보면 클록의 라이징엣지와 폴링엣지에 동일한 데이터가 출력됨으로서, 도 6의 리드처럼 동작한다. 그리고 DDR 노멀 동작으로 전환하려면 tmo_dec에서 tm_sdr신호를 "low"레벨로 세팅(setting)하면 된다.
이런 과정을 살펴보면, 본 발명에서는 DDR 고유동작에 의하여 클록의 라이징과 폴링엣지에 동일 데이터를 동기 및 출력시킬 수 있기 때문에 SDR 동작을 수행가능하게 된다.
즉, 본 발명에 의한 DDR반도체메모리장치는 특정 테스트모드 진입으로 DQ핀상의 데이터가 SDR처럼 동작하도록 하여 한 사이클(one cycle)내에서 단일스트로브(single strobe)기능이 있는 메모리테스터로도 테스트가 가능하게 된다.
이상에서 설명한 바와 같은 본 발명의 DDR반도체메모리장치는, DDR을 SDR처럼 동작시킴으로서 DDR 전용 테스트장비를 위한 재투자없이 기존의 메모리테스터를 활용할 수 있어 비용의 절감을 가져올 수 있다. 또한 테스트시간이 줄게 되어 결과적으로 테스트비용을 줄이는 효과가 있다.

Claims (25)

  1. 테스트모드시 테스트모드신호를 인에이블시키는 테스트모드디코더와,
    상기 테스트모드신호의 입력에 응답하여 로컬데이터라인에 실린 데이터를 글로벌데이터라인 또는 테스트모드라인으로 출력하는 데이터라인센스앰프와,
    이븐셀블록데이터를 전송하는 이븐테스트모드라인과 오드셀블록데이터를 전송하는 오드테스트모드라인으로 이루어진 상기 테스트모드라인과,
    상기 이븐테스트모드라인과 오드테스트모드라인의 데이터를 비교하는 압축수단과,
    상기 데이터라인센스앰프 및 압축수단에 연결되고 이븐글로벌데이터라인과 오드글로벌데이터라인으로 구성된 글로벌데이터라인과,
    상기 테스트모드신호의 입력에 응답하여 상기 글로벌데이터라인으로 데이터를 입력하는 데이터입력수단과,
    상기 테스트모드신호의 입력에 응답하여 상기 글로벌데이터라인의 데이터를 출력하는 데이터출력수단을 구비함을 특징으로 하는 DDR반도체메모리장치.
  2. 제1항에 있어서,
    상기 테스트모드디코더가, 클록과 /RAS와 /CAS와 /WE 신호의 조합에 의해 인에이블됨을 특징으로 하는 DDR반도체메모리장치.
  3. 제1항에 있어서,
    상기 데이터라인센스앰프가, 로컬데이터라인의 데이터를 센싱하는 센싱부와, 노멀 동작시 상기 센싱부의 출력을 글로벌데이터라인으로 전송하기 위한 글로벌데이터라인출력부와, 상기 테스트모드신호의 입력에 응답하여 테스트모드시 상기 센싱부의 출력을 테스트모드라인으로 전송하기 위한 테스트모드라인출력부를 포함하여 구성됨을 특징으로 하는 DDR반도체메모리장치.
  4. 제1항에 있어서,
    상기 압축수단이, 상기 테스트모드신호의 입력에 동기하여 이븐테스트라인의 신호와 오드테스트라인의 신호를 입력하는 입력부, 테스트모드 인에이블을 알리는 테스트모드신호와 테스트모드 종료를 알리는 신호를 입력하는 제어신호입력부, 상기 입력부의 출력신호와 제어신호입력부의 출력신호를 디코딩하는 디코딩부, 상기 디코딩부의 출력에 따라 이븐글로벌데이터라인을 구동하는 이븐출력부, 상기 디코딩부의 출력에 따라 오드글로벌데이터라인을 구동하는 오드출력부를 포함하여 구성됨을 특징으로 하는 DDR반도체메모리장치.
  5. 제1항에 있어서,
    상기 데이터입력부가, 상기 클록과 테스트모드신호의 입력에 응답하여 동작하는 멀티플렉서로 구성됨을 특징으로 하는 DDR반도체메모리장치.
  6. 제1항에 있어서,
    상기 데이터출력부가, 상기 클록과 테스트모드신호의 입력에 응답하여 동작하는 멀티플렉서로 구성됨을 특징으로 하는 DDR반도체메모리장치.
  7. 제1항에 있어서,
    상기 글로벌데이터라인에 실린 데이터를 상기 로컬데이터라인으로 전송하는 라이트드라이버를 더 구비함을 특징으로 하는 DDR반도체메모리장치.
  8. 각각 메모리셀로 구성된 이븐 셀블록 및 오드 셀블록과,
    상기 이븐 셀블록 및 오드 셀블록 각각에 연결되어 리드/라이트 동작시 데이터를 전송하는 로컬 데이터라인쌍과,
    상기 로컬 데이터라인쌍에 라이트동작시 데이터를 출력하는 라이트드라이버와,
    상기 로컬 데이터라인쌍의 데이터를 센싱하는 데이터라인센스앰프와,
    테스트모드신호의 입력에 응답하여 상기 데이터라인센스앰프로부터 출력된 데이터라인을 테스트모드라인으로 전송하는 드라이버수단과,
    상기 테스트모드라인에 실린 데이터를 압축하는 압축수단과,
    상기 이븐 셀블록 및 오드 셀블록의 각각에 연결된 로컬 데이터라인쌍 및 상기 압축수단에 연결된 글로벌 데이터라인쌍과,
    클록에 동기하여 입력데이터를 상기 글로벌 데이터라인쌍에 전송하는 데이터입력수단과,
    상기 클록에 동기하여 상기 글로벌 데이터라인쌍의 데이터를 출력하는 데이터출력수단을 구비하는 DDR반도체메모리장치.
  9. 제9항에 있어서,
    테스트모드시 테스트모드신호를 인에이블시키는 테스트모드디코더를 더 구비함을 특징으로 하는 DDR반도체메모리장치.
  10. 제9항에 있어서,
    상기 테스트모드디코더가, 클록과 /RAS와 /CAS와 /WE 신호의 조합에 의해 인에이블됨을 특징으로 하는 DDR반도체메모리장치.
  11. 제8항에 있어서,
    상기 압축수단이, 상기 테스트모드신호의 입력에 동기하여 이븐테스트라인의 신호와 오드테스트라인의 신호를 입력하는 입력부, 테스트모드 인에이블을 알리는 테스트모드신호와 테스트모드 종료를 알리는 신호를 입력하는 제어신호입력부, 상기 입력부의 출력신호와 제어신호입력부의 출력신호를 디코딩하는 디코딩부, 상기 디코딩부의 출력에 따라 이븐글로벌데이터라인을 구동하는 이븐출력부, 상기 디코딩부의 출력에 따라 오드글로벌데이터라인을 구동하는 오드출력부를 포함하여 구성됨을 특징으로 하는 DDR반도체메모리장치.
  12. 제8항에 있어서,
    상기 글로벌데이터라인쌍이, 이븐글로벌데이터라인과 오드글로벌데이터라인으로 구성됨을 특징으로 하는 DDR반도체메모리장치.
  13. 제8항에 있어서,
    상기 데이터입력수단이, 상기 클록과 테스트모드신호의 입력에 응답하여 동작하는 멀티플렉서로 구성됨을 특징으로 하는 DDR반도체메모리장치.
  14. 제8항에 있어서,
    상기 데이터출력부가, 상기 클록과 테스트모드신호의 입력에 응답하여 동작하는 멀티플렉서로 구성됨을 특징으로 하는 DDR반도체메모리장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 이븐셀블록 및 오드셀블록으로부터 로컬데이터라인으로 각각 데이터가 전송되는 제1과정과,
    상기 로컬데이터라인에 전송된 데이터를 데이터라인센스앰프가 증폭하는 제2과정과,
    상기 증폭된 데이터를 각각 이븐테스트모드데이터라인 및 오드테스트모드데이터라인으로 전송하는 제3과정과,
    상기 이븐테스트모드데이터라인 및 오드테스트모드데이터라인으로 전송된 데이터를 압축하는 제4과정과,
    상기 압축과정을 통해 동일한 데이터를 이븐글로벌데이터라인 및 오드글로벌데이터라인으로 전송하는 제5과정과,
    상기 제5과정을 통해 전송된 데이터를 클록의 라이징엣지 및 폴링엣지에 동기하여 출력하는 제6과정을 구비함을 특징으로 하는 DDR반도체메모리장치의 테스트방법.
  20. 제19항에 있어서,
    상기 데이터라인센스앰프가, 로컬데이터라인의 데이터를 센싱하는 센싱부와, 노멀 동작시 상기 센싱부의 출력을 글로벌데이터라인으로 전송하기 위한 글로벌데이터라인출력부와, 상기 테스트모드신호의 입력에 응답하여 테스트모드시 상기 센싱부의 출력을 테스트모드라인으로 전송하기 위한 테스트모드라인출력부를 포함하여 구성됨을 특징으로 하는 DDR반도체메모리장치의 테스트방법.
  21. 제19항에 있어서,
    상기 제4과정의 압축과정이, 비교수단에 의해 이루어짐을 특징으로 하는 DDR반도체메모리장치의 테스트방법.
  22. 제21항에 있어서,
    상기 비교수단이, 상기 테스트모드신호의 입력에 동기하여 이븐테스트라인의신호와 오드테스트라인의 신호를 입력하는 입력부, 테스트모드 인에이블을 알리는 테스트모드신호와 테스트모드 종료를 알리는 신호를 입력하는 제어신호입력부, 상기 입력부의 출력신호와 제어신호입력부의 출력신호를 디코딩하는 디코딩부, 상기 디코딩부의 출력에 따라 이븐글로벌데이터라인을 구동하는 이븐출력부, 상기 디코딩부의 출력에 따라 오드글로벌데이터라인을 구동하는 오드출력부를 포함하여 구성됨을 특징으로 하는 DDR반도체메모리장치의 테스트방법.
  23. 테스트모드신호를 인에이블시키는 제1과정과,
    상기 테스트모드신호의 입력에 응답하여 데이터입력부로부터 이븐글로벌데이터라인 및 오드글로벌데이터라인에 동일데이터를 전송하는 제2과정과,
    상기 이븐글로벌데이터라인 및 오드글로벌데이터라인에 실린 데이터를 라이트드라이버를 통해 로컬데이터라인으로 전송하는 제3과정과,
    상기 로컬데이터라인을 통해 이븐셀블록 및 오드셀블록에 동일한 데이터가 라이트되는 제4과정과,
    상기 이븐셀블록 및 오드셀블록으로부터 로컬데이터라인으로 각각 데이터가 전송되는 제5과정과,
    상기 로컬데이터라인에 전송된 데이터를 데이터라인센스앰프가 증폭하는 제6과정과,
    상기 증폭된 데이터를 각각 이븐테스트모드데이터라인 및 오드테스트모드데이터라인으로 전송하는 제7과정과,
    상기 이븐테스트모드데이터라인 및 오드테스트모드데이터라인으로 전송된 데이터를 압축하는 제8과정과,
    상기 압축과정을 통해 동일한 데이터를 이븐글로벌데이터라인 및 오드글로벌데이터라인으로 전송하는 제9과정과,
    상기 제9과정을 통해 전송된 데이터를 클록의 라이징엣지 및 폴링엣지에 동기하여 출력하는 제10과정을 구비함을 특징으로 하는 DDR반도체메모리장치의 테스트방법.
  24. 제23항에 있어서,
    상기 테스트모드신호가 클록과 /RAS와 /CAS와 /WE 신호의 조합에 의해 인에이블됨을 특징으로 하는 DDR반도체메모리장치의 테스트방법.
  25. 제23항에 있어서,
    상기 데이터라인센스앰프가, 로컬데이터라인의 데이터를 센싱하는 센싱부와, 노멀 동작시 상기 센싱부의 출력을 글로벌데이터라인으로 전송하기 위한 글로벌데이터라인출력부와, 상기 테스트모드신호의 입력에 응답하여 테스트모드시 상기 센싱부의 출력을 테스트모드라인으로 전송하기 위한 테스트모드라인출력부를 포함하여 구성됨을 특징으로 하는 DDR반도체메모리장치의 테스트방법.
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