JPH01258049A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH01258049A JPH01258049A JP63085842A JP8584288A JPH01258049A JP H01258049 A JPH01258049 A JP H01258049A JP 63085842 A JP63085842 A JP 63085842A JP 8584288 A JP8584288 A JP 8584288A JP H01258049 A JPH01258049 A JP H01258049A
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- Japan
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- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 210000005069 ears Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
メモリ回路のメモリブロックを選択して、所望のメモリ
ブロックにのみアクセスできるメモリ回路に関し、 メモリ回路のリード／ライトを行なう際の電力消費量を
少なくすることを目的とし、 リード／ライトモードとリフレッシュモードを指定する
モード指定部と、アドレスの上位ビットをデコードする
第１デコーダ及び、アドレスの下位ピントをデコードす
る第２デコーダの出力が入力される一方、モード指定部
の出力により特定のメモリブロックにのみアドレスのデ
コード出力を与えるアドレス出力制御回路とを備え、モ
ード指定部がリフレッシュモードを指定した時は複数の
メモリブロックの全メモリブロックに対してアドレスの
デコード出力を同時に与え、モード指定部がリード／ラ
イトモードを指定した時は複数のメモリブロックの内任
意のメモリブロックのみアドレスの上位ビットと下位ビ
ットのデコード出力を与えてアドレスを指定するよう構
成する。
ブロックにのみアクセスできるメモリ回路に関し、 メモリ回路のリード／ライトを行なう際の電力消費量を
少なくすることを目的とし、 リード／ライトモードとリフレッシュモードを指定する
モード指定部と、アドレスの上位ビットをデコードする
第１デコーダ及び、アドレスの下位ピントをデコードす
る第２デコーダの出力が入力される一方、モード指定部
の出力により特定のメモリブロックにのみアドレスのデ
コード出力を与えるアドレス出力制御回路とを備え、モ
ード指定部がリフレッシュモードを指定した時は複数の
メモリブロックの全メモリブロックに対してアドレスの
デコード出力を同時に与え、モード指定部がリード／ラ
イトモードを指定した時は複数のメモリブロックの内任
意のメモリブロックのみアドレスの上位ビットと下位ビ
ットのデコード出力を与えてアドレスを指定するよう構
成する。
本発明は、メモリ回路のメモリブロックを選択して、所
要のメモリブロックにのみアクセスできるメモリ回路に
関する。
要のメモリブロックにのみアクセスできるメモリ回路に
関する。
メモリ回路の構成例として、メモリの容量を複数のメモ
リブロックを分割してお（ものがある。
リブロックを分割してお（ものがある。
これは、システム全体の高速化を図るためのものであり
、今日におけるコンピュータ業界おいては公知の技術で
ある。そして、各々のメモリブロックはダイナミックメ
モリ素子により構成されるものも少なくない。ところが
、このダイナミックメモリ素子は記憶されているデータ
を保持するために定期的にリフレッシュ動作を行わねば
ならない。
、今日におけるコンピュータ業界おいては公知の技術で
ある。そして、各々のメモリブロックはダイナミックメ
モリ素子により構成されるものも少なくない。ところが
、このダイナミックメモリ素子は記憶されているデータ
を保持するために定期的にリフレッシュ動作を行わねば
ならない。
尚、本発明においては、メモリ回路を構成する全メモリ
ブロックに対して、−度に行われるものである。
ブロックに対して、−度に行われるものである。
第３図は従来のメモリ回路の動作を説明する図である。
尚、本発明は一例としてメモリブロックの構成がｌＸｎ
ビット構成となっているものである。
ビット構成となっているものである。
従来の構成は第３図に示す如く、外部装置から複数に分
割されたメモリブロック１０３．、 １０３□、１０３
、、１０３．を指定するアドレスＡＤがアドレスバッフ
ァ１００に一旦格納される。
割されたメモリブロック１０３．、 １０３□、１０３
、、１０３．を指定するアドレスＡＤがアドレスバッフ
ァ１００に一旦格納される。
予じめ、このアドレスＡＤの上位の数ビットをローアド
レスＲＡＳとし、残りの下位ビットをカラムアドレスＣ
ＡＳ と設定しておく。
レスＲＡＳとし、残りの下位ビットをカラムアドレスＣ
ＡＳ と設定しておく。
ローアドレスＲＡＳはアドレスバッファ１００に対して
並列に接続された複数のローアドレスデコーダ１００．
１０１′に、カラムアドレスＣＡＳはカラムアドレスコ
ーダ１０２にそれぞれ入力される。
並列に接続された複数のローアドレスデコーダ１００．
１０１′に、カラムアドレスＣＡＳはカラムアドレスコ
ーダ１０２にそれぞれ入力される。
ここで、ローアドレスＲＡＳは複数に分割されたメモリ
ブロック１０３．、１０３□、 １０３ｚ、 １０３．
に共通に付与され（これはローアドレスＲＡＳが並列に
ローアドレスデコーダ１００，１０１ ’ に入力され
るためである。）、カラムアドレスＲＡＳはそれぞれの
メモリブロック１０３．、１０３□、 １０３．、１０
３４に対して独立に付与される。
ブロック１０３．、１０３□、 １０３ｚ、 １０３．
に共通に付与され（これはローアドレスＲＡＳが並列に
ローアドレスデコーダ１００，１０１ ’ に入力され
るためである。）、カラムアドレスＲＡＳはそれぞれの
メモリブロック１０３．、１０３□、 １０３．、１０
３４に対して独立に付与される。
そして、メモリ回路のライト時はローアドレスデコーダ
１００，１０１ ’ によってメモリブロック１０３．
。
１００，１０１ ’ によってメモリブロック１０３．
。
１０３□、 １０３３．１０３４のローアドレスＲＡＳ
を指定し、カラムアドレスデコーダ１０２によってカラ
ムアドレスＣＡＳを指定すると共に、図示しないデータ
バスが各メモリブロック１０３．． １０３□、 １
０３３． １０３４に対して独立に与えられており、且
つ図示しない書き込みパルスをメモリブロックに与える
ことにより、このデータバスから書き込みたいデータが
メモリブロック１０３．、１０３□、 １０３３．１０
３４の内、所望のメモリブロックに書き込まれる。
を指定し、カラムアドレスデコーダ１０２によってカラ
ムアドレスＣＡＳを指定すると共に、図示しないデータ
バスが各メモリブロック１０３．． １０３□、 １
０３３． １０３４に対して独立に与えられており、且
つ図示しない書き込みパルスをメモリブロックに与える
ことにより、このデータバスから書き込みたいデータが
メモリブロック１０３．、１０３□、 １０３３．１０
３４の内、所望のメモリブロックに書き込まれる。
又、メモリ回路のリード時は上述のライト時と同様の如
（各デコーダ出力によりローアドレスＲＡＳ、カラムア
ドレスＣＡＳを指定すると共に、図示しない読み出しパ
ルスをメモリブロックに与えることにより、データバス
上に読み出しデータ 読み出される。
（各デコーダ出力によりローアドレスＲＡＳ、カラムア
ドレスＣＡＳを指定すると共に、図示しない読み出しパ
ルスをメモリブロックに与えることにより、データバス
上に読み出しデータ 読み出される。
その後、読み出されたデータは図示しないバッファ等に
逐次格納されてデータの組み立てが行われる。
逐次格納されてデータの組み立てが行われる。
一方、メモリブロックのリフレッシュ時は、基本的には
上述したメモリ回路のリード／ライト時と同様であるが
、異なる点はローアドレスＲＡＳ、カラムアドレスＣＡ
Ｓを指定し、メモリブロックから読み出されたデータが
通常の読み出し時はバッファ等に格納されるものであっ
たが、リフレッシュ時は読み出されたデータは図示しな
いゲートを介してリフレッシュ専用線より、先に読み出
したメモリブロックにそのまま書き込まれる。
上述したメモリ回路のリード／ライト時と同様であるが
、異なる点はローアドレスＲＡＳ、カラムアドレスＣＡ
Ｓを指定し、メモリブロックから読み出されたデータが
通常の読み出し時はバッファ等に格納されるものであっ
たが、リフレッシュ時は読み出されたデータは図示しな
いゲートを介してリフレッシュ専用線より、先に読み出
したメモリブロックにそのまま書き込まれる。
この様にしてリフレソンユ動作が行われる。
〔発明力稍・７決しようとする課題〕
然しなから従来の構成では、ローアドレスＲＡＳが複数
のメモリブロックに対して共通に入力されているために
、リード／ライト時においては同じローアドレスＲＡＳ
を佇するメモリブロック全て活性化されることになり、
本来り一ド／ライト時は所望のメモリブロックのみ活性
化されれば良いのに、不要なメモリブロックまで活性化
されるのでは、消費電力の増加となり、装置に占める電
源部の割合が大となるため、装置の小型化を図る上は非
常に好ましくないとの欠点があった。
のメモリブロックに対して共通に入力されているために
、リード／ライト時においては同じローアドレスＲＡＳ
を佇するメモリブロック全て活性化されることになり、
本来り一ド／ライト時は所望のメモリブロックのみ活性
化されれば良いのに、不要なメモリブロックまで活性化
されるのでは、消費電力の増加となり、装置に占める電
源部の割合が大となるため、装置の小型化を図る上は非
常に好ましくないとの欠点があった。
従って、メモリ回路のり一ド／ライトを行う際の電力消
費址を少なくすることを目的とするものである。
費址を少なくすることを目的とするものである。
（課題を解決するための手段〕
かかる目的は、ダイナミックメモリ素子よりなる複雑の
メモリブロック１０３１〜１０３ 、を有し、該複数の
メモリブロック１０３．〜１０３ｎはアドレスＡＤの上
位ビットと下位ビットのデコード出力によりアドレス指
定されるように構成されたメモリ回路において、リード
／ライトモードとリフレッシュモードを指定するモード
指定部１と、前記アドレス八〇の下位ビットをデコード
する第２デコーダ４ｚの出力により特定のメモリブロッ
ク１０３１〜１０３、にのみアドレスのデコード出力を
与えるアドレス出力制御回路３とを備え、該モード指定
部ｌが該リフレッシュモードを指定した時は該複数のメ
モリブロック１０３．〜１０３ 、ｌの全メモリブロッ
クに対してアドレスのデコード出力を同時に与え、該モ
ード指定部１が該リード／ライトモードを指定した時は
該複数のメモリブロック１０３．〜１０３ 、、の内任
意のメモリブロックのみアドレスの上位ビットと下位ビ
ットのデコード出力を与えてアドレスを指定するように
したことを特徴とするメモリ回路により達成される。
メモリブロック１０３１〜１０３ 、を有し、該複数の
メモリブロック１０３．〜１０３ｎはアドレスＡＤの上
位ビットと下位ビットのデコード出力によりアドレス指
定されるように構成されたメモリ回路において、リード
／ライトモードとリフレッシュモードを指定するモード
指定部１と、前記アドレス八〇の下位ビットをデコード
する第２デコーダ４ｚの出力により特定のメモリブロッ
ク１０３１〜１０３、にのみアドレスのデコード出力を
与えるアドレス出力制御回路３とを備え、該モード指定
部ｌが該リフレッシュモードを指定した時は該複数のメ
モリブロック１０３．〜１０３ 、ｌの全メモリブロッ
クに対してアドレスのデコード出力を同時に与え、該モ
ード指定部１が該リード／ライトモードを指定した時は
該複数のメモリブロック１０３．〜１０３ 、、の内任
意のメモリブロックのみアドレスの上位ビットと下位ビ
ットのデコード出力を与えてアドレスを指定するように
したことを特徴とするメモリ回路により達成される。
以上の如く構成することにより本発明は、モードセレク
タの選択結果がアドレス出力制御回路に入力されていて
、この選択結果に従ってアドレス出力制御回路で任意の
メモリブロックを指定するか、全メモリブロックを指定
するかの制御を行うことができる。
タの選択結果がアドレス出力制御回路に入力されていて
、この選択結果に従ってアドレス出力制御回路で任意の
メモリブロックを指定するか、全メモリブロックを指定
するかの制御を行うことができる。
即ち、通常のリード／ライト時において所望のメモリブ
ロック以外のメモリブロックは活性化されないので、活
性化に要する電力消費はなく、リード／ライトにおける
無用の電力消費がなくなる。
ロック以外のメモリブロックは活性化されないので、活
性化に要する電力消費はなく、リード／ライトにおける
無用の電力消費がなくなる。
［実 施 例〕
以下、本発明の一実施例を第２図を参照しつつ詳細に説
明する。
明する。
本発明の構成について説明すると、まず従来同様の如く
、外部装置からのアドレスＡＤがアドレスバッファ１０
０に一旦格納される。
、外部装置からのアドレスＡＤがアドレスバッファ１０
０に一旦格納される。
このアドレスバッファ１００に格納されたアドレスＡＤ
における１−位の数ピントは、メモリブロック１０３ｉ
、 １０３□・・・のローアドレスＲＡＳを示すものと
し、下位の数ビットは同じくメモリブロック１０３、、
１０３□・・のカラムアドレスＣＡＳを示すものである
。
における１−位の数ピントは、メモリブロック１０３ｉ
、 １０３□・・・のローアドレスＲＡＳを示すものと
し、下位の数ビットは同じくメモリブロック１０３、、
１０３□・・のカラムアドレスＣＡＳを示すものである
。
そして、ローアドレスＲＡＳは複数のローアドレスデコ
ーダ１０１，１０１’に供給され、（ローアドレスＲＡ
Ｓを複数のローアドレスデコーダに入力するのは、例え
ば、近傍する２つのメモリブロックを１組として、デコ
ーダでデコードしているためである。然も、従来技術で
説明した様に、メモリブロックがＩＸｎビットの構成を
とっているので、近傍のメモリブロック２つを１組とし
てデコードすることにより、アクセス時間を高速化を図
ることができる。）一方、カラムアドレスＣＡＳはカラ
ムアドレスデコーダ１０２に供給されて、メモリブロッ
ク１０３１．１０３□・上の後述する任意の記ｔα素子
チップ２ａ、２ｂ ・・・を指定する。
ーダ１０１，１０１’に供給され、（ローアドレスＲＡ
Ｓを複数のローアドレスデコーダに入力するのは、例え
ば、近傍する２つのメモリブロックを１組として、デコ
ーダでデコードしているためである。然も、従来技術で
説明した様に、メモリブロックがＩＸｎビットの構成を
とっているので、近傍のメモリブロック２つを１組とし
てデコードすることにより、アクセス時間を高速化を図
ることができる。）一方、カラムアドレスＣＡＳはカラ
ムアドレスデコーダ１０２に供給されて、メモリブロッ
ク１０３１．１０３□・上の後述する任意の記ｔα素子
チップ２ａ、２ｂ ・・・を指定する。
次に本発明の具体的動作説明を行う。
第２図において、１０１はローアドレスデコーダ、１０
２はカラムアドレスデコーダ、１０３．、１０３□ ・
・・はメモリブロック、１はリード／ライトモード、及
びリフレッシュモードを指定するモード指定部、２ａ、
２ｂ、・・・はダイナミックメモリ素子（以下、ｊ■に
記憶素子と呼ぶ） 、３ａ、３ｂ ・・・・はメモリ
ブロック１０３．、１０３□、・・・・を構成する任意
のチップ２ａ１２ｂｌ・・・・のアドレスを制’＜：ｆ
ｌｌするアドレス出力制御回路をそれぞれ示す。
２はカラムアドレスデコーダ、１０３．、１０３□ ・
・・はメモリブロック、１はリード／ライトモード、及
びリフレッシュモードを指定するモード指定部、２ａ、
２ｂ、・・・はダイナミックメモリ素子（以下、ｊ■に
記憶素子と呼ぶ） 、３ａ、３ｂ ・・・・はメモリ
ブロック１０３．、１０３□、・・・・を構成する任意
のチップ２ａ１２ｂｌ・・・・のアドレスを制’＜：ｆ
ｌｌするアドレス出力制御回路をそれぞれ示す。
まず、メモリ回路のリフレッシュ時の動作について説明
する。
する。
いま、モード指定部ｌはリフレッシュモードを指定して
いるものとし、これがメモリブロック１゜３、、１０３
□・・・・を構成する記憶素子２ａ、２ｂ＋・・・毎に
対応して設けられたアドレス出力制御回路３ａ、３ｂ
・・に各々入力される。
いるものとし、これがメモリブロック１゜３、、１０３
□・・・・を構成する記憶素子２ａ、２ｂ＋・・・毎に
対応して設けられたアドレス出力制御回路３ａ、３ｂ
・・に各々入力される。
リフレッシュモードが指定された後、前述したローアド
レスＲＡＳがローアドレスデコーダ１０１によりデコー
ドされて記憶素子２ａ＋２ｅ、・・・を指定すると、ゲ
ートＧｂ、 Ｇｆ、でアンドがとれるのでメモリブロッ
クの記憶素子２ａ、２ｅ＋のりフレッシュ動作が行われ
る（同時に離れたメモリブロック上の記ｊＱ素子２ａ、
２ｅ、のりフレッシュ動作が行われるのは、ローアドレ
スデコーダ１０１からの出力信号がゲートＧｂ、 Ｇｆ
、にパラレルに入力されているためである。即ち、メモ
リブロック上の同一アドレスのもの全て、同時にアクセ
スしりフレッシュ動作が同時に行われるものである。）
。
レスＲＡＳがローアドレスデコーダ１０１によりデコー
ドされて記憶素子２ａ＋２ｅ、・・・を指定すると、ゲ
ートＧｂ、 Ｇｆ、でアンドがとれるのでメモリブロッ
クの記憶素子２ａ、２ｅ＋のりフレッシュ動作が行われ
る（同時に離れたメモリブロック上の記ｊＱ素子２ａ、
２ｅ、のりフレッシュ動作が行われるのは、ローアドレ
スデコーダ１０１からの出力信号がゲートＧｂ、 Ｇｆ
、にパラレルに入力されているためである。即ち、メモ
リブロック上の同一アドレスのもの全て、同時にアクセ
スしりフレッシュ動作が同時に行われるものである。）
。
この時、カラムアドレスデコーダ１０２の出力により全
メモリブロックを指定する。なぜならば、上述した様に
、リフレッシュ時は全メモリブロックに対して同時にリ
フレッシュ動作を行うためである。
メモリブロックを指定する。なぜならば、上述した様に
、リフレッシュ時は全メモリブロックに対して同時にリ
フレッシュ動作を行うためである。
次にメモリ回路のり一ド／ライト時の動作について説明
する。
する。
今度はモード指定部１によりリード／ライトモードが指
定されると、これがリフレッシュ時と同様に各々アドレ
ス出力制御回路３ａ、３ｂ ・・・に入力される。
定されると、これがリフレッシュ時と同様に各々アドレ
ス出力制御回路３ａ、３ｂ ・・・に入力される。
リード／ライトモードが指定された後、前述したローア
ドレスＲＡＳがローアドレスデコーダ１０１によりデコ
ードされて任意の記憶素子２ａ＋２ｂ、・・・・を指定
する。
ドレスＲＡＳがローアドレスデコーダ１０１によりデコ
ードされて任意の記憶素子２ａ＋２ｂ、・・・・を指定
する。
一方、カラムアドレスＣＡＳはカラムアドレスデコーダ
１０２によって任意のメモリブロックを指定し、任意の
メモリブロックに入力されると共に、デコーダしたメモ
リブロック上の記憶素子に対応して設けられたアドレス
出力制御回路に供給される。
１０２によって任意のメモリブロックを指定し、任意の
メモリブロックに入力されると共に、デコーダしたメモ
リブロック上の記憶素子に対応して設けられたアドレス
出力制御回路に供給される。
そして、このアドレス出力制御卸回路内でリード／ライ
トモードと、ローアドレスデコーダ１０１によりデコー
ドされたローアドレスｌ？Ａｓと、カラムアドレスデコ
ーダ１０２によりデコードされたカラムアドレスＣＡＳ
とのアンドをとる。
トモードと、ローアドレスデコーダ１０１によりデコー
ドされたローアドレスｌ？Ａｓと、カラムアドレスデコ
ーダ１０２によりデコードされたカラムアドレスＣＡＳ
とのアンドをとる。
例えばカラムアドレスデコーダ１０２がメモリブロック
１０３．を指定したものとし、一方ローアドレスデコー
ダ１０１がチップ２ａを指定したとすると、ゲートＧａ
によりゲートが開き、記憶素子２ａについてのみリード
／ライト動作が行われる。
１０３．を指定したものとし、一方ローアドレスデコー
ダ１０１がチップ２ａを指定したとすると、ゲートＧａ
によりゲートが開き、記憶素子２ａについてのみリード
／ライト動作が行われる。
即ち、他の記憶素子についてはゲートが閉じた状態にあ
るので、本当に使用するに値するメモリブロック上の記
憶素子について電力が消費されるため、リードライト時
については無意味な電力は消費されることはない。
るので、本当に使用するに値するメモリブロック上の記
憶素子について電力が消費されるため、リードライト時
については無意味な電力は消費されることはない。
尚、メモリブロックは１つのブロックが更にサブブロッ
クに分割され、サブブロック毎にカラムアドレスデコー
ダを有し、同じアドレスで動作してチップに対する負荷
の分散を行うこともある。
クに分割され、サブブロック毎にカラムアドレスデコー
ダを有し、同じアドレスで動作してチップに対する負荷
の分散を行うこともある。
以上の説明から明らかなように本発明によれば、メモリ
回路のり一ド／ライト時においてはローアドレスが特定
のメモリブロックにのみ与えられる様にしたことにより
、通常のり一ド／ライト時においては所望のメモリブロ
ック以外のメモリブロックは活性化されないので、活性
化に要する電力消費はなく、リード／ライトにおける消
費電力を節減でき、装置に占める電源部の割合が小とな
るので装置の小型化に寄与し、実用的に極めて有効であ
る。
回路のり一ド／ライト時においてはローアドレスが特定
のメモリブロックにのみ与えられる様にしたことにより
、通常のり一ド／ライト時においては所望のメモリブロ
ック以外のメモリブロックは活性化されないので、活性
化に要する電力消費はなく、リード／ライトにおける消
費電力を節減でき、装置に占める電源部の割合が小とな
るので装置の小型化に寄与し、実用的に極めて有効であ
る。
第１図は本発明の原理図、
第２図は本発明の一実施例の具体的構成図、第３図は従
来のメモリ回路の動作の説明図である。 図において、 ■はモート指定部、 ３はアクセス出力制御回路、 １００はアドレスハソファ、 １０１はローアドレスデニ１−ダ、 １０２はカラムアドレスデコーダ、 １０３はメモリブロックをそれぞれ示す。 代理人 弁理士 井 桁 貞 − 李企期自原理口 ントφ５日月ｊ−チー１〔イ列Ｉ：へ・丁場、冥ｆ奎白
り茎犀へＣ口第２図 ７ト１ずｉ！；！より イ崖禾ｊメモリロどト＾オｐ仔９すり耳１片第３図
来のメモリ回路の動作の説明図である。 図において、 ■はモート指定部、 ３はアクセス出力制御回路、 １００はアドレスハソファ、 １０１はローアドレスデニ１−ダ、 １０２はカラムアドレスデコーダ、 １０３はメモリブロックをそれぞれ示す。 代理人 弁理士 井 桁 貞 − 李企期自原理口 ントφ５日月ｊ−チー１〔イ列Ｉ：へ・丁場、冥ｆ奎白
り茎犀へＣ口第２図 ７ト１ずｉ！；！より イ崖禾ｊメモリロどト＾オｐ仔９すり耳１片第３図
Claims (1)
- 【特許請求の範囲】 ダイナミックメモリ素子よりなる複数のメモリブロック
（１０３＿１〜１０３＿ｎ）を有し、該複数のメモリブ
ロック（１０３＿１〜１０３＿ｎ）はアドレス（ＡＤ）
の上位ビットと下位ビットのデコード出力によりアドレ
ス指定されるように構成されたメモリ回路において、 リード／ライトモードとリフレッシュモードを指定する
モード指定部（１）と、 前記アドレス（ＡＤ）の上位ビットをデコードする第１
デコーダ（４＿１、４＿３）及び、該アドレス（ＡＤ）
の下位ビットをデコードする第２デコーダ（４＿２）の
出力が入力される一方、該モード指定部（１）の出力に
より特定のメモリブロック（１０３＿１〜１０３＿ｎ）
にのみアドレスのデコード出力を与えるアドレス出力制
御回路（３）とを備え、 該モード指定部（１）が該リフレッシュモードを指定し
た時は該複数のメモリブロック（１０３＿１〜１０３＿
ｎ）の全メモリブロックに対してアドレスのデコード出
力を同時に与え、該モード指定部（１）が該リード／ラ
イトモードを指定した時は該複数のメモリブロック（１
０３＿１〜１０３＿ｎ）の内任意のメモリブロックのみ
アドレスの上位ビットと下位ビットのデコード出力を与
えてアドレスを指定するようにしたことを特徴とするメ
モリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085842A JPH01258049A (ja) | 1988-04-06 | 1988-04-06 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085842A JPH01258049A (ja) | 1988-04-06 | 1988-04-06 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258049A true JPH01258049A (ja) | 1989-10-16 |
Family
ID=13870118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085842A Pending JPH01258049A (ja) | 1988-04-06 | 1988-04-06 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8107746B2 (en) * | 2008-10-08 | 2012-01-31 | Megachips Corporation | Image processor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581890A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | ダイナミツク半導体記憶装置の駆動方式 |
| JPS58139392A (ja) * | 1982-02-15 | 1983-08-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS61220192A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS6220197A (ja) * | 1985-07-18 | 1987-01-28 | Seiko Epson Corp | リフレツシユ制御回路 |
-
1988
- 1988-04-06 JP JP63085842A patent/JPH01258049A/ja active Pending
Patent Citations (4)
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