JPH09180450A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09180450A JPH09180450A JP7333089A JP33308995A JPH09180450A JP H09180450 A JPH09180450 A JP H09180450A JP 7333089 A JP7333089 A JP 7333089A JP 33308995 A JP33308995 A JP 33308995A JP H09180450 A JPH09180450 A JP H09180450A
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Abstract
(57)【要約】
【課題】データの読出し，書込み動作時の消費電力の低
減をはかり、かつ適用範囲を拡大する。 【解決手段】同時に並列入出力されるデータの基本のビ
ット数と同一数のメモリセルＭＣを行方向に、所定数を
列方向に配置し、これらメモリセルＭＣの各列と対応し
選択されたメモリセルのデータを伝達する複数のビット
線ＢＬ１１，ＢＬ１２〜ＢＬ８１，ＢＬ８２をそれぞれ
備えたセルブロックＣＢ１〜ＣＢ４を設ける。各セルブ
ロックと対応するブロックアドレスの情報及び同時選択
するセルブロック数の情報を含む選択ブロックアドレス
信号ＳＢＡをデコードしてセルブロックＣＢ１〜ＣＢ４
のうちの所定の数のセルブロックを選択するセルブロッ
ク選択回路２を設ける。選択されたセルブロックの１行
を選択しデータの読出し，書込みを行う。
減をはかり、かつ適用範囲を拡大する。 【解決手段】同時に並列入出力されるデータの基本のビ
ット数と同一数のメモリセルＭＣを行方向に、所定数を
列方向に配置し、これらメモリセルＭＣの各列と対応し
選択されたメモリセルのデータを伝達する複数のビット
線ＢＬ１１，ＢＬ１２〜ＢＬ８１，ＢＬ８２をそれぞれ
備えたセルブロックＣＢ１〜ＣＢ４を設ける。各セルブ
ロックと対応するブロックアドレスの情報及び同時選択
するセルブロック数の情報を含む選択ブロックアドレス
信号ＳＢＡをデコードしてセルブロックＣＢ１〜ＣＢ４
のうちの所定の数のセルブロックを選択するセルブロッ
ク選択回路２を設ける。選択されたセルブロックの１行
を選択しデータの読出し，書込みを行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に複数ビットのデータを同時に並列入出力する機
能を備えた半導体記憶装置に関する。
し、特に複数ビットのデータを同時に並列入出力する機
能を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は、通常、適用する上位
システムによって、複数ビット、例えば４ビット，８ビ
ット，１６ビット，３２ビットのうちの１つをデータの
単位として同時に並列入出力することが多く、このよう
な複数ビットのデータを１アドレスとして複数アドレス
を配置したメモリセルアレイを備えている。
システムによって、複数ビット、例えば４ビット，８ビ
ット，１６ビット，３２ビットのうちの１つをデータの
単位として同時に並列入出力することが多く、このよう
な複数ビットのデータを１アドレスとして複数アドレス
を配置したメモリセルアレイを備えている。
【０００３】このような半導体記憶装置においては、そ
のメモリセルアレイは、行方向，列方向それぞれに複数
個ずつのメモリセルを配置し、行アドレス信号によりそ
の一行を選択し、列アドレス信号により選択された一行
のうちの同時に並列入出力する複数個のメモリセル（複
数ビット）を選択してデータの入出力を行う。ここで、
行アドレス信号により一行分のメモリセルが選択される
と、これらメモリセルそれぞれと対応するビット線に対
し、メモリセルのデータに応じた充放電が行なわれ、こ
れらビット線はメモリセルのデータと対応したレベルと
なる。従って、アドレス数（メモリ容量）が増大すると
一行のメモリセルの数が増大し、選択時のビット線の充
放電による電力消費量が増大する上、動作速度も遅くな
る。
のメモリセルアレイは、行方向，列方向それぞれに複数
個ずつのメモリセルを配置し、行アドレス信号によりそ
の一行を選択し、列アドレス信号により選択された一行
のうちの同時に並列入出力する複数個のメモリセル（複
数ビット）を選択してデータの入出力を行う。ここで、
行アドレス信号により一行分のメモリセルが選択される
と、これらメモリセルそれぞれと対応するビット線に対
し、メモリセルのデータに応じた充放電が行なわれ、こ
れらビット線はメモリセルのデータと対応したレベルと
なる。従って、アドレス数（メモリ容量）が増大すると
一行のメモリセルの数が増大し、選択時のビット線の充
放電による電力消費量が増大する上、動作速度も遅くな
る。
【０００４】そこで、消費電力を低減しかつ動作速度を
速くするために、近年では、メモリセルアレイを複数個
に分割して、分割動作されるようにした半導体記憶装置
が多く提案されている（例えば、特開昭５８−２１１３
９３等参照）。
速くするために、近年では、メモリセルアレイを複数個
に分割して、分割動作されるようにした半導体記憶装置
が多く提案されている（例えば、特開昭５８−２１１３
９３等参照）。
【０００５】メモリセルアレイを複数個に分解して分割
動作させるようにした一般的な半導体記憶装置の一例を
図４に示す。
動作させるようにした一般的な半導体記憶装置の一例を
図４に示す。
【０００６】この半導体記憶装置は、行方向，列方向に
所定数ずつ配数された複数のメモリセルＭＣ、これら複
数のメモリセルＭＣの各行それぞれと対応して設けられ
選択レベルのとき対応する行のメモリセルを選択状態と
する複数のブロックワード線ＢＷ１ｘ〜ＢＷｍｘ、並び
に複数のメモリセルＭＣの各列それぞれと対応して設け
られ対応する列の選択状態のメモリセルのデータを伝達
する複数の第１及び第２のビット線ＢＬ１１，ＢＬ１２
〜ＢＬｎ１，ＢＬｎ２をそれぞれ備えた複数のメモリブ
ロック（ＭＢ１ｘ，ＭＢ２ｘ，・・・）と、これらメモ
リブロック（ＭＢ１ｘ，ＭＢ２ｘ，・・・）それぞれの
互いに対応する１行ずつの１組に１本の割合で設けられ
た複数のワード線ＷＬ１〜ＷＬｍと、行アドレス信号Ｒ
ＡＤに従って複数のワード線ＷＬ１〜ＷＬｍのうちの１
本を選択レベルとする行選択回路１と、メモリブロック
（ＭＢ１ｘ，ＭＢ２ｘ，・・・）それぞれと対応して設
けられ対応するメモリブロック選択信号（ＢＳ１，ＢＳ
２，・・・）が選択レベルのとき対応するメモリブロッ
クの選択レベルのワード線と対応するブロックワード線
を選択レベルとする複数のブロック行選択回路（ＢＲＳ
１，ＢＲＳ２，・・・）と、メモリブロック（ＭＢ１
ｘ，ＭＢ２ｘ，・・・）それぞれと対応して設けられプ
リチャージ制御信号ＰＣＣに従って所定のタイミングで
対応するメモリブロックの複数の第１，第２のビット線
ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２をプリチャー
ジする複数のプリチャージ回路（Ｐ１ｘ，Ｐ２ｘ，・・
・）と、列アドレス信号ＣＡＤをデコードして列選択信
号ＣＳＳを発生する列デコーダ５と、メモリブロック
（ＭＢ１ｘ，ＭＢ２ｘ，・・・）それぞれと対応して設
けられ対応するメモリブロック選択信号が選択レベルの
とき列選択信号ＣＳＳに従って対応するメモリブロック
の所定の第１，第２のビット線をデータバス４と接続す
る複数の列スイッチ回路（ＣＳ１，ＳＣ２，・・・）と
を有する構成となっている。
所定数ずつ配数された複数のメモリセルＭＣ、これら複
数のメモリセルＭＣの各行それぞれと対応して設けられ
選択レベルのとき対応する行のメモリセルを選択状態と
する複数のブロックワード線ＢＷ１ｘ〜ＢＷｍｘ、並び
に複数のメモリセルＭＣの各列それぞれと対応して設け
られ対応する列の選択状態のメモリセルのデータを伝達
する複数の第１及び第２のビット線ＢＬ１１，ＢＬ１２
〜ＢＬｎ１，ＢＬｎ２をそれぞれ備えた複数のメモリブ
ロック（ＭＢ１ｘ，ＭＢ２ｘ，・・・）と、これらメモ
リブロック（ＭＢ１ｘ，ＭＢ２ｘ，・・・）それぞれの
互いに対応する１行ずつの１組に１本の割合で設けられ
た複数のワード線ＷＬ１〜ＷＬｍと、行アドレス信号Ｒ
ＡＤに従って複数のワード線ＷＬ１〜ＷＬｍのうちの１
本を選択レベルとする行選択回路１と、メモリブロック
（ＭＢ１ｘ，ＭＢ２ｘ，・・・）それぞれと対応して設
けられ対応するメモリブロック選択信号（ＢＳ１，ＢＳ
２，・・・）が選択レベルのとき対応するメモリブロッ
クの選択レベルのワード線と対応するブロックワード線
を選択レベルとする複数のブロック行選択回路（ＢＲＳ
１，ＢＲＳ２，・・・）と、メモリブロック（ＭＢ１
ｘ，ＭＢ２ｘ，・・・）それぞれと対応して設けられプ
リチャージ制御信号ＰＣＣに従って所定のタイミングで
対応するメモリブロックの複数の第１，第２のビット線
ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２をプリチャー
ジする複数のプリチャージ回路（Ｐ１ｘ，Ｐ２ｘ，・・
・）と、列アドレス信号ＣＡＤをデコードして列選択信
号ＣＳＳを発生する列デコーダ５と、メモリブロック
（ＭＢ１ｘ，ＭＢ２ｘ，・・・）それぞれと対応して設
けられ対応するメモリブロック選択信号が選択レベルの
とき列選択信号ＣＳＳに従って対応するメモリブロック
の所定の第１，第２のビット線をデータバス４と接続す
る複数の列スイッチ回路（ＣＳ１，ＳＣ２，・・・）と
を有する構成となっている。
【０００７】なお、この半導体記憶装置では、図５に示
すように、各メモリセルＭＣを、トランジスタＱ１〜Ｑ
４及び抵抗素子Ｒ１，Ｒ２から成るフリップフロップ回
路によるスタティック型とし、プリチャージ回路Ｐｋｘ
（ｋ＝１，２，・・・）を、トランジスタＱ５，Ｑ６を
通して第１，第２のビット線ＢＬｊ１，ＢＬｊ２（ｊ＝
１〜ｎ）に電源電位Ｖｃｃを供給する回路としている。
すように、各メモリセルＭＣを、トランジスタＱ１〜Ｑ
４及び抵抗素子Ｒ１，Ｒ２から成るフリップフロップ回
路によるスタティック型とし、プリチャージ回路Ｐｋｘ
（ｋ＝１，２，・・・）を、トランジスタＱ５，Ｑ６を
通して第１，第２のビット線ＢＬｊ１，ＢＬｊ２（ｊ＝
１〜ｎ）に電源電位Ｖｃｃを供給する回路としている。
【０００８】次に、この半導体記憶装置の動作について
説明する。
説明する。
【０００９】まず、行アドレス信号ＲＡＤによって行選
択回路１は複数のワード線ＷＬ１〜ＷＬｍのうちの１本
（例えばＷＬ１とする）を選択レベルとする。また、プ
リチャージ制御信号ＰＣＣにより、メモリブロック（Ｍ
Ｂ１ｘ，ＭＢ２ｘ，・・・）の第１，第２のビット線Ｂ
Ｌ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２を電源電位Ｖｃ
ｃレベルにプリチャージしておく。
択回路１は複数のワード線ＷＬ１〜ＷＬｍのうちの１本
（例えばＷＬ１とする）を選択レベルとする。また、プ
リチャージ制御信号ＰＣＣにより、メモリブロック（Ｍ
Ｂ１ｘ，ＭＢ２ｘ，・・・）の第１，第２のビット線Ｂ
Ｌ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２を電源電位Ｖｃ
ｃレベルにプリチャージしておく。
【００１０】続いてブロック選択信号（ＢＳ１，ＢＳ
２，・・・）のうちの１つ（例えばＢＳ１）が選択レベ
ルになると、選択レベルのブロック選択信号（ＢＳ１）
と対応するメモリブロック（ＭＢ１ｘ）の選択レベルの
ワード線（ＷＬ１）と対応するブロックワード線（ＢＷ
１ｘ）がブロック行選択回路（ＢＲＳ１）により選択レ
ベルとなり、このブロックワード線（ＢＷ１ｘ）と接続
するメモリセルＭＣが選択状態となる。そしてこの１行
のメモリセルＭＣのデータレベルによって第１，第２の
ビット線ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２が充
放電され、ビット線はメモリセルＭＣのデータレベルと
対応したレベルとなる。
２，・・・）のうちの１つ（例えばＢＳ１）が選択レベ
ルになると、選択レベルのブロック選択信号（ＢＳ１）
と対応するメモリブロック（ＭＢ１ｘ）の選択レベルの
ワード線（ＷＬ１）と対応するブロックワード線（ＢＷ
１ｘ）がブロック行選択回路（ＢＲＳ１）により選択レ
ベルとなり、このブロックワード線（ＢＷ１ｘ）と接続
するメモリセルＭＣが選択状態となる。そしてこの１行
のメモリセルＭＣのデータレベルによって第１，第２の
ビット線ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２が充
放電され、ビット線はメモリセルＭＣのデータレベルと
対応したレベルとなる。
【００１１】続いて列デコーダ５は列アドレス信号ＣＡ
Ｄをデコードして列選択信号ＣＳＳを発生し、選択レベ
ルのブロック選択信号（ＢＳ１）と対応する列スイッチ
回路（ＣＳ１）が活性化して列選択信号ＣＳＳに従って
第１，第２のビット線ＢＬ１１，ＢＬ１２〜ＢＬｎ１，
ＢＬｎ２のうちの所定のビット線を選択し、データバス
４と接続する。データバス４と接続する第１，第２のビ
ット線の数は、同時に並列入出力されるデータのビット
数と同一数であり、通常、前述の４ビット〜３２ビット
のうちの１つ、例えば８ビットに固定されている。
Ｄをデコードして列選択信号ＣＳＳを発生し、選択レベ
ルのブロック選択信号（ＢＳ１）と対応する列スイッチ
回路（ＣＳ１）が活性化して列選択信号ＣＳＳに従って
第１，第２のビット線ＢＬ１１，ＢＬ１２〜ＢＬｎ１，
ＢＬｎ２のうちの所定のビット線を選択し、データバス
４と接続する。データバス４と接続する第１，第２のビ
ット線の数は、同時に並列入出力されるデータのビット
数と同一数であり、通常、前述の４ビット〜３２ビット
のうちの１つ、例えば８ビットに固定されている。
【００１２】この半導体記憶装置では、第１，第２のビ
ット線ＢＬ１１〜ＢＬ１２〜ＢＬｎ１，ＢＬｎ２のプリ
チャージを、プリチャージ制御信号ＰＣＣにより制御す
るようになっているが、プリチャージ回路Ｐｋｘのトラ
ンジスタＱ５，Ｑ６のゲートに常時、電源電位ＶＣＣを
供給し、これらトランジスタＱ５，Ｑ６を、第１，第２
のビット線の負荷素子とする例も多い。
ット線ＢＬ１１〜ＢＬ１２〜ＢＬｎ１，ＢＬｎ２のプリ
チャージを、プリチャージ制御信号ＰＣＣにより制御す
るようになっているが、プリチャージ回路Ｐｋｘのトラ
ンジスタＱ５，Ｑ６のゲートに常時、電源電位ＶＣＣを
供給し、これらトランジスタＱ５，Ｑ６を、第１，第２
のビット線の負荷素子とする例も多い。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、メモリセルアレイを複数個に分割してメ
モリブロッック（ＭＢ１ｘ，ＭＢ２ｘ，…）とし、これ
ら複数のメモリブロックのうちの１つをブロッック選択
信号（ＢＳ１，ＢＳ２，…）により選択し、選択された
メメモリブロックの１行を選択した上でこの１行のメモ
リセルのうちの所定数（同時並列入出力するデータのビ
ット数と同一数）のメモリセル（ビット線）を選択する
構成となっているので、メモリセルアレイを分割した分
消費電力が低減され、かつ動作速度も速くなるが、選択
されたメモリブロックのうちの選択された１行のうちに
は同時並列入出力されるデータデータと対応するメモリ
セル以外のメモリセルも多数含まれており、これらメモ
リセルを含む１行分すべてのメモリセルのデータによっ
て第１，第２のビット線が充放電されるため依然として
消費電力の無駄が多いという問題点があり、また、各メ
モリブロックのビット線はプリチャージ制御信号（ＰＣ
Ｃ）によって同時に制御されるため、選択されないメモ
リブロックのビット線もプリチャージする構成となって
いるので、ビット線プリチャージによる消費電力が大き
く、仮に、メモリセルの選択と同様に選択されたメモリ
ブロックのみプリチャージしたとしても、同時並列入出
力するデータ以外のデータと対応するビット線もプリチ
ャージするので、やはり消費電力の無駄が多いという問
題点があり、更に、同時に並列入出力されるデータのビ
ット数が固定されているため、適用範囲が限定されると
いう問題点がある。
記憶装置では、メモリセルアレイを複数個に分割してメ
モリブロッック（ＭＢ１ｘ，ＭＢ２ｘ，…）とし、これ
ら複数のメモリブロックのうちの１つをブロッック選択
信号（ＢＳ１，ＢＳ２，…）により選択し、選択された
メメモリブロックの１行を選択した上でこの１行のメモ
リセルのうちの所定数（同時並列入出力するデータのビ
ット数と同一数）のメモリセル（ビット線）を選択する
構成となっているので、メモリセルアレイを分割した分
消費電力が低減され、かつ動作速度も速くなるが、選択
されたメモリブロックのうちの選択された１行のうちに
は同時並列入出力されるデータデータと対応するメモリ
セル以外のメモリセルも多数含まれており、これらメモ
リセルを含む１行分すべてのメモリセルのデータによっ
て第１，第２のビット線が充放電されるため依然として
消費電力の無駄が多いという問題点があり、また、各メ
モリブロックのビット線はプリチャージ制御信号（ＰＣ
Ｃ）によって同時に制御されるため、選択されないメモ
リブロックのビット線もプリチャージする構成となって
いるので、ビット線プリチャージによる消費電力が大き
く、仮に、メモリセルの選択と同様に選択されたメモリ
ブロックのみプリチャージしたとしても、同時並列入出
力するデータ以外のデータと対応するビット線もプリチ
ャージするので、やはり消費電力の無駄が多いという問
題点があり、更に、同時に並列入出力されるデータのビ
ット数が固定されているため、適用範囲が限定されると
いう問題点がある。
【００１４】本発明の目的はデータの読出し、書込み動
作時の消費電力の無駄をはぶいて消費電力低減をはか
り、かつ適用範囲を拡大することができる半導体記憶装
置を提供することにある。
作時の消費電力の無駄をはぶいて消費電力低減をはか
り、かつ適用範囲を拡大することができる半導体記憶装
置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向に同時並列入出力されるデータの基本のビッ
ト数と同一数ずつ、列方向に所定の複数ずつ配置された
複数のメモリセル、及びこれら複数のメモリセルの各列
それぞれと対応して設けられ対応する列の選択されたメ
モリセルのデータを伝達する複数のビット線をそれぞれ
含む複数のセルブロックと、これら複数のセルブロック
と対応するブロックアドレスの情報並びに１つ及び複数
を含む同時に選択するセルブロックの数の情報を持つ選
択ブロックアドレス信号をデコードして前記複数のセル
ブロックのうちの所定の数のセルブロックを同時に選択
するセルブロック選択回路とを備え、前記セルブロック
選択回路で選択された所定の数のセルブロックそれぞれ
の１つの行を選択してその行のメモリセルを選択しこれ
らメモリセルのデータを同時に並列入出力するようにし
て構成される。
は、行方向に同時並列入出力されるデータの基本のビッ
ト数と同一数ずつ、列方向に所定の複数ずつ配置された
複数のメモリセル、及びこれら複数のメモリセルの各列
それぞれと対応して設けられ対応する列の選択されたメ
モリセルのデータを伝達する複数のビット線をそれぞれ
含む複数のセルブロックと、これら複数のセルブロック
と対応するブロックアドレスの情報並びに１つ及び複数
を含む同時に選択するセルブロックの数の情報を持つ選
択ブロックアドレス信号をデコードして前記複数のセル
ブロックのうちの所定の数のセルブロックを同時に選択
するセルブロック選択回路とを備え、前記セルブロック
選択回路で選択された所定の数のセルブロックそれぞれ
の１つの行を選択してその行のメモリセルを選択しこれ
らメモリセルのデータを同時に並列入出力するようにし
て構成される。
【００１６】また、複数のセルブロックそれぞれにこれ
らセルブロックの各行それぞれと対応して設けられ選択
レベルのとき対応する行のメモリセルを選択する複数の
ブロックワード線を含み、前記複数のセルブロックそれ
ぞれの互いに対応する１本ずつのブロックワード線１組
に１本の割合で設けられた複数本のワード線と、行アド
レス信号に従って前記複数本のワード線のうちの１本を
選択レベルとする行選択回路と、前記複数のセルブロッ
クそれぞれと対応して設けられ対応するセルブロックが
選択されたときこの選択されたセルブロックの選択レベ
ルの前記ワード線と対応するブロックワード線を選択レ
ベルとする複数のブロック行選択回路と、前記複数のセ
ルブロックのうちの選択されたセルブロックの複数のビ
ット線を所定のデータ幅のデータバスと接続し前記選択
されたセルブロックの選択された行のメモリセルのデー
タを同時に並列入出力制御するバスインタフェース回路
とを有し、更に、複数のセルブロックそれぞれと対応し
て設けられ対応するセルブロックが選択されたときにそ
の選択されたセルブロックの複数のビット線を所定のタ
イミングでプリチャージする複数のプリチャージ回路を
備え構成される。
らセルブロックの各行それぞれと対応して設けられ選択
レベルのとき対応する行のメモリセルを選択する複数の
ブロックワード線を含み、前記複数のセルブロックそれ
ぞれの互いに対応する１本ずつのブロックワード線１組
に１本の割合で設けられた複数本のワード線と、行アド
レス信号に従って前記複数本のワード線のうちの１本を
選択レベルとする行選択回路と、前記複数のセルブロッ
クそれぞれと対応して設けられ対応するセルブロックが
選択されたときこの選択されたセルブロックの選択レベ
ルの前記ワード線と対応するブロックワード線を選択レ
ベルとする複数のブロック行選択回路と、前記複数のセ
ルブロックのうちの選択されたセルブロックの複数のビ
ット線を所定のデータ幅のデータバスと接続し前記選択
されたセルブロックの選択された行のメモリセルのデー
タを同時に並列入出力制御するバスインタフェース回路
とを有し、更に、複数のセルブロックそれぞれと対応し
て設けられ対応するセルブロックが選択されたときにそ
の選択されたセルブロックの複数のビット線を所定のタ
イミングでプリチャージする複数のプリチャージ回路を
備え構成される。
【００１７】また、同時に選択するセルブロックの数の
情報を、１つ、複数及び全部を含む数の情報とし、この
数の情報のうちの全部と対応する複数のセルブロックを
１つのメモリブロックとしてこのメモリブロックを複数
備え、これら複数のメモリブロックのうちの１つを選択
するメモリブロック選択回路を設け、このメモリブロッ
ク選択回路で選択されたメモリブロックのうちの選択さ
れたセルブロックの選択された行のメモリセルのデータ
を同時に並列入出力するようにし、更に、複数のメモリ
ブロックそれぞれの複数のセルブロックそれぞれの互い
に対応する１行ずつの１組に１本の割合で設けられて行
アドレス信号に従って選択レベルとなる複数のワード線
を備え、セルブロック選択回路による前記複数のメモリ
ブロックそれぞれの複数のセルブロックのうちの所数の
セルブロックの選択をメモリブロック選択回路を通して
行うようにし、前記メモリブロック選択回路を通して選
択されたセルブロックの前記複数のワード線のうちの選
択レベルのワード線と対応する行のメモリセルを選択し
てこれらメモリセルのデータを同時に並列入出力するよ
うにして構成される。
情報を、１つ、複数及び全部を含む数の情報とし、この
数の情報のうちの全部と対応する複数のセルブロックを
１つのメモリブロックとしてこのメモリブロックを複数
備え、これら複数のメモリブロックのうちの１つを選択
するメモリブロック選択回路を設け、このメモリブロッ
ク選択回路で選択されたメモリブロックのうちの選択さ
れたセルブロックの選択された行のメモリセルのデータ
を同時に並列入出力するようにし、更に、複数のメモリ
ブロックそれぞれの複数のセルブロックそれぞれの互い
に対応する１行ずつの１組に１本の割合で設けられて行
アドレス信号に従って選択レベルとなる複数のワード線
を備え、セルブロック選択回路による前記複数のメモリ
ブロックそれぞれの複数のセルブロックのうちの所数の
セルブロックの選択をメモリブロック選択回路を通して
行うようにし、前記メモリブロック選択回路を通して選
択されたセルブロックの前記複数のワード線のうちの選
択レベルのワード線と対応する行のメモリセルを選択し
てこれらメモリセルのデータを同時に並列入出力するよ
うにして構成される。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１９】図１は本発明の第１の実施の形態を示すブ
ロック図である。
ロック図である。
【００２０】この実施の形態は、行方向に同時並列入出
力するデータの基本のビット数と同一数（図１では８）
ずつ、列方向に所定の複数（図１ではｍ）ずつ配置され
た複数のメモリセルＭＣ、これら複数のメモリセルの各
行それぞれと対応して設けられ選択レベルのとき対応す
る行のメモリセルＭＣを選択状態とする複数のブロック
ワード線ＢＷ１〜ＢＷｍ、並びに複数の各列それぞれと
対応して設けられ対応する列の選択状態のメモリセルＭ
Ｃのデータを伝達する複数の第１及び第２のビット線Ｂ
Ｌ１１，ＢＬ１２〜ＢＬ８１，ＢＬ８２をそれぞれ備え
た複数（４）のセルブロックＣＢ１〜ＣＢ４と、これら
セルブロックＣＢ１〜ＣＢ４それぞれの互いに対応する
１本ずつのブロックワード線（例えばＢＷ１）１組に１
本の割合で設けられた複数のワード線ＷＬ１〜ＷＬｍ
と、行アドレス信号ＲＡＤに従って複数のワード線ＷＬ
１〜ＷＬｍのうちの１本を選択レベルとする行選択回路
１と、セルブロックＣＢ１〜ＣＢ４それぞれと対応して
設けられ対応するセルブロック選択信号（ＣＢＳ１〜Ｃ
ＢＳ４）が選択レベルのとき対応するセルブロックの選
択レベルのワード線と対応するブロックワード線を選択
レベルとする複数のブロック行選択回路ＣＢＲＳ１〜Ｃ
ＢＲＳ４と、セルブロックＣＢ１〜ＣＢ４それぞれと対
応するブロックアドレスの情報並びに１つ、複数及び全
部を含む同時に選択するセルブロックの数の情報を持つ
選択ブロックアドレス信号ＳＢＡをデコードしてセルブ
ロック選択信号ＣＢＳ１〜ＣＢＳ４のうちの所定の信号
を選択レベルとするセルブロック選択回路２と、セルブ
ロックＣＢ１〜ＣＢ４それぞれと対応して設けられ対応
するセルブロック選択信号が選択レベルのときプリチャ
ージ制御信号ＰＣＣのアクティブレベルに応答して対応
するセルブロックの第１，第２のビット線ＢＬ１１，Ｂ
Ｌ１２〜ＢＬ８１，ＢＬ８２をプリチャージするプリチ
ャージ制御回路ＰＣ１〜ＰＣ４及びプリチャージ回路Ｐ
１〜Ｐ４と、選択レベルのセルブロック選択信号と対応
するセルブロックの第１，第２のビット線ＢＬ１１，Ｂ
Ｌ１２〜ＢＬ８１，ＢＬ８２をデータバス４と接続する
バスインタフェース回路３とを有する構成となってい
る。
力するデータの基本のビット数と同一数（図１では８）
ずつ、列方向に所定の複数（図１ではｍ）ずつ配置され
た複数のメモリセルＭＣ、これら複数のメモリセルの各
行それぞれと対応して設けられ選択レベルのとき対応す
る行のメモリセルＭＣを選択状態とする複数のブロック
ワード線ＢＷ１〜ＢＷｍ、並びに複数の各列それぞれと
対応して設けられ対応する列の選択状態のメモリセルＭ
Ｃのデータを伝達する複数の第１及び第２のビット線Ｂ
Ｌ１１，ＢＬ１２〜ＢＬ８１，ＢＬ８２をそれぞれ備え
た複数（４）のセルブロックＣＢ１〜ＣＢ４と、これら
セルブロックＣＢ１〜ＣＢ４それぞれの互いに対応する
１本ずつのブロックワード線（例えばＢＷ１）１組に１
本の割合で設けられた複数のワード線ＷＬ１〜ＷＬｍ
と、行アドレス信号ＲＡＤに従って複数のワード線ＷＬ
１〜ＷＬｍのうちの１本を選択レベルとする行選択回路
１と、セルブロックＣＢ１〜ＣＢ４それぞれと対応して
設けられ対応するセルブロック選択信号（ＣＢＳ１〜Ｃ
ＢＳ４）が選択レベルのとき対応するセルブロックの選
択レベルのワード線と対応するブロックワード線を選択
レベルとする複数のブロック行選択回路ＣＢＲＳ１〜Ｃ
ＢＲＳ４と、セルブロックＣＢ１〜ＣＢ４それぞれと対
応するブロックアドレスの情報並びに１つ、複数及び全
部を含む同時に選択するセルブロックの数の情報を持つ
選択ブロックアドレス信号ＳＢＡをデコードしてセルブ
ロック選択信号ＣＢＳ１〜ＣＢＳ４のうちの所定の信号
を選択レベルとするセルブロック選択回路２と、セルブ
ロックＣＢ１〜ＣＢ４それぞれと対応して設けられ対応
するセルブロック選択信号が選択レベルのときプリチャ
ージ制御信号ＰＣＣのアクティブレベルに応答して対応
するセルブロックの第１，第２のビット線ＢＬ１１，Ｂ
Ｌ１２〜ＢＬ８１，ＢＬ８２をプリチャージするプリチ
ャージ制御回路ＰＣ１〜ＰＣ４及びプリチャージ回路Ｐ
１〜Ｐ４と、選択レベルのセルブロック選択信号と対応
するセルブロックの第１，第２のビット線ＢＬ１１，Ｂ
Ｌ１２〜ＢＬ８１，ＢＬ８２をデータバス４と接続する
バスインタフェース回路３とを有する構成となってい
る。
【００２１】セルブロック選択回路２は、例えば図２
（Ａ）に示すように、ＡＮＤゲートＡＧ１〜ＡＧ７とＯ
ＲゲートＯＧ１〜ＯＧ４とを備え、３ビット（ＳＢＡ０
〜ＳＢＡ２）の選択ブロックアドレス信号ＳＢＡをデコ
ードしてセルブロック選択信号ＣＢＳ１〜ＣＢＳ４を出
力する。このセルブロック選択回路２による選択ブロッ
クアドレス信号ＳＢＡとセルブロック選択信号ＣＢＳ１
〜ＣＢＳ４とのレベル関係は図２（Ｂ）のとおりであ
り、選択ブロックアドレス信号ＳＢＡの最上位ビットＳ
ＢＡ２が“１”のとき、下位側の２ビットＳＢＡ０〜Ｓ
ＢＡ１でセルブロック選択信号ＣＢＳ１〜ＣＢＳ４のう
ちの１つずつを選択レベル（“１”）とし、上位側２ビ
ット（ＳＢＡ２，ＳＢＡ１）が“０１”のとき、最下位
ビットＳＢＡ０でセルブロック選択信号２つずつの２組
（ＣＢＳ１，ＣＢＳ２／ＣＢＳ３，ＣＢＳ４）のうちの
一方の組の２信号を同時に選択レベルとし、上位側２ビ
ットが“００”のとき、最下位ビットが“１”であれば
全てのセルブロック選択信号を選択レベルとし、“０”
のとき全てを非選択レベルとする。
（Ａ）に示すように、ＡＮＤゲートＡＧ１〜ＡＧ７とＯ
ＲゲートＯＧ１〜ＯＧ４とを備え、３ビット（ＳＢＡ０
〜ＳＢＡ２）の選択ブロックアドレス信号ＳＢＡをデコ
ードしてセルブロック選択信号ＣＢＳ１〜ＣＢＳ４を出
力する。このセルブロック選択回路２による選択ブロッ
クアドレス信号ＳＢＡとセルブロック選択信号ＣＢＳ１
〜ＣＢＳ４とのレベル関係は図２（Ｂ）のとおりであ
り、選択ブロックアドレス信号ＳＢＡの最上位ビットＳ
ＢＡ２が“１”のとき、下位側の２ビットＳＢＡ０〜Ｓ
ＢＡ１でセルブロック選択信号ＣＢＳ１〜ＣＢＳ４のう
ちの１つずつを選択レベル（“１”）とし、上位側２ビ
ット（ＳＢＡ２，ＳＢＡ１）が“０１”のとき、最下位
ビットＳＢＡ０でセルブロック選択信号２つずつの２組
（ＣＢＳ１，ＣＢＳ２／ＣＢＳ３，ＣＢＳ４）のうちの
一方の組の２信号を同時に選択レベルとし、上位側２ビ
ットが“００”のとき、最下位ビットが“１”であれば
全てのセルブロック選択信号を選択レベルとし、“０”
のとき全てを非選択レベルとする。
【００２２】次に、この実施の形態の動作について説明
する。
する。
【００２３】まず、選択ブロックアドレス信号ＳＢＡの
最上位ビットＳＢＡ２を“１”レベルとし、セルブロッ
クを１つずつ選択して同時に並列入出力するデータのビ
ット数を８ビットの基本のビット数としたときの動作に
ついて説明する。
最上位ビットＳＢＡ２を“１”レベルとし、セルブロッ
クを１つずつ選択して同時に並列入出力するデータのビ
ット数を８ビットの基本のビット数としたときの動作に
ついて説明する。
【００２４】選択ブロックアドレス信号ＳＢＡを例えば
“１００”とすると、セルブロック選択回路２はこれを
デコードし、セルブロック選択信号ＣＢＳ１〜ＣＢＳ４
のうちのＣＢＳ１のみを選択レベルとする。すなわち、
セルブロックＣＢ１のみが選択された状態となる。
“１００”とすると、セルブロック選択回路２はこれを
デコードし、セルブロック選択信号ＣＢＳ１〜ＣＢＳ４
のうちのＣＢＳ１のみを選択レベルとする。すなわち、
セルブロックＣＢ１のみが選択された状態となる。
【００２５】プリチャージ制御信号ＰＣＣがアクティブ
レベルになると、選択レベルのセルブロック選択信号Ｃ
ＢＳ１と対応するプリチャージ制御回路ＰＣ１及びプリ
チャージ回路Ｐ１によって、セルブロックＣＢ１の第
１，第２のビット線ＢＬ１１，ＢＬ１２〜ＢＬ８１，Ｂ
Ｌ８２がプリチャージされる。
レベルになると、選択レベルのセルブロック選択信号Ｃ
ＢＳ１と対応するプリチャージ制御回路ＰＣ１及びプリ
チャージ回路Ｐ１によって、セルブロックＣＢ１の第
１，第２のビット線ＢＬ１１，ＢＬ１２〜ＢＬ８１，Ｂ
Ｌ８２がプリチャージされる。
【００２６】続いて行選択回路１によって行アドレス信
号ＲＡＤがデコードされ、ワード線ＷＬ１〜ＷＬｍのう
ちの１本（例えばＷＬ１）が選択レベルとなる。する
と、ブロック行選択回路ＣＢＲＳ１によって、選択レベ
ルのワード線（ＷＬ１）と対応するセルブロックＣＢ１
のブロックワード線（ＢＷ１）が選択レベルとなり、こ
のブロックワード線（ＢＷ１）と接続する８個のメモリ
セルＭＣが選択状態になって、読出し動作時には、セル
ブロックＣＢ１の第１，第２のビット線ＢＬ１１，ＢＬ
１２〜ＢＬ８１，ＢＬ８２がこれらメモリセルＭＣの記
憶データのレベルに従って充放電され、記憶データに応
じたレベルとなる。
号ＲＡＤがデコードされ、ワード線ＷＬ１〜ＷＬｍのう
ちの１本（例えばＷＬ１）が選択レベルとなる。する
と、ブロック行選択回路ＣＢＲＳ１によって、選択レベ
ルのワード線（ＷＬ１）と対応するセルブロックＣＢ１
のブロックワード線（ＢＷ１）が選択レベルとなり、こ
のブロックワード線（ＢＷ１）と接続する８個のメモリ
セルＭＣが選択状態になって、読出し動作時には、セル
ブロックＣＢ１の第１，第２のビット線ＢＬ１１，ＢＬ
１２〜ＢＬ８１，ＢＬ８２がこれらメモリセルＭＣの記
憶データのレベルに従って充放電され、記憶データに応
じたレベルとなる。
【００２７】バスインタフェース回路３は、選択レベル
のセルブロック選択信号ＣＢＳ１に従って、対応するセ
ルブロックＣＢ１の第１，第２のビット線ＢＬ１１，Ｂ
Ｌ１２〜ＢＬ８１，ＢＬ８２をデータバス４と接続し、
読出し動作時には、メモリセルＭＣの記憶データに応じ
たレベルのこれら第１，第２のビット線のデータをデー
タバス４を通して外部へ同時に並列出力する。また、書
込み動作時には、データバス４を通して入力された外部
からの書込み用のデータをこれら第１，第２のビットに
伝達して充放電を行い、対応するメモリセルＭＣに書込
む。
のセルブロック選択信号ＣＢＳ１に従って、対応するセ
ルブロックＣＢ１の第１，第２のビット線ＢＬ１１，Ｂ
Ｌ１２〜ＢＬ８１，ＢＬ８２をデータバス４と接続し、
読出し動作時には、メモリセルＭＣの記憶データに応じ
たレベルのこれら第１，第２のビット線のデータをデー
タバス４を通して外部へ同時に並列出力する。また、書
込み動作時には、データバス４を通して入力された外部
からの書込み用のデータをこれら第１，第２のビットに
伝達して充放電を行い、対応するメモリセルＭＣに書込
む。
【００２８】このように、同時に並列入出力されるデー
タのビット数が、基本のビット数の８ビットであるとき
には、１つのセルブロックを選択した後このセルブロッ
クの１行の全メモリセルを選択状態としてデータの読出
し，書込みを行う。
タのビット数が、基本のビット数の８ビットであるとき
には、１つのセルブロックを選択した後このセルブロッ
クの１行の全メモリセルを選択状態としてデータの読出
し，書込みを行う。
【００２９】また、同時に並列入出力されるデータのビ
ット数が、基本のビット数の２倍の１６ビットであると
きには、選択ブロックアドレス信号ＳＢＡの上位側ビッ
トを“０１”として４つのセルブロックＣＢ１〜ＣＢ４
のうちの２つずつ（ＣＢ１，ＣＢ２／ＣＢ３，ＣＢ４）
を選択し、選択された２つのセルブロック（例えばＣＢ
１，ＣＢ２）それぞれの１行の全メモリセルを選択状態
としてデータの読出し，書込みを行う。
ット数が、基本のビット数の２倍の１６ビットであると
きには、選択ブロックアドレス信号ＳＢＡの上位側ビッ
トを“０１”として４つのセルブロックＣＢ１〜ＣＢ４
のうちの２つずつ（ＣＢ１，ＣＢ２／ＣＢ３，ＣＢ４）
を選択し、選択された２つのセルブロック（例えばＣＢ
１，ＣＢ２）それぞれの１行の全メモリセルを選択状態
としてデータの読出し，書込みを行う。
【００３０】更に、同時に並列入出力されるデータのビ
ット数が、基本のビット数の４倍の３２ビットであると
きには、選択ブロックアドレス信号ＳＢＡを“００１”
として４つのセルブロックＣＢ１〜ＣＢ４全てを選択
し、これら４つのセルブロックそれぞれの１行の全メモ
リセルを選択してデータの読出し，書込みを行う。
ット数が、基本のビット数の４倍の３２ビットであると
きには、選択ブロックアドレス信号ＳＢＡを“００１”
として４つのセルブロックＣＢ１〜ＣＢ４全てを選択
し、これら４つのセルブロックそれぞれの１行の全メモ
リセルを選択してデータの読出し，書込みを行う。
【００３１】この第１の実施の形態では、データの読出
し，書込みを行うとき、同時に並列入出力されるデータ
のビット数と同数のメモリセルＭＣのみを選択状態と
し、これら選択状態のメモリセルと対応するビット線の
みを記憶データ又は外部からの書込み用のデータによっ
て充放電するようになっており、また、読出し動作時の
ビット線のプリチャージも同様であるので、読出し，書
込み動作時のビット線の充放電に要する消費電力の無駄
をなくすことができ、消費電力を低減することができ
る。
し，書込みを行うとき、同時に並列入出力されるデータ
のビット数と同数のメモリセルＭＣのみを選択状態と
し、これら選択状態のメモリセルと対応するビット線の
みを記憶データ又は外部からの書込み用のデータによっ
て充放電するようになっており、また、読出し動作時の
ビット線のプリチャージも同様であるので、読出し，書
込み動作時のビット線の充放電に要する消費電力の無駄
をなくすことができ、消費電力を低減することができ
る。
【００３２】また、選択ブロックアドレス信号ＳＢＡに
よって、同時に並列入出力されるビット数を８ビット，
１６ビット，３２ビットのように切換えることができる
ので、上位システムの仕様に合せてそのビット数を切換
えることができ、適用範囲を拡大することができる。
よって、同時に並列入出力されるビット数を８ビット，
１６ビット，３２ビットのように切換えることができる
ので、上位システムの仕様に合せてそのビット数を切換
えることができ、適用範囲を拡大することができる。
【００３３】図３は本発明の第２の実施の形態を示すブ
ロック図である。
ロック図である。
【００３４】この第２の実施の形態は、第１の実施の形
態におけるセルブロックＣＢ１〜ＣＢ４、ブロック行選
択回路ＣＢＲＳ１〜ＣＢＲＳ４、プリチャージ回路Ｐ１
〜Ｐ４、及びプリチャージ制御回路ＰＣ１〜ＰＣ４をそ
れぞれ含む複数のメモリブロック（ＭＢ１，ＭＢ２，・
・・）を配置し、行選択回路１及び複数のワード線ＷＬ
１〜ＷＬｍをこれら複数のメモリブロック（ＭＢ１，Ｍ
Ｂ２，・・・）で共用するように接続配置し、セルブロ
ック選択回路２をこれら複数のメモリブロック（ＭＢ
１，ＭＢ２，・・・）で共用してこのセルブロック選択
回路２からのセルブロック選択信号ＣＢＳ（ＣＢＳ１〜
ＣＢＳ４）を、メモリブロック（ＭＢ１，ＭＢ２，・・
・）それぞれと対応して設けられたメモリブロック選択
回路（ＭＢＳＣ１，ＭＢＳＣ２，・・・）を通してメモ
リブロック（ＭＢ１，ＭＢ２，・・・）と対応するメモ
リブロック選択信号（ＭＢＳ１，ＭＢＳ２，・・・）が
選択レベルのときのみ対応するメモリブロックに伝達す
るようにし、バスインタフェース回路３ａを、メモリブ
ロック選択回路（ＭＢＳＣ１，ＭＢＳＣ２，・・・）を
通して伝達されたセルブロック選択信号ＣＢＳによって
選択されたセルブロックのビット線（ＢＬ１１，ＢＬ１
２〜ＢＬ８１，ＢＬ８２）をデータバス４に接続するよ
うにしたものである。
態におけるセルブロックＣＢ１〜ＣＢ４、ブロック行選
択回路ＣＢＲＳ１〜ＣＢＲＳ４、プリチャージ回路Ｐ１
〜Ｐ４、及びプリチャージ制御回路ＰＣ１〜ＰＣ４をそ
れぞれ含む複数のメモリブロック（ＭＢ１，ＭＢ２，・
・・）を配置し、行選択回路１及び複数のワード線ＷＬ
１〜ＷＬｍをこれら複数のメモリブロック（ＭＢ１，Ｍ
Ｂ２，・・・）で共用するように接続配置し、セルブロ
ック選択回路２をこれら複数のメモリブロック（ＭＢ
１，ＭＢ２，・・・）で共用してこのセルブロック選択
回路２からのセルブロック選択信号ＣＢＳ（ＣＢＳ１〜
ＣＢＳ４）を、メモリブロック（ＭＢ１，ＭＢ２，・・
・）それぞれと対応して設けられたメモリブロック選択
回路（ＭＢＳＣ１，ＭＢＳＣ２，・・・）を通してメモ
リブロック（ＭＢ１，ＭＢ２，・・・）と対応するメモ
リブロック選択信号（ＭＢＳ１，ＭＢＳ２，・・・）が
選択レベルのときのみ対応するメモリブロックに伝達す
るようにし、バスインタフェース回路３ａを、メモリブ
ロック選択回路（ＭＢＳＣ１，ＭＢＳＣ２，・・・）を
通して伝達されたセルブロック選択信号ＣＢＳによって
選択されたセルブロックのビット線（ＢＬ１１，ＢＬ１
２〜ＢＬ８１，ＢＬ８２）をデータバス４に接続するよ
うにしたものである。
【００３５】この第２の実施の形態においては、複数の
メモリブロック（ＭＢ１，ＭＢ２，・・・）のうちの１
つのがメモリブロック選択信号（ＭＢＳ１，ＭＢＳ２，
・・・）によって選択される。この選択されたメモリブ
ロックに対するデータの読出し，書込み動作、同時に並
列入出力されるデータのビット数の切換え等の各動作及
び効果は、第１の実施例と同様である。
メモリブロック（ＭＢ１，ＭＢ２，・・・）のうちの１
つのがメモリブロック選択信号（ＭＢＳ１，ＭＢＳ２，
・・・）によって選択される。この選択されたメモリブ
ロックに対するデータの読出し，書込み動作、同時に並
列入出力されるデータのビット数の切換え等の各動作及
び効果は、第１の実施例と同様である。
【００３６】この第２の実施の形態は、１本のワード線
と接続するメモリセルの数を増すことができるので、メ
モリ容量の大きい半導体記憶装置に適している。
と接続するメモリセルの数を増すことができるので、メ
モリ容量の大きい半導体記憶装置に適している。
【００３７】この第２の実施の形態では、メモリブロッ
ク選択回路（ＭＢＳＣ１，ＭＢＳＣ２，・・・）によっ
てメモリブロックのうちの１つを選択するようにしてい
るが、選択ブロックアドレス信号ＳＢＡにメモリブロッ
ク（ＭＢ１，ＭＢ２，・・・）と対応するアドレスの情
報も取り込んでセルブロック選択回路にメモリブロック
の選択機能を持たせることもできる。この場合、メモリ
ブロック選択回路（ＭＢＳＣ１，ＭＢＳＣ２，・・・）
は不要となる。
ク選択回路（ＭＢＳＣ１，ＭＢＳＣ２，・・・）によっ
てメモリブロックのうちの１つを選択するようにしてい
るが、選択ブロックアドレス信号ＳＢＡにメモリブロッ
ク（ＭＢ１，ＭＢ２，・・・）と対応するアドレスの情
報も取り込んでセルブロック選択回路にメモリブロック
の選択機能を持たせることもできる。この場合、メモリ
ブロック選択回路（ＭＢＳＣ１，ＭＢＳＣ２，・・・）
は不要となる。
【００３８】なお、本発明は、メモリセルが図５に示さ
れたようなスタティック型であっても、１トランジスタ
１キャパシタ型のダイナミック型であっても、基本的に
は適用できる。
れたようなスタティック型であっても、１トランジスタ
１キャパシタ型のダイナミック型であっても、基本的に
は適用できる。
【００３９】
【発明の効果】以上説明したように本発明は、データの
読出し，書込みを行うとき、同時に並列入出力されるデ
ータのビット数と同一数のメモリセルのみを選択状態と
し、かつこれら選択状態のメモリセルと対応するビット
線のみを記憶データ又は外部からの書込み用のデータに
より充放電する構成となっており、また、読出し動作時
のビット線のプリチャージも同時に並列入出力されるデ
ータと対応するビット線のみ行う構成となっているの
で、データの読出し，書込み動作時のビット線等の充放
電に要する消費電力の無駄をなくすことができ、消費電
力の低減をはかることができる効果がある。また、同時
に並列入出力されるデータのビット数を切換えることが
できるので、上位システムの仕様に合ったビット数とす
ることができ、適用範囲を拡大することができる効果が
ある。
読出し，書込みを行うとき、同時に並列入出力されるデ
ータのビット数と同一数のメモリセルのみを選択状態と
し、かつこれら選択状態のメモリセルと対応するビット
線のみを記憶データ又は外部からの書込み用のデータに
より充放電する構成となっており、また、読出し動作時
のビット線のプリチャージも同時に並列入出力されるデ
ータと対応するビット線のみ行う構成となっているの
で、データの読出し，書込み動作時のビット線等の充放
電に要する消費電力の無駄をなくすことができ、消費電
力の低減をはかることができる効果がある。また、同時
に並列入出力されるデータのビット数を切換えることが
できるので、上位システムの仕様に合ったビット数とす
ることができ、適用範囲を拡大することができる効果が
ある。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１に示された実施の形態のセルブロック選択
回路の具体例を示す回路図及び入出力信号のレベル関係
を示す図である。
回路の具体例を示す回路図及び入出力信号のレベル関係
を示す図である。
【図３】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図４】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図５】図４に示された半導体記憶装置のメモリセル及
びその周辺の回路例を示す回路図である。
びその周辺の回路例を示す回路図である。
１ 行選択回路 ２ セルブロック選択回路 ３，３ａ バスインタフェース回路 ４ データバス ５ 列デコーダ ＢＬ１１，ＢＬ１２〜ＢＬ８１，ＢＬ８２，ＢＬｎ１，
ＢＬｎ２ ビット線 ＢＲＳ１，ＢＲＳ２ ブロック行選択回路 ＢＷ１〜ＢＷｍ，ＢＷ１ｘ〜ＢＷｍｘ ブロックワー
ド線 ＣＢ１〜ＣＢ４ セルブロック ＣＢＲＳ１〜ＣＢＲＳ４ ブロック行選択回路 ＣＳ１，ＣＳ２ 列スイッチ回路 ＭＢ１，ＭＢ２，ＭＢ１ｘ，ＭＢ２ｘ メモリブロッ
ク ＭＢＳＣ１，ＭＢＳＣ２ メモリブロック選択回路 ＭＣ メモリセル Ｐ１〜Ｐ４，Ｐ１ｘ，Ｐ２ｘ プリチャージ回路 ＰＣ１〜ＰＣ４ プリチャージ制御回路 ＷＬ１〜ＷＬｍ ワード線
ＢＬｎ２ ビット線 ＢＲＳ１，ＢＲＳ２ ブロック行選択回路 ＢＷ１〜ＢＷｍ，ＢＷ１ｘ〜ＢＷｍｘ ブロックワー
ド線 ＣＢ１〜ＣＢ４ セルブロック ＣＢＲＳ１〜ＣＢＲＳ４ ブロック行選択回路 ＣＳ１，ＣＳ２ 列スイッチ回路 ＭＢ１，ＭＢ２，ＭＢ１ｘ，ＭＢ２ｘ メモリブロッ
ク ＭＢＳＣ１，ＭＢＳＣ２ メモリブロック選択回路 ＭＣ メモリセル Ｐ１〜Ｐ４，Ｐ１ｘ，Ｐ２ｘ プリチャージ回路 ＰＣ１〜ＰＣ４ プリチャージ制御回路 ＷＬ１〜ＷＬｍ ワード線
Claims (5)
- 【請求項１】 行方向に同時並列入出力されるデータの
基本のビット数と同一数ずつ、列方向に所定の複数ずつ
配置された複数のメモリセル、及びこれら複数のメモリ
セルの各列それぞれと対応して設けられ対応する列の選
択されたメモリセルのデータを伝達する複数のビット線
をそれぞれ含む複数のセルブロックと、これら複数のセ
ルブロックと対応するブロックアドレスの情報並びに１
つ及び複数を含む同時に選択するセルブロックの数の情
報を持つ選択ブロックアドレス信号をデコードして前記
複数のセルブロックのうちの所定の数のセルブロックを
同時に選択するセルブロック選択回路とを備え、前記セ
ルブロック選択回路で選択された所定の数のセルブロッ
クそれぞれの１つの行を選択してその行のメモリセルを
選択しこれらメモリセルのデータを同時に並列入出力す
るようにしたことを特徴とする半導体記憶装置。 - 【請求項２】 複数のセルブロックそれぞれにこれらセ
ルブロックの各行それぞれと対応して設けられ選択レベ
ルのとき対応する行のメモリセルを選択する複数のブロ
ックワード線を含み、前記複数のセルブロックそれぞれ
の互いに対応する１本ずつのブロックワード線１組に１
本の割合で設けられた複数本のワード線と、行アドレス
信号に従って前記複数本のワード線のうちの１本を選択
レベルとする行選択回路と、前記複数のセルブロックそ
れぞれと対応して設けられ対応するセルブロックが選択
されたときこの選択されたセルブロックの選択レベルの
前記ワード線と対応するブロックワード線を選択レベル
とする複数のブロック行選択回路と、前記複数のセルブ
ロックのうちの選択されたセルブロックの複数のビット
線を所定のデータ幅のデータバスと接続し前記選択され
たセルブロックの選択された行のメモリセルのデータを
同時に並列入出力制御するバスインタフェース回路とを
有する請求項１記載の半導体記憶装置。 - 【請求項３】 複数のセルブロックそれぞれと対応して
設けられ対応するセルブロックが選択されたときにその
選択されたセルブロックの複数のビット線を所定のタイ
ミングでプリチャージする複数のプリチャージ回路を備
えた請求項１または請求項２記載の半導体記憶装置。 - 【請求項４】 同時に選択するセルブロックの数の情報
を、１つ、複数及び全部を含む数の情報とし、この数の
情報のうちの全部と対応する複数のセルブロックを１つ
のメモリブロックとしてこのメモリブロックを複数備
え、これら複数のメモリブロックのうちの１つを選択す
るメモリブロック選択回路を設け、このメモリブロック
選択回路で選択されたメモリブロックのうちの選択され
たセルブロックの選択された行のメモリセルのデータを
同時に並列入出力するようにした請求項１記載の半導体
記憶装置。 - 【請求項５】 複数のメモリブロックそれぞれの複数の
セルブロックそれぞれの互いに対応する１行ずつの１組
に１本の割合で設けられて行アドレス信号に従って選択
レベルとなる複数のワード線を備え、セルブロック選択
回路による前記複数のメモリブロックそれぞれの複数の
セルブロックのうちの所数のセルブロックの選択をメモ
リブロック選択回路を通して行うようにし、前記メモリ
ブロック選択回路を通して選択されたセルブロックの前
記複数のワード線のうちの選択レベルのワード線と対応
する行のメモリセルを選択してこれらメモリセルのデー
タを同時に並列入出力するようにした請求項４記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333089A JP2845187B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333089A JP2845187B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180450A true JPH09180450A (ja) | 1997-07-11 |
| JP2845187B2 JP2845187B2 (ja) | 1999-01-13 |
Family
ID=18262156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7333089A Expired - Fee Related JP2845187B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845187B2 (ja) |
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-
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- 1995-12-21 JP JP7333089A patent/JP2845187B2/ja not_active Expired - Fee Related
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