JP2012074110A

JP2012074110A - 半導体装置

Info

Publication number: JP2012074110A
Application number: JP2010218587A
Authority: JP
Inventors: Hiroaki Tanizaki; 弘晃谷崎; Yasumitsu Murai; 泰光村井; Takaharu Tsuji; 高晴辻; Masanori Hayashigoe; 正紀林越
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-09-29
Filing date: 2010-09-29
Publication date: 2012-04-12
Anticipated expiration: 2030-09-29
Also published as: JP5503480B2; US8508986B2; US20120075921A1

Abstract

【課題】正常な書込動作が実現できるセグメント書込み手法を用いた半導体装置を提供する。
【解決手段】第１および第２ＤＬドライバ１２ａ，１２ｂは、それぞれ選択された１つのブロックのディジット線に磁化電流を流す。ＢＬドライバ６は、データ信号の論理に応じた方向の書込電流を選択されたセグメント内の全ビット線に流して、選択されたブロックのメモリセルにデータ信号を書込む。セグメントデコーダ１４は、外部から１個のセグメントのアドレスが入力されたときに、アドレスに対応する１個のセグメントを選択し、選択したセグメント第１ＤＬドライバ１２ａへ接続し、外部から２個以上のセグメントのアドレスが入力されたときに、アドレスに対応する２個以上のセグメントを選択し、選択した２個のセグメントをそれぞれ第１ＤＬドライバ１２ａと第２ＤＬドライバ１２ｂへ接続する。
【選択図】図１６

Description

本発明は、半導体装置に関し、特に、半導体基板上に形成され、磁気的にデータ信号を記憶するメモリセルを備えた半導体装置に関する。

不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。

このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するトンネル磁気抵抗素子を用いたものがある。

トンネル磁気抵抗素子は、トンネル絶縁膜と、その上下に積層された２つの強磁性体膜とを含む。トンネル磁気抵抗素子の抵抗値は、２つの強磁性体膜の磁気モーメントの向きが同じである場合に最小値になり、それらの向きが反対である場合に最大値になる。トンネル磁気抵抗素子の抵抗値が最小値および最小値である場合をそれぞれデータ信号“０”および“１”に対応付けることにより、データ信号“０”および“１”を記憶することができる。トンネル磁気抵抗素子の２つの強磁性体膜の磁気モーメントの向きは、しきい値レベルを超えるレベルの反対向きの磁界が印加されるまで永久に維持される。

ＭＲＡＭは、複数行複数列に配置された複数のトンネル磁気抵抗素子と、各行に対応して設けられたディジット線と、各列に対応して設けられたビット線とを備え、選択された行のディジット線に磁化電流を流すとともに、選択された列のビット線に書込データ信号に応じた方向の書込電流を流すことにより、選択されたトンネル磁気抵抗素子にデータ信号を書込む。

図２２は、メモリセル（トンネル磁気抵抗措置）とビット線ＢＬとディジット線ＤＬの配置関係を表わす図である。

選択されたディジット線ＤＬと選択されたビット線ＢＬの交点にあるメモリセルが選択セルとなる。選択セルには、選択されたディジット線ＤＬと選択されたビット線ＢＬに電流が流れるため、磁場が集中し、データが書込まれる。

図２３は、ＴＲＭ素子のスイッチング特性を表わす図である。
図２３では、データ書込時における磁化電流ｉＤＬおよび書込電流ｉＢＬの方向と磁界方向との関係を表わしている。

横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れる磁化電流ｉＤＬによって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れる書込電流ｉＢＬによって生じる磁界Ｈ（ＢＬ）を示している。

トンネル磁気抵抗素子ＴＭＲに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込みが行なわれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、トンネル磁気抵抗素子ＴＭＲに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。ここでは、ディジット線ＤＬには一方方向の磁化電流ｉＤＬを流し、ビット線ＢＬにはデータ信号の論理（０または１）に応じた方向の書込電流ｉＢＬを流すものとする。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

ところで、ＭＲＡＭでは、選択されたトンネル磁気抵抗素子だけでなく、選択された行および列の他のトンネル磁気抵抗素子も磁界によってディスターブされ、データ信号の誤反転が発生する可能性がある。

図２３に示すように、選択されたディジット線ＤＬ上の非選択メモリセルＤＤには、ＤＬ１軸のディスターブが発生する。また、選択されたビット線ＢＬ上の非選択メモリセルＤＢには、ＢＬ１軸のディスターブが発生する。

データ信号の誤反転の可能性（誤反転確率）は、トンネル磁気抵抗素子が受けているディスターブ磁界の大きさに比例して高くなる。データ信号の誤反転確率が高くなるとメモリデバイスとしての使用時の故障率が高くなり、信頼性が低下する。

このような問題に対して、たとえば、特許文献１（特開２００３−４５１７３号公報）に記載のＭＲＡＭでは、セグメント書込み手法を用いている。セグメント書込み手法では、セグメントに属する複数のメモリセルに同時にデータを書込むため、ディジット線ＤＬ上にデータを書込まないメモリセル（非選択セル）が存在しなくなり、ＤＬ１軸ディスターブをなくすことができる。

図２４は、セグメント書込みをする場合のＴＲＭ素子のスイッチング特性を表わす図である。

図２４に示すように、セグメント書込によって、書込み領域は拡大されている。さらに、磁化電流ｉＤＬのディスターブがなくなるため、磁化電流ｉＤＬを多く流すことができ、書込電流ｉＢＬを低減できる。これにより消費電流を全体として低減することができる。

特開２００３−４５１７３号公報

図２４に示すように、ＴＭＲの形状、ＴＭＲの固定層のゆがみがない場合には、磁化電流ＤＬに対してスイッチング特性は対象となる。

しかしながら、セグメント書込み手法を用いた場合には、ＴＲＭ素子のスイッチング特性にゆがみがある場合に、正常に書込むことができないという問題がある。

図２５は、セグメント書込みをする場合のゆがみのあるＴＲＭ素子のスイッチング特性を表わす図である。

図２５を参照して、ＴＭＲの形状、ＴＭＲの固定層にゆがみがある場合には、磁化電流ｉＤＬに対してスイッチング特性は対象とならない。図２５では、書込み可能領域が右側にずれる場合を示すが、逆に左側にずれる場合もある。このような場合には、磁化電流ｉＤＬを多く流すとスイッチングできない領域で動作させることになり、正常に書込み動作ができなくなる。

また、セグメント書込み手法では、Ｉ／Ｏ数が可変の場合には、次のような問題が生じる。たとえば、セグメント内の列の数が３２の場合に、３２ビットの書込単位から１６ビットに書込み単位を変えると、セグメント内に非選択セルが発生し、ＤＬ１軸ディスターブが発生し、正常に書込みができなくなるという問題がある。

それゆえに、本発明の目的は、正常な書込動作が実現できるセグメント書込み手法を用いた半導体装置を提供することである。

本発明の一実施形態の半導体装置は、磁気的にデータ信号を記憶するメモリセルが行列状に配置されたメモリアレイを備える。メモリアレイは、所定数の列ごとに複数のセグメントに分割され、さらに各セグメントは、１行ごとにブロックに分割される。この半導体装置は、ブロックごとに設けられたディジット線と、各列に対応して設けられた複数のビット線と、各々が、選択された１つのブロックのディジット線に磁化電流を流す複数のディジット線ドライバと、データ信号の論理に応じた方向の書込電流を選択されたセグメント内のビット線に流して、選択されたブロックのメモリセルにデータ信号を書込むビット線ドライバと、外部から１個のセグメントのアドレスが入力されたときに、アドレスに対応する１個のセグメントを選択し、選択したセグメントをいずれか１つのディジット線ドライバへ接続し、外部から２個以上のセグメントのアドレスが入力されたときに、アドレスに対応する２個以上のセグメントを選択し、選択した２個のセグメントを互いに異なるディジット線ドライバへ接続するデコーダとを備える。

本発明の一実施形態によれば、セグメント書込み手法を正常に実行することができる。

第１の実施形態の半導体チップの構成を示すブロック図である。第１の実施形態のＭＲＡＭの構成を示すブロック図である。ゆがみのないメモリセルへのデータ書込時における、スイッチング特性を表わす図である。ゆがみのないメモリセルへのデータ書込時における、磁化電流ＤＬおよび書込電流ｉＢＬの時間変化を表わす図である。ゆがみを有するメモリセルへのデータ書込時における、スイッチング特性を表わす図である。ゆがみを有するメモリセルへのデータ書込時における、磁化電流ＤＬおよび書込電流ｉＢＬの時間変化を表わす図である。第１の実施形態のＤＬドライバの構成の一例を表わす図である。第１の実施形態の信号および電流が変化するタイミングを表わす図である。第２の実施形態のＤＬドライバの構成を表わす図である。第３の実施形態の信号および電流が変化するタイミングを表わす図である。ゆがみを有するメモリセルへのデータ書込時における、スイッチング特性を表わす図である。ゆがみを有するメモリセルへのデータ書込時における、磁化電流ＤＬおよび書込電流ｉＢＬの時間変化を表わす図である。第４の実施形態のビット線の構造を表わす図である。従来の磁化電流ｉＤＬと書込電流ｉＢＬの時間変化の一例を説明するための図である。第４の実施形態の磁化電流ｉＤＬと書込電流ｉＢＬの時間変化の例を説明するための図である。第５の実施形態のＭＲＡＭの構成を示すブロック図である。（ａ）は、図２のブロックＢＫ００の構造を半導体基板に垂直な方向から見た図である。（ｂ）は、（ａ）でのトランジスタの拡散領域を説明するための図である。図２のビット線ＢＬ０に接続されるメモリセルＭＣ、およびＤＬ選択ゲートＳＧ００、ＳＧ０１の構成の半導体基板に垂直な方向の断面図である。図２のブロックＢＫ００の構造を半導体基板に垂直な方向の第３層メタル層Ｍ３と第３層メタル層Ｍ３よりも上層の断面図である。第７の実施形態のブロックＢＫ００のメモリセルＭＣの構造を表わす図である。（ａ）は、図２のブロックＢＫ００の構造を半導体基板に垂直な方向から見た図である。（ｂ）は、（ａ）でのトランジスタの拡散領域を説明するための図である。メモリセル（トンネル磁気抵抗措置）とビット線ＢＬとディジット線ＤＬの配置関係を表わす図である。ＴＲＭ素子のスイッチング特性を表わす図である。セグメント書込みをする場合のＴＲＭ素子のスイッチング特性を表わす図である。セグメント書込みをする場合のゆがみのあるＴＲＭ素子のスイッチング特性を表わす図である。

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（半導体チップの構成）
図１は、第１の実施形態の半導体チップの構成を示すブロック図である。

図１において、この半導体チップ８１は、半導体基板８２と、その表面に形成された演算処理部８３およびＭＲＡＭ８４とを備える。

演算処理部８３は、所定の演算処理を行なうＣＰＵ（Central Processing Unit)、ＭＲＡＭ８４を制御するメモリコントローラなどを含む。

ＭＲＡＭ８４は、プログラムコードやデータの格納および読出のために使用される。
演算処理部８３からＭＲＡＭ８４にアドレス信号などを含む制御信号ＣＮＴが与えられ、演算処理部８３とＭＲＡＭ８４の間で多ビットのデータ信号Ｄ０〜Ｄｎ−１の授受が行なわれる。ここで、ｎは、自然数であり、たとえば、１６，３２，６４，１２８である。

演算処理部８３とＭＲＡＭ８４の間で並列に授受されるデータ信号Ｄ０〜Ｄｎ−１のビット数が多いほど、半導体チップ８１の動作速度が速くなる。したがって、メモリ部と演算処理部を同一チップ上に形成するような半導体チップ１では、データ信号Ｄ０〜Ｄｎ−１の多ビット化が不可欠である。

（ＭＲＡＭの構成）
図２は、第１の実施形態のＭＲＡＭの構成を示すブロック図である。

図２において、ＭＲＡＭ８４は、メモリアレイＭＡと、制御回路２と、ロウデコーダ８と、センスアンプ４と、ＢＬドライバ６と、ＤＬドライバ１２と、セグメントデコーダ１４とを備える。

メモリアレイＭＡは、行列状にメモリセルＭＣが配置されている。
各行には、読出ワード線ＲＷＬと、書込ワード線ＷＷＬが配置されている。

メモリアレイＭＡは、Ｍ個のセグメントＳＥＧ０、ＳＥＧ１、・・・からなる。
各セグメントＳＥＧｋ（ｋ＝０〜Ｍ−１）には、Ｎ列のメモリセルＭＣを含む。各セグメントＳＥＧｋには、Ｎ本のビット線ＢＬと、１本のメインディジット線ＭＤＬｋと、１本のソース線ＳＬｋが配置されている。ここでは、Ｍ＝３２として説明する。

各セグメントＳＥＧｋは、１個の行からなるＫ個のブロックＢＫｋ０、ＢＫｋ１、・・・と、セグメント選択ゲートＳＭｋとからなる。

セグメント選択ゲートＳＭｋは、ＰチャネルＭＯＳトランジスタで構成される。セグメント選択ゲートＳＭｋのゲートには選択信号ＳＳが与えられる。選択信号ＳＳが「Ｌ」レベルに活性化されると、セグメント選択ゲートＳＭｋがオンとなり、ＤＬドライバ１２と、セグメントＳＥＧｋ内のメインディジット線ＭＤＬｋとが接続し、ＤＬドライバ１２からの磁化電流ｉＤＬがメインディジット線ＭＤＬｋに供給される。

各ブロックＢＫｋｓ（ｋ＝０〜Ｍ−１，ｓ＝０〜Ｋ−１）は、Ｎ個のメモリセルＭＣと、ＤＬ選択ゲートＳＧｋｓとを含む。各ブロックＢＫｋｓに対応して、ディジット線ＤＬｋｓが配置されている。

ＤＬ選択ゲートＳＧｋｓは、ＮチャネルＭＯＳトランジスタで構成される。ＤＬ選択ゲートＳＧｋｓのゲートは、書込ワード線ＷＷＬｓが接続される。書込ワード線ＷＷＬｓが「Ｈ」レベルに活性化されると、ＤＬ選択ゲートＳＧｋｓがオンとなり、ディジット線ＤＬｋｓとソース線ＳＬｋとを接続し、ディジット線ＤＬｋｓに磁化電流ｉＤＬを流すことができる。

セグメント選択ゲートＳＭとＤＬ選択ゲートＳＧによって、書込対象のブロックＢＫが選択される。

各メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを備える。

トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは、対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に直列接続され、アクセストランジスタＡＴＲのゲートは、対応の読出ワード線ＲＷＬに接続される。

トンネル磁気抵抗素子ＴＭＲは、ディジット線ＤＬとビット線ＢＬとの間に配置されている。トンネル磁気抵抗素子ＴＭＲの磁化容易軸はディジット線ＤＬの延在方向に向けられ、その磁化困難軸はビット線ＢＬの延在方向に向けられている。ディジット線ＤＬに磁化電流ｉＤＬを流すとともにビット線ＢＬに書込データ信号の論理に応じた方向の書込電流ｉＢＬを流すと、トンネル磁気抵抗素子ＴＭＲの磁化方向は、書込電流ｉＢＬの方向に応じて、磁化容易軸の正方向または負方向に向く。トンネル磁気抵抗素子ＴＭＲは、その磁化方向に応じて高抵抗状態または低抵抗状態になる。

データ書込時は、読出ワード線ＲＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされる。また、書込ワード線ＷＷＬが選択レベルの「Ｈ」レベルにされて、ＤＬ選択ゲートＳＧがオン状態となり、ブロック内のディジット線ＤＬに磁化電流ｉＤＬが流される。また、ビット線ＢＬにも書込電流ｉＢＬが流される。トンネル磁気抵抗素子ＴＭＲの磁化方向は、磁化電流ｉＤＬおよび書込電流ｉＢＬの方向の組合せによって決定される。

データ読出時は、読出ワード線ＲＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介してグランドへ電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。センスアンプ４によって、この電流Ｉｓの値が検知されることによって、トンネル磁気抵抗素子ＴＭＲの記憶データを読出すことができる。

制御回路２は、ＭＲＡＭ８４の全体を制御する。
センスアンプ４は、データ読出時に、ビット線ＢＬに出力されたデータを増幅して外部へ出力する。

セグメントデコーダ１４は、外部から与えられるセグメントのアドレスに従って、１つのセグメントを選択する。セグメントデコーダ１４は、データ書込時には、選択したセグメントＳＥＧｋのセグメント選択ゲートＳＭｋのゲートに与える選択信号ＳＳｋを「Ｌ」レベルに活性化して、セグメント選択ゲートＳＭｋをオンにして、メインディジット線ＭＤＬｋとＤＬドライバ１２とを接続する。

ＤＬドライバ１２は、セグメント選択ゲートＳＭｋを介して、選択されたセグメントＳＥＧｋのメインディジット線ＭＤＬへ磁化電流ｉＤＬを供給する。この磁化電流ｉＤＬは、ＤＬ選択ゲートＳＧｋｓを介して、選択されたブロックＢＫｋｓのディジット線ＤＬｋｓに供給されて、選択されたブロックＢＫｋｓ内のメモリセルＭＣを半選択状態にする。

ＢＬドライバ６は、選択されたセグメントＳＥＧｋ内のＮ本のビット線ＢＬに接続されるとともに、書込データ信号ＷＤ０〜ＷＤｎ−１を受けて、書込データ信号ＷＤ０〜ＷＤｎ−１の値に対応する書込電流ｉＢＬ０〜ｉＢＬｎ−１を出力する。書込データ信号ＷＤ０〜ＷＤｎ−１は、演算処理部３から与えられたデータ信号Ｄ０〜Ｄｎ−１である。ここでは、ｎは１セグメント内の列の数である３２とする。データ信号の論理に応じた方向の書込電流を選択されたセグメントＳＥＧｋのＮ本のビット線ＢＬに流して、半選択状態にされたブロックＢＬｋｓのメモリセルＭＣにデータ信号を書込む。

（ゆがみのないメモリセルへの書込み）
図３は、ゆがみのないメモリセルへのデータ書込時における、スイッチング特性を表わす図である。

図４は、ゆがみのないメモリセルへのデータ書込時における、磁化電流ＤＬおよび書込電流ｉＢＬの時間変化を表わす図である。

図３および図４を参照し、まず、（１）に示すように、ＤＬドライバ１２によって、磁化電流ｉＤＬが「０」から最大値ＭＡＸ＿ＤＬまで増加する。次に、（２）に示すように、ＢＬドライバ６によって、書込電流ｉＢＬがＭＡＸ＿ＢＬまで増加する。その後、（３）に示すように、ＤＬドライバ１２によって、磁化電流ｉＤＬが最大値ＭＡＸ＿ＤＬから「０」まで減少する。最後に、（４）に示すように、ＢＬドライバ６によって、書込電流ｉＢＬがＭＡＸ＿ＢＬから「０」まで減少する。

ここで、磁化電流ｉＤＬおよび書込電流ｉＢＬがアステロイド曲線の外側にある場合に、メモリセルにデータが書込まれるので、メモリセルにデータが書込まれるのは、磁化電流ｉＤＬの大きさが、Ａ（＝ＭＡＸ＿ＤＬ）からＢまでの間である。磁化電流ｉＤＬおよび書込電流ｉＢＬがアステロイド曲線の外側にある時間が長いほど確実に書込みが行なわれるので、磁化電流ｉＤＬの大きさが、ＡからＢまでの間にある時間Δｔ１が長いほど望ましい。

（ゆがみを有するメモリセルへの書込み）
図５は、ゆがみを有するメモリセルへのデータ書込時における、スイッチング特性を表わす図である。

図６は、ゆがみを有するメモリセルへのデータ書込時における、磁化電流ＤＬおよび書込電流ｉＢＬの時間変化を表わす図である。

図５および図６を参照して、磁化電流ｉＤＬおよび書込電流ｉＢＬがアステロイド曲線の外側にある場合に、メモリセルにデータが書込まれるので、メモリセルにデータが書込まれるのは、磁化電流ｉＤＬの大きさが、ＣからＤまでの間である。磁化電流ｉＤＬおよび書込電流ｉＢＬがアステロイド曲線の外側にある時間が長いほど確実に書込みが行なわれるので、磁化電流ｉＤＬの大きさが、ＣからＤまでの間にある時間Δｔ２が長いほど望ましい。Δｔ２は、Δｔ１よりも小さくなる。

本発明の実施形態では、ゆがみを有するメモリセルへのデータ書込みも確実に行なえるようにするために、Δｔ２が書込みが正常に行なうのに十分な値以上となるように、磁化電流ｉＤＬを緩やかに立ち下げる。具体的には、ＤＬドライバ１２は、磁化電流ｉＤＬの立ち下げ時には立ち上げ時よりも緩やかな速度で減少させる。

（ＤＬドライバ１２の構成の具体例）
図７は、第１の実施形態のＤＬドライバ１２の構成の一例を表わす図である。

図７を参照して、このＤＬドライバ１２は、バンドギャップレファレンス回路５１と、定電流源５２と、引抜電流源５３とを備える。

バンドギャップレファレンス回路５１は、基準電圧iＢＩＡＳ＿Ｎを生成する。
定電流源５２は、一定量の電流を供給する。定電流源５２は、ＮチャネルＭＯＳトランジスタＮ１と、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２とを備える。

ＶＣＣ電源とグランドＧＮＤとの間に直列にＰチャネルＭＯＳトランジスタＰ１とチャネルＭＯＳトランジスタＮ１が設けられる。

ＶＣＣ電源とノードＮＤ１の間にＰチャネルＭＯＳトランジスタＰ２が設けられる。
ＰチャネルＭＯＳトランジスタＰ１のゲートとＰチャネルＭＯＳトランジスタＰ２のゲートとは、互いに接続されるとともに、ＮチャネルＭＯＳトランジスタＮ１のドレインに接続される。

ＮチャネルＭＯＳトランジスタＮ１のゲートは、バンドギャップレファレンス回路５１から出力される基準電圧iＢＩＡＳ＿Ｎを受ける。

引抜電流源５３は、ＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ２とで構成されるインバータＩＶ１００と、ＶＣＣ電源とＰチャネルＭＯＳトランジスタＰ３との間に設けられた抵抗素子Ｒとを含む。さらに、引抜電流源５３は、ＮチャネルＭＯＳトランジスタＮ３と、容量素子Ｃ１を含む。抵抗素子Ｒおよび容量素子Ｃ１は、ＲＣ回路を構成する。容量素子Ｃ１は、インバータＩＶ１００の出力とグランドＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ３は、定電流源５２の出力ノードＮＤ１から磁化電流ｉＤＬが流れる経路と並列に存在し、出力ノードＮＤ１とグランドＧＮＤとの間の引抜電流経路ＲＴに設けられ、ゲートがインバータＩＶ１００の出力と接続される。

（動作タイミング）
図８は、第１の実施形態の信号および電流が変化するタイミングを表わす図である。

ここでは、第０セグメントのブロックＢＫ００に対して、データを書込む場合について説明する。

図８を参照して、バンドギャップレファレンス回路５１は、「Ｈ」レベルの基準電圧iＢＩＡＳ＿Ｎを生成する。

ｔ０の時点で、ロウデコーダ８は、外部から入力されるロウアドレス（第０行目のアドレス）で指定される書込ワード線ＷＷＬ０を「Ｈ」レベルに活性化する。これによって、第０行目に存在するＤＬ選択ゲートＳＧ００がオンとなる。

次に、ｔ１の時点で、セグメントデコーダ１４は、選択信号ＳＳ０を「Ｌ」レベルに設定する。これによって、第０セグメントに存在するセグメント選択ゲートＳＭ０がオンとなる。

セグメント選択ゲートＳＭ０がオンとなり、ＤＬ選択ゲートＳＧ００がオンとなると、第０セグメントのブロックＢＫ００に存在するディジット線ＤＬ００を流れる磁化電流ｉＤＬが「０」から増加する。

次に、ｔ２の時点で、制御回路２は、制御信号ＤＬ＿Ｆを「Ｌ」レベルに設定する。制御信号ＤＬ＿Ｆを「Ｌ」レベルになると、ｔ２の時点移行、インバータＩＶ１００によってノードＦ＿ＴＭの電位が増加するが、インバータＩＶ１００は抵抗素子Ｒおよび容量素子Ｃ１と接続されているため、ＲＣ遅延によってノードＦ＿ＴＭの電位の増加は緩やかである。ノードＦ＿ＴＭの電位の緩やかな増加によって、ＮチャネルＭＯＳトランジスタＮ３に流れる引き抜き電流ＩＳＢが緩やかに増加するため、磁化電流ｉＤＬの大きさが緩やかに減少する。

次に、ｔ３の時点で、制御回路２は、選択信号ＳＳ０を「Ｈ」レベルに設定する。これによって、第０セグメントに存在するセグメント選択ゲートＳＭ０がオフとなり、第０セグメントのブロックＢＫ００に存在するディジット線ＤＬ００への電流の供給は停止する。

（まとめ）
以上のように、本実施の形態では、磁化電流ｉＤＬをスロープを付けて立ち下げることによって、トンネル磁気抵抗素子ＴＭＲのスイッチング特性にあった最適な書込みを実現できる。

［第２の実施形態］
第２の実施形態のＭＲＡＭは、第１の実施形態のＭＲＡＭとは異なるＤＬドライバを備える。

図９は、第２の実施形態のＤＬドライバの構成を表わす図である。
図９のＤＬドライバが、図２の第１の実施形態のＤＬドライバ１２と相違する点は、引抜電流源５４である。

図９の引抜電流源５４は、タイミング発生回路５５と、複数のＮチャネルＭＯＳトランジスタを備える。

タイミング発生回路５５は、互いに異なるタイミングで活性化されるｎ個のタイミング信号Ｆ＿ＴＭ＜０＞〜Ｆ＿ＴＭ＜ｎ−１＞を出力する。タイミング発生回路５５は、複数個の直列接続されたインバータを備える。第１段のインバータＩＶには、第１の実施形態で説明した制御信号ＤＬ＿Ｆが入力される。

第１段のインバータＩＶ（１）からタイミング信号Ｆ＿ＴＭ＜０＞が出力される。第３段のインバータＩＶ（３）からタイミング信号Ｆ＿ＴＭ＜１＞が出力される。第（２ｎ＋１）段のインバータＩＶ（２ｎ＋１）からタイミング信号Ｆ＿ＴＭ＜ｎ−１＞が出力される。

第０経路ＲＴ（０）〜第（ｎ−１）経路ＲＴ（ｎ−１）のｎ個の引込電流経路の各々は、定電流源５２の出力ノードＮＤ１から磁化電流ｉＤＬが流れる経路と並列に存在する。各経路ＲＴ（０）〜ＲＴ（ｎ−１）には、２個のＮチャネルＭＯＳトランジスタが直列に接続されて、引込電流ＩＳＢ０〜ＩＳＢ（ｎ−１）の大きさを制御する。

たとえば、第０経路ＲＴ０には、ノードＮＤ１とグランドＧＮＤとの間に存在し、ＮチャネルＭＯＳトランジスタＮ４と、ＮチャネルＭＯＰトランジスタＮ６とが設けられる。

ＮチャネルＭＯＳトランジスタＮ４のゲートには、タイミング発生回路５５で生成されたタイミング信号Ｆ＿ＴＭ＜０＞が入力される。ＮチャネルＭＯＳトランジスタＮ６のゲートには、バンドギャップレファレンス回路５１で生成された基準電圧ｉＢＩＡＳ＿Ｎが入力される。

また、第（ｎ−１）経路ＲＴ（ｎ−１）には、ノードＮＤ１とグランドＧＮＤとの間に存在し、ＮチャネルＭＯＳトランジスタＮ５と、ＮチャネルＭＯＰトランジスタＮ７とが設けられる。ＮチャネルＭＯＳトランジスタＮ５のゲートには、タイミング発生回路５５で生成されたタイミング信号Ｆ＿ＴＭ＜ｎ−１＞が入力される。ＮチャネルＭＯＳトランジスタＮ７のゲートには、バンドギャップレファレンス回路５１で生成された基準電圧ｉＢＩＡＳ＿Ｎが入力される。

（動作タイミング）
図１０は、第３の実施形態の信号および電流が変化するタイミングを表わす図である。

図１０を参照して、バンドギャップレファレンス回路５１は、「Ｈ」レベルの基準電圧iＢＩＡＳ＿Ｎが生成される。

次に、ｔ２の時点で、制御回路２は、制御信号ＤＬ＿Ｆを「Ｌ」レベルに設定する。制御信号ＤＬ＿Ｆを「Ｌ」レベルになると、ｔ２の時点移行、所定の時間間隔（２個のインバータによる遅延時間）で制御信号Ｆ＿ＴＭ＜ｋ＞（ｋ＝０〜ｎ−１）が１つずつ順番に「Ｈ」レベルに立ち上がる。制御信号Ｆ＿ＴＭ＜ｋ＞が「Ｈ」レベルに立ち上がると、第ｋ経路ＲＴ（ｋ）に電流ＩＳＢ（ｋ）が流れる。したがって、ｔ２の時点以降、磁化電流ｉＤＬの大きさがステップ状に緩やかに減少する。

なお、基準電圧ｉＢＩＡＳ＿Ｎの値を調整することによって、１ステップでの磁化電流ｉＤＬの減少量をチューニングすることもできる。

（まとめ）
以上のように、本実施の形態によれば、第１の実施形態と同様に、本実施の形態では、磁化電流ｉＤＬをステップ状にスロープを付けて立ち下げることによって、トンネル磁気抵抗素子ＴＭＲのスイッチング特性にあった最適な書込みを実現できる。

［第３の実施形態］
第１および第２の実施形態では、記憶したデータと同じデータを書込むときに、磁化電流ｉＤＬを立ち上げると反転動作が起こり、その後、書込電流ｉＢＬを立ち上げると、再度反転動作が起こり書込みデータと同じ状態になる。このような反転を繰り返すことによって、磁化の向きが不安定な状態（中間状態）になり、大きなエネルギーを加えなければ、データ書込みができない。

そこで、第３の実施形態では、書込電流ｉＢＬを立ち上げるタイミングを磁化電流ｉＤＬを立ち上げるタイミングよりも早くする。

図１１は、ゆがみを有するメモリセルへのデータ書込時における、スイッチング特性を表わす図である。

図１２は、ゆがみを有するメモリセルへのデータ書込時における、磁化電流ＤＬおよび書込電流ｉＢＬの時間変化を表わす図である。

図１１および図１２を参照して、まず、（１）に示すように、ＢＬドライバ６によって、書込電流ｉＢＬがＭＡＸ＿ＢＬまで増加する。次に、（２）に示すように、ＤＬドライバ１２によって、磁化電流ｉＤＬが「０」から最大値ＭＡＸ＿ＤＬまで増加する。その後、（３）に示すように、ＤＬドライバ１２によって、磁化電流ＤＬが最大値ＭＡＸ＿ＤＬから「０」まで減少する。最後に、（４）に示すように、ＢＬドライバ６によって、書込電流ｉＢＬがＭＡＸ＿ＢＬから「０」まで減少する。このように変化させることにより、磁化電流ｉＤＬおよび書込電流ｉＢＬの立ち上げ経路と立ち下げ経路が同じになる。

（まとめ）
以上のように、本実施の形態によれば、記憶したデータと同じデータを書込むとき、記憶したデータの反転動作が繰り返されるのを防止することができる。

［第４の実施形態］
第４の実施形態は、第１〜第３の実施形態とビット線の構造が相違する。第４の実施形態では、磁束をメモリセルに集中させるために、グラッド配線構造のビット線を用いる。

図１３は、第４の実施形態のビット線の構造を表わす図である。
図１３に示すように、ビット線ＢＬは、紙面に垂直な方向に伸びている。導体９２の周囲のうち、トンネル磁気抵抗素子ＴＭＲの存在する方向を除いた３面が軟磁性薄膜９１で覆われる。このようなグラッド配線構造を有するビット線ＢＬを用いた場合に、インダクタ成分が大きくなり、書込電流ｉＢＬの立ち上げ時と立ち下げ時に逆電流が発生するという問題となる。

図１４は、従来の磁化電流ｉＤＬと書込電流ｉＢＬの時間変化の一例を説明するための図である。

この例では、ＰＫ１およびＰＫ２に示すように、書込電流ｉＢＬの立ち上げ時と立ち下げ時に逆電流が発生する。

図１５は、第４の実施形態の磁化電流ｉＤＬと書込電流ｉＢＬの時間変化の例を説明するための図である。

この例では、Ｌ１に示すように書込電流ｉＢＬを緩やかに立ち上げ、かつＬ２に示すように、緩やかに立ち下げている。これによって、インダクタ成分によって生じる逆電流成分の発生を緩和または防止することができる。

具体的には、本発明の実施形態では、ＢＬドライバ６は、ＤＬドライバ１２によって磁化電流ｉＤＬが立ち上がるときの速度よりも緩やかな速度で書込電流ｉＢＬを立ち上げ、かつ立ち下げる。

（まとめ）
以上のように、本実施の形態によれば、グラッド配線構造のビット線を有しているが、書込電流ｉＢＬを緩やかに立ち上げ、緩やかに立ち下げることによって、インダクタ成分によって生じる逆電流成分の発生を緩和または防止することができる。

［第５の実施形態］
本発明の実施形態では、１個のセグメントへの書込みと、２個のセグメントへの書込みのいずれかをユーザが選択可能とする。

図１６は、第５の実施形態のＭＲＡＭの構成を示すブロック図である。
第５の実施形態では、第１ＤＬドライバ１２ａと、第２ＤＬドライバ１２ｂとを備える。

第１ＤＬドライバ１２ａおよび第２ＤＬドライバ１２ｂは、第１の実施形態または第２の実施形態で説明したＤＬドライバと同じである。

ユーザが３２ビット書込みを指定する場合には、セグメントデコーダ１４には、１個のセグメントのアドレスが与えられる。セグメントデコーダ１４は、外部から与えられた１つのセグメントのアドレスに従って、１つのセグメントを選択する。セグメントデコーダ１４は、データ書込時には、選択したセグメントＳＥＧｋのセグメント選択ゲートＳＭｋのゲートに与える選択信号ＳＳｋを「Ｌ」レベルに活性化して、セグメント選択ゲートＳＭｋをオンにして、メインディジット線ＭＤＬｋと第１ＤＬドライバ１２ａとを接続する。第１ＤＬドライバ１２ａは、メインディジット線ＭＤＬｋを介して、選択されたブロックのディジット線ＤＬｋｓに磁化電流ｉＤＬ１を供給する。

ユーザが６４ビット書込みを指定する場合には、セグメントデコーダ１４には、２個のセグメントのアドレスが与えられる。セグメントデコーダ１４は、外部から与えられた２個のセグメントのアドレスに従って、２個のセグメントを選択する。セグメントデコーダ１４は、データ書込時には、選択したセグメントＳＥＧｋ、ＳＥＧｊのセグメント選択ゲートＳＭｋ、ＳＭｊのゲートに与える選択信号ＳＳｋ、ＳＳｊを「Ｌ」レベルに活性化して、セグメント選択ゲートＳＭｋ、ＳＭｊをオンにして、メインディジット線ＭＤＬｋと第１ＤＬドライバ１２ａとを接続するとともに、メインディジット線ＭＤＬｊと第２ＤＬドライバ１２ｂとを接続する。第１ＤＬドライバ１２ａは、メインディジット線ＭＤＬｋを介して、選択されたブロックのディジット線ＤＬｋｓに磁化電流ｉＤＬ１を供給する。第２ＤＬドライバ１２ｂは、メインディジット線ＭＤＬｊを介して、選択されたブロックのディジット線ＤＬｊｓに磁化電流ｉＤＬ２を供給する。

（まとめ）
以上のように、本実施の形態によれば、セグメント内の列数を最小にし、書込みビット数が増えた場合は、選択するセグメント数を増加させることによって、１軸ディスターブを受けることなく、Ｉ／Ｏ数を可変にすることができる。

［第５の実施形態の変形例］
この変形例では、ディスターブをより避けるために、ユーザが６４ビット書込みを指定する場合には、セグメントデコーダ１４には、２個の互いに離れたセグメントのアドレスが与えられる。たとえば、第０〜第（Ｍ−１）のＭ個のセグメントがこの順序で連続して並んでいる場合には、第ｋセグメントと、第（ｋ＋Ｍ／２）が与えられるものとしてもよい。

セグメントデコーダ１４は、外部から与えられた２個の互いに離れたセグメントのアドレスに従って、２個の互いに離れたセグメントを選択する。セグメントデコーダ１４は、データ書込時には、選択したセグメントＳＥＧｋ、ＳＥＧｊのセグメント選択ゲートＳＭｋ、ＳＭｊのゲートに与える選択信号ＳＳｋ、ＳＳｊを「Ｌ」レベルに活性化して、セグメント選択ゲートＳＭｋ、ＳＭｊをオンにして、メインディジット線ＭＤＬｋと第１ＤＬドライバ１２ａとを接続するとともに、メインディジット線ＭＤＬｊと第２ＤＬドライバ１２ｂとを接続する。第１ＤＬドライバ１２ａは、メインディジット線ＭＤＬｋを介して、選択されたブロックのディジット線ＤＬｋｓに磁化電流ｉＤＬ１を供給する。第１ＤＬドライバ１２ａは、メインディジット線ＭＤＬｊを介して、選択されたブロックのディジット線ＤＬｊｓに磁化電流ｉＤＬ２を供給する。

（まとめ）
本変形例によれば、選択するセグメントを分散させることによって、書込み電流が集中して、電圧ドロップ等が発生を防止または緩和でき、より確実な書込み動作が実現できる。

［第６の実施形態］
図１７（ａ）は、図２のブロックＢＫ００の構造を半導体基板に垂直な方向から見た図である。図１７（ｂ）は、図１７（ａ）でのトランジスタの拡散領域を説明するための図である。

図１８は、図２のビット線ＢＬ０に接続されるメモリセルＭＣ、およびＤＬ選択ゲートＳＧ００、ＳＧ０１の構成の半導体基板に垂直な方向の断面図である。

図１９は、図２のブロックＢＫ００の構造を半導体基板に垂直な方向の第３層メタル層Ｍ３と第３層メタル層Ｍ３よりも上層の断面図である。

図１８に示すように、半導体基板のＰ型ウェルＰＷの表面にゲート電極Ｇ１、Ｇ２が所定のピッチで形成される。

ゲート電極Ｇ１は、アクセストランジスタＡＴＲのゲート電極である。ゲート電極Ｇ１には、読出ワード線ＲＷＬ０が接続される。ゲート電極Ｇ１の両側にＮ型不純物が拡散されてアクセストランジスタＡＴＲのソースＳおよびドレインＤ１が形成される。

ゲート電極Ｇ２は、ＤＬ選択ゲートＳＧ００またはＳＧ０１のゲート電極である。ゲート電極Ｇ２の両側にＮ型不純物が拡散されてＤＬ選択ゲートＳＧ００またはＳＧ０１のソースＳおよびドレインＤ２が形成される。アクセストランジスタＡＴＲのソースＳとＤＬ選択ゲートＳＧ００またはＳＧ０１のソースＳとは互いに共有される。このようなソースを共有することによって、レイアウト面積を小さくすることができる。

図１７（ａ）に示すように、ＤＬ選択ゲートＳＧ００のゲートは、書込ワード線ＷＷＬ０が接続される。また、図１７（ａ）に示すように、アクセストランジスタＡＴＲのゲートは、読出ワード線ＲＷＬ０に接続される。

図１７（ａ）および図１８に示されるように、第３層メタル層Ｍ３で形成されるメインディジット線ＭＤＬ０は、スルーホールＴＨおよび金属配線Ｌ１を介して第２層メタル層Ｍ２で形成されるディジット線ＤＬ００およびディジット線ＤＬ０１に接続される。ディジット線ＤＬ００、ＤＬ０１は、第３層メタル層Ｍ３で形成された接続電極ＥＬ５と接続される。接続電極ＥＬ５は、スルーホールＴＨを介して第２層メタル層Ｍ２で形成される接続電極ＥＬ６と接続される。接続電極ＥＬ５は、スルーホールＴＨを介して第１層メタル層Ｍ１で形成される接続電極ＥＬ７と接続される。接続電極ＥＬ７は、コンタクトホールＣＨを介してＤＬ選択ゲートＳＧ００、ＳＧ０１のドレインＤ２に接続される。

アクセストランジスタＡＴＲおよびＤＬ選択ゲートＳＧ００またはＳＧ００のソースＳ上にコンタクトホールＣＨを介して第１層メタル層Ｍ１で形成されたソース電極ＥＳＬが配置される。図１７（ａ）に示すように、ソース電極ＥＳＬは、ソース線ＳＬ０またはソース線ＳＬ１が接続される。ソース電極ＥＳＬは、グランドへ接続される。

アクセストランジスタＡＴＲのドレインＤ１上にコンタクトホールＣＨを介して、第１層メタル層Ｍ１で形成されるドレイン電極ＥＬ４が配置される。ドレイン電極ＥＬ４上にスルーホールＴＨを介して第２層メタル層Ｍ２で形成される接続電極ＥＬ３が形成される。さらに、接続電極ＥＬ３上にスルーホールＴＨを介して第３層メタル層Ｍ３で形成される接続電極ＥＬ２が形成される。さらに、接続電極ＥＬ２上にスルーホールＴＨを介して第４層メタル層Ｍ４で形成される接続電極ＥＬ１が形成される。さらに、接続電極ＥＬ１上にスルーホールＴＨを介して接続電極ＥＬ０が形成される。電極ＥＬ０は、ディジット線ＤＬ００またはＤＬ０１の上方まで延在している。電極ＥＬ０の上面のうちのディジット線ＤＬ００の上方の領域にトンネル磁気抵抗素子ＴＭＲが形成される。トンネル磁気抵抗素子ＴＭＲの表面に第５層メタル層Ｍ５によってビット線ＢＬが形成される。

図１７（ｂ）に示されるように、ＤＬ選択ゲートＳＧ００およびアクセストランジスタＡＴＲを構成する拡散領域ＤＦＬは、櫛状に形成されている。このような櫛状の拡散領域ＤＦＬによって、ＤＬ選択ゲートＳＧ００の幅Ｗが大きくなり、多量の磁化電流ｉＤＬを流すことができる。

［第７の実施形態］
図２０は、第７の実施形態のブロックＢＫ００のメモリセルＭＣの構造を表わす図である。他のブロックのメモリセルもこれと同様である。

第７の実施形態では、メモリセルＭＣごとに、ディジット線ＤＬ００とソース（グランド）とを接続するためのＤＬ選択ゲートＤＧを有する。

図２１（ａ）は、図２のブロックＢＫ００の構造を半導体基板に垂直な方向から見た図である。図２１（ｂ）は、図２１（ａ）でのトランジスタの拡散領域を説明するための図である。

図２１（ｂ）に示されるように、ＤＬ選択ゲートＤＧとアクセストランジスタＡＴＲを構成する拡散領域ＤＦＬ１，ＤＦＬ２、ＤＦＬ３、ＤＦＬ４がメモリセルごとに分離して存在する。ＭＲＡＭ内に、このような各拡散領域が一定の間隔で連続して存在し、メモリセルのパターンが均一化するので、製造工程でのパターンの露光が容易になるという利点を有する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

２制御回路、４センスアンプ、６ＢＬドライバ、８ロウデコーダ、１２，１２ａ，１２ｂＤＬドライバ、１４セグメントデコーダ、５１バンドギャップレファレンス回路、５２定電流源、５３，５４引抜電流源、５５タイミング発生回路、８１半導体チップ、８２半導体基板、８３演算処理部、８４ＭＲＡＭ、９１軟磁性薄膜、９２導体、ＤＦＬ，ＤＦＬ１，ＤＦＬ２，ＤＦＬ３，ＤＦＬ４拡散領域、ＴＭＲトンネル磁気抵抗素子、ＢＬ０，ＢＬ１，ＢＬ３２，ＢＬ３３ビット線、ＣＨコンタクトホール、ＴＨスルーホール、ＥＬ０〜ＥＬ７，ＥＳＬ電極、ＤＧＤＬ選択ゲート、ＤＢ，ＤＤ非選択メモリセル、Ｐ１〜Ｐ３ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ３ＮチャネルＭＯＳトランジスタ、ＩＶ１００，ＩＶ（１）〜ＩＶ（２ｎ＋１）インバータ、Ｒ抵抗素子、Ｃ１容量素子、ＳＥＧ０，ＳＥＧ１セグメント、ＳＭ０，ＳＭ１セグメント選択ゲート、ＢＫ００，ＢＫ０１，ＢＫ１０，ＢＫ１１ブロック、ＳＧ００，ＳＧ０１，ＳＧ１０，ＳＧ１１ＤＬ選択ゲート、ＤＬ００，ＤＬ０１，ＤＬ１０，ＤＬ１１ディジット線、ＭＤＬ０，ＭＤＬ１メインディジット線、ＳＬ０，ＳＬ１ソース線、ＭＣメモリセル、ＡＴＲアクセストランジスタ。

Claims

半導体装置であって、
磁気的にデータ信号を記憶するメモリセルが行列状に配置されたメモリアレイを備え、前記メモリアレイは、所定数の列ごとに複数のセグメントに分割され、さらに各セグメントは、１行ごとにブロックに分割され、前記半導体装置は、
ブロックごとに設けられたディジット線と、
各列に対応して設けられた複数のビット線と、
各々が、選択された１つのブロックのディジット線に磁化電流を流す複数のディジット線ドライバと、
データ信号の論理に応じた方向の書込電流を選択されたセグメント内のビット線に流して、前記選択されたブロックのメモリセルに前記データ信号を書込むビット線ドライバと、
外部から１個のセグメントのアドレスが入力されたときに、前記アドレスに対応する１個のセグメントを選択し、前記選択したセグメントをいずれか１つのディジット線ドライバへ接続し、外部から２個以上のセグメントのアドレスが入力されたときに、前記アドレスに対応する２個以上のセグメントを選択し、前記選択した２個のセグメントを互いに異なるディジット線ドライバへ接続するデコーダとを備えた、半導体装置。
前記デコーダは、外部から２個以上の隣接しないセグメントのアドレスが入力され、前記アドレスに対応する２個以上の隣接しないセグメントを選択し、前記選択した複数のセグメントを互いに異なるディジット線ドライバへ接続する、請求項１記載の半導体装置。
半導体装置であって、
磁気的にデータ信号を記憶するメモリセルが行列状に配置されたメモリアレイを備え、前記メモリアレイは、所定数の列ごとに複数のセグメントに分割され、さらに各セグメントは、１行ごとにブロックに分割され、前記半導体装置は、
ブロックごとに設けられたディジット線と、
各列に対応して設けられた複数のビット線と、
選択されたブロックのディジット線に磁化電流を流すディジット線ドライバと、
データ信号の論理に応じた方向の書込電流を選択されたセグメントのビット線に流して、前記選択されたブロックのメモリセルに前記データ信号を書込むビット線ドライバとを備え、
前記ディジット線ドライバは、前記磁化電流の立下げ時には立上げ時よりも緩やかな速度で減少させる、半導体装置。
前記ディジット線ドライバは、
一定量の電流を出力する定電流源と、
前記定電流源の出力ノードから前記磁化電流が流れる経路と並列に存在し、前記定電流源の出力ノードとグランドとの間の経路に設けられたトランジスタと、
前記トランジスタのゲートの電位を緩やかに減少させるためのＲＣ回路とを含む、請求項３記載の半導体装置。
前記ディジット線ドライバは、
一定量の電流を出力する定電流源と、
各々が、前記定電流源の出力ノードから前記磁化電流が流れる経路と並列に存在し、前記定電流源の出力ノードとグランドとの間の経路に設けられた所定数のトランジスタと、
互いに異なるタイミングで活性化される前記所定数のタイミング信号を出力するタイミング信号発生回路とを含み、
各トランジスタのゲートは、対応するタイミング信号を受ける、請求項３記載の半導体装置。
半導体装置であって、
磁気的にデータ信号を記憶するメモリセルが行列状に配置されたメモリアレイを備え、前記メモリアレイは、所定数の列ごとに複数のセグメントに分割され、さらに各セグメントは、１行ごとにブロックに分割され、前記半導体装置は、
ブロックごとに設けられたディジット線と、
各列に対応して設けられた複数のビット線と、
選択されたブロックのディジット線に磁化電流を流すディジット線ドライバと、
データ信号の論理に応じた方向の書込電流を選択されたセグメントのビット線に流して、前記選択されたブロックのメモリセルに前記データ信号を書込むビット線ドライバとを備え、
前記ビット線ドライバが前記書込電流を立上げ、
その後、前記ディジット線ドライバが前記磁化電流を立上げ、
その後、前記ディジット線ドライバが前記磁化電流を立下げ、
その後、前記ビット線ドライバが前記書込電流を立下げる、半導体装置。
半導体装置であって、
磁気的にデータ信号を記憶するメモリセルが行列状に配置されたメモリアレイを備え、前記メモリアレイは、所定数の列ごとに複数のセグメントに分割され、さらに各セグメントは、１行ごとにブロックに分割され、前記半導体装置は、
ブロックごとに設けられたディジット線と、
各列に対応して設けられた複数のビット線と、
選択されたブロックのディジット線に磁化電流を流すディジット線ドライバと、
データ信号の論理に応じた方向の書込電流を選択されたセグメントのビット線に流して、前記選択されたブロックのメモリセルに前記データ信号を書込むビット線ドライバとを備え、
前記ビット線は、クラッド配線構造で形成され、
前記ビット線ドライバは、前記磁化電流が立ち上がるときの速度よりも緩やかな速度で前記書込電流を立上げおよび立下げる、半導体装置。
前記メモリセルは、トンネル磁気抵抗素子と、
読出し時に前記トンネル磁気抵抗素子からの電流をソースへ流すアクセスゲートとを含み、
前記ブロックは、ブロック内のディジット線とソースとを接続する選択ゲートとを含む、請求項１〜７のいずれか１項に記載の半導体装置。
前記メモリセルは、トンネル磁気抵抗素子と、
読出し時に前記トンネル磁気抵抗素子からの電流をソースへ流すアクセスゲートと、
前記メモリセル内のディジット線とソースとを接続する選択ゲートを含む、請求項１〜７のいずれか１項に記載の半導体装置。
前記選択ゲートのソースと、前記アクセスゲートのソースとが共有化される、請求項８または９記載の半導体装置。