JPS58139392A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS58139392A JPS58139392A JP57022251A JP2225182A JPS58139392A JP S58139392 A JPS58139392 A JP S58139392A JP 57022251 A JP57022251 A JP 57022251A JP 2225182 A JP2225182 A JP 2225182A JP S58139392 A JPS58139392 A JP S58139392A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- block
- signal
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、同一チップ上に集積化された消費電力の小さ
い半導体メモリに関するものである。
い半導体メモリに関するものである。
従来のこの種の半導体メモリは、例えば第１図のように
構成されていた。図において、１はメモリセルアレイと
デコーダ、マルチプレクサ、センス回路等の直接周辺回
路からなるメモリアレイ部、２はアドレスバッファ部、
３はデータ人出力バッファ部、４は内部クロック発生部
、５はアドレス入力端子、６は基準クロック端子、７は
リフレッシュ要求信号端子、８はデータ入出力端子であ
る。
構成されていた。図において、１はメモリセルアレイと
デコーダ、マルチプレクサ、センス回路等の直接周辺回
路からなるメモリアレイ部、２はアドレスバッファ部、
３はデータ人出力バッファ部、４は内部クロック発生部
、５はアドレス入力端子、６は基準クロック端子、７は
リフレッシュ要求信号端子、８はデータ入出力端子であ
る。
この種のメモリの動作は、アドレス入力端子５に印加さ
れたアドレス信号に従いメモリセルアレイ中の１つのメ
モリセルをアクセスするものであるが、１つのメモリキ
ルをアクセスするために、デコーダ、マルチプレクサ、
センス回路等の直接周辺回路をすべて動作させる必要が
あり、無駄な電力を消費するという欠点があった。更に
、この無駄な消費電力はメモリの大容量化に伴い増大す
る方向にあり、消費電力の低減化に対する大きな問題点
となっていた。
れたアドレス信号に従いメモリセルアレイ中の１つのメ
モリセルをアクセスするものであるが、１つのメモリキ
ルをアクセスするために、デコーダ、マルチプレクサ、
センス回路等の直接周辺回路をすべて動作させる必要が
あり、無駄な電力を消費するという欠点があった。更に
、この無駄な消費電力はメモリの大容量化に伴い増大す
る方向にあり、消費電力の低減化に対する大きな問題点
となっていた。
本発明はこの欠点を除去するために、アドレスバッファ
部を除いてメモリ回路を複数個のブロックに分割し、ア
クセスしたいメモリセルを含む回路ブロックのみを活性
化することにより、消費電力の低減化を図ったものであ
る。
部を除いてメモリ回路を複数個のブロックに分割し、ア
クセスしたいメモリセルを含む回路ブロックのみを活性
化することにより、消費電力の低減化を図ったものであ
る。
以下１本発明を実施例によって詳細に説明する。
第２図は本発明の実施例〔１〕の半導体メモリの構成図
である。図において、前出のものと同一符号のものは同
−又は均等部分を”示すものとする。
である。図において、前出のものと同一符号のものは同
−又は均等部分を”示すものとする。
９は第１図のメモリ、アレイ部と内部クロック発生部か
らなるメモリ回路ブロック、１０はブロック活性化制御
回路Ｘ１１はアドレス回路、１２はデータ入出力回路、
１３はメモリ回路ブロック内のアドレス信号、１４はブ
ロック選択信号であり、＃１．＃２．＃３．＄４は４分
割したメモリ回路ブロックの番号である。これの動作は
以下のようである。
らなるメモリ回路ブロック、１０はブロック活性化制御
回路Ｘ１１はアドレス回路、１２はデータ入出力回路、
１３はメモリ回路ブロック内のアドレス信号、１４はブ
ロック選択信号であり、＃１．＃２．＃３．＄４は４分
割したメモリ回路ブロックの番号である。これの動作は
以下のようである。
読出しおよび書込み時においては１まず、アドレス入力
端子５に入力された外部アドレス信号に従い＼アドレス
回路１１がアクセスすべきメモリセルを含んでいるメモ
リ回路ブロックのみを選択する選択信号を発生させると
ともにメモリ回路ブロック内のアドレス信号を発生させ
る。次に、ブロック活性化制御回路１ｏによって、基準
クロック端子６に入力された基準クロック（チップ活性
化信号）とブロック選択信号１４がら、４つのメモリ回
路ブロックのうちの１つだけを活性化する信号が発生さ
れる。この活性化信号に従ｕ％ １つのメモリ回路ブロ
ックだけが動作を開始し、所望の ゛アドレスに読
出しあるいは書込み動作を行なう。
端子５に入力された外部アドレス信号に従い＼アドレス
回路１１がアクセスすべきメモリセルを含んでいるメモ
リ回路ブロックのみを選択する選択信号を発生させると
ともにメモリ回路ブロック内のアドレス信号を発生させ
る。次に、ブロック活性化制御回路１ｏによって、基準
クロック端子６に入力された基準クロック（チップ活性
化信号）とブロック選択信号１４がら、４つのメモリ回
路ブロックのうちの１つだけを活性化する信号が発生さ
れる。この活性化信号に従ｕ％ １つのメモリ回路ブロ
ックだけが動作を開始し、所望の ゛アドレスに読
出しあるいは書込み動作を行なう。
また、データ入出力回路１２はブロック選択信号１４に
より、データ入出力端子８とメモリ回路ブロック９間の
データのやりとりを行なう。また、記憶情報のリフレッ
シュが必要な場合には、す７レツシ瓢要求信号端子７に
入力されたりフレッシ工要求信号により１ブロック選択
信号１４の如何にかかわらず全メモリ回路ブロックを活
性化し、記憶情報の再書込み動作を同時に行なう。
より、データ入出力端子８とメモリ回路ブロック９間の
データのやりとりを行なう。また、記憶情報のリフレッ
シュが必要な場合には、す７レツシ瓢要求信号端子７に
入力されたりフレッシ工要求信号により１ブロック選択
信号１４の如何にかかわらず全メモリ回路ブロックを活
性化し、記憶情報の再書込み動作を同時に行なう。
第３図はブロック活性化制御回路の一構成例を示す回路
図で、第２図の１０を具体的に示したものである。なお
、各スイッチング素子はＭＯＳ）ランジスタを用いてい
るが、これに限定されるものではない。第２図同様ブロ
ック分割数が４つであることから、ブロック選択信号と
してＡＯ，Ａ１で示す２ビツトのアドレス情報を用いて
いる。
図で、第２図の１０を具体的に示したものである。なお
、各スイッチング素子はＭＯＳ）ランジスタを用いてい
るが、これに限定されるものではない。第２図同様ブロ
ック分割数が４つであることから、ブロック選択信号と
してＡＯ，Ａ１で示す２ビツトのアドレス情報を用いて
いる。
読出しおよび書込み時においては、リフレッシュ要求信
号端子７のりフレツシー要求信号は低レベルであるので
、基準クロック端子６に入力されたチップ活性化信号が
、ＡｏおよびＡ１の論理値に従い＃１から＃４のうちの
１つだけに伝えられることになる。また、リフレッシュ
が必要なときには１．１子７のり７レツシヱ要求信号が
高レベルであるので１ＡｏおよびＡ１の論理値の如何に
かかわらず、端子６に入力されたチップ活性化信号が＃
１がら＃４のすべてに伝えられる。従って、全メモリ回
路ブロックの一括り７レツシヱを可能ならしめる。
号端子７のりフレツシー要求信号は低レベルであるので
、基準クロック端子６に入力されたチップ活性化信号が
、ＡｏおよびＡ１の論理値に従い＃１から＃４のうちの
１つだけに伝えられることになる。また、リフレッシュ
が必要なときには１．１子７のり７レツシヱ要求信号が
高レベルであるので１ＡｏおよびＡ１の論理値の如何に
かかわらず、端子６に入力されたチップ活性化信号が＃
１がら＃４のすべてに伝えられる。従って、全メモリ回
路ブロックの一括り７レツシヱを可能ならしめる。
第４図は本発明の実施例〔２〕の半導体メモリの構成図
である。１５はメモリセルに接続しているワード線駆動
クロック選択発生回路、１６はメモリセル信号を増幅す
るセンス回路駆動クロック選択発生回路である。
である。１５はメモリセルに接続しているワード線駆動
クロック選択発生回路、１６はメモリセル信号を増幅す
るセンス回路駆動クロック選択発生回路である。
実施例〔２〕においては、実施例〔１〕のメモリ回路ブ
ロック９内の内部クロック発生部を分離させ、メモリ回
路ブロックはメモリアレイ部のみとし、内部クロック発
生部を各メモリアレイ部に対して共通に使用させる構成
をとっている。これの動作は、第２図の実施例〔１〕と
類似しているが、メモリ回路ブロックがメモリアレイ部
だけであることから、ブロック活性化信号としてワード
線駆動クロックとセンス回路駆動クロックをブロック選
択信号により制御させる。即ち、ブロック選択信号によ
り選択された１つだけのブロックのワード線駆動クロッ
クおよびセンス回路駆動フロラクラ活性化させることに
より、アクセスすべきメモリセルを含む単一のブロック
のみを活性化させる。
ロック９内の内部クロック発生部を分離させ、メモリ回
路ブロックはメモリアレイ部のみとし、内部クロック発
生部を各メモリアレイ部に対して共通に使用させる構成
をとっている。これの動作は、第２図の実施例〔１〕と
類似しているが、メモリ回路ブロックがメモリアレイ部
だけであることから、ブロック活性化信号としてワード
線駆動クロックとセンス回路駆動クロックをブロック選
択信号により制御させる。即ち、ブロック選択信号によ
り選択された１つだけのブロックのワード線駆動クロッ
クおよびセンス回路駆動フロラクラ活性化させることに
より、アクセスすべきメモリセルを含む単一のブロック
のみを活性化させる。
第５図は、第４図のワード線駆動クロック選択発生回路
１５あるいはセンス回路駆動クロック選択発生回路１６
の構成例であり、１７は駆動クロック発生回路、１０は
前述のブロック活性化制御回路、またｘｌ、Ａ２．Ａ３
． ｘ４は第４図にも示すようにメモリアレイブロック
の番号を意味する。
１５あるいはセンス回路駆動クロック選択発生回路１６
の構成例であり、１７は駆動クロック発生回路、１０は
前述のブロック活性化制御回路、またｘｌ、Ａ２．Ａ３
． ｘ４は第４図にも示すようにメモリアレイブロック
の番号を意味する。
これの動作は、駆動クロック発生回路１７において、基
準クロック端子６に入力された基準クロック（チップ活
性化信号）により所望の駆動クロックを発生させ、その
後ブロック活性化制御回路１０において、ブロック選択
信号に従い単一プロ１１．１′１１ ツクのみを活性化させるものである。
準クロック端子６に入力された基準クロック（チップ活
性化信号）により所望の駆動クロックを発生させ、その
後ブロック活性化制御回路１０において、ブロック選択
信号に従い単一プロ１１．１′１１ ツクのみを活性化させるものである。
このように実施例〔２〕においては、実施例〔１〕にお
けるクロック発生部を共通化することにより、実施例〔
１〕と比較してチップ面積が減少する。なお、実施例〔
１〕および〔２〕については、説明の簡単のために４つ
のブロックに分割したが、この分！ＩＩＪ数は自由に選
ぶことができる。また、各ブロック内のワード線数およ
びビット線数をそれぞれ等しく設定することにより、本
発明の最適構成が得られ１リフレツシユに要する時間が
最も短縮される０ 以上説明したように、本発明は、従来の半導体メモリと
比較して、アドレス回路を除いてメモリ回路あるいはそ
の一部であるメモリアレイ部をブロック分割し、読出し
および書込み時にはアクセスすべきメモリセルを含むブ
ロックのみが活性化され、リフレッシュが必要な時には
全ブロックが同時に活性化されるので、動作時の消費電
力を低減化することができるという利点がある。
けるクロック発生部を共通化することにより、実施例〔
１〕と比較してチップ面積が減少する。なお、実施例〔
１〕および〔２〕については、説明の簡単のために４つ
のブロックに分割したが、この分！ＩＩＪ数は自由に選
ぶことができる。また、各ブロック内のワード線数およ
びビット線数をそれぞれ等しく設定することにより、本
発明の最適構成が得られ１リフレツシユに要する時間が
最も短縮される０ 以上説明したように、本発明は、従来の半導体メモリと
比較して、アドレス回路を除いてメモリ回路あるいはそ
の一部であるメモリアレイ部をブロック分割し、読出し
および書込み時にはアクセスすべきメモリセルを含むブ
ロックのみが活性化され、リフレッシュが必要な時には
全ブロックが同時に活性化されるので、動作時の消費電
力を低減化することができるという利点がある。
第１図は従来の半導体メモリの構成図、第２図は本発明
の実施例〔１〕の半導体メモリの構成図、第３図はブロ
ック活性化制御回路の一構成例を示す回路図、第４図は
本発明の実施例〔２〕の半導体メモリの構成図、第５図
は駆動クロック選択発生回路の構成図である。 １・・・メモリアレイ部 ２・・・アドレスバッファ部
３・・・データ人出力バッファ部 ４・・・内部クロッ
ク発生部 ５・・・アドレス入力端子 ６・・・基準ク
ロック端子 ７・・・す７レツシ一要求信号端子 ８・
・・データ入出力端子 ９・・・メモリ回路ブロック
１０・・・ブロック活性化制御回路 １１・・・アドレ
ス回路１２・・・データ入出力回路 １３・・・メモリ
回路ブロック内のアドレス信号 １４・・・ブロック選
択信号１５・・・ワード線駆動クロック選択発生回路
１６・・・センス回路駆動クロック選択発生回路 １７
・・・駆動クロック発生回路 Ａｏ、 Ａｏ、 Ａ１． Ａ１・・・ ２ビツトのアド
レス情報１１ｔ ：＃２１ ＄３． ＃−４・・・メモ
リ回路ブロックの番号ｘｌ、 Ａ２． Ａ３． Ａ４・
・・メモリアレイブロックの番号特許出願人 日本電信
電話公社 代理人弁理士 中 村 純之助 １−１ 図 − −
の実施例〔１〕の半導体メモリの構成図、第３図はブロ
ック活性化制御回路の一構成例を示す回路図、第４図は
本発明の実施例〔２〕の半導体メモリの構成図、第５図
は駆動クロック選択発生回路の構成図である。 １・・・メモリアレイ部 ２・・・アドレスバッファ部
３・・・データ人出力バッファ部 ４・・・内部クロッ
ク発生部 ５・・・アドレス入力端子 ６・・・基準ク
ロック端子 ７・・・す７レツシ一要求信号端子 ８・
・・データ入出力端子 ９・・・メモリ回路ブロック
１０・・・ブロック活性化制御回路 １１・・・アドレ
ス回路１２・・・データ入出力回路 １３・・・メモリ
回路ブロック内のアドレス信号 １４・・・ブロック選
択信号１５・・・ワード線駆動クロック選択発生回路
１６・・・センス回路駆動クロック選択発生回路 １７
・・・駆動クロック発生回路 Ａｏ、 Ａｏ、 Ａ１． Ａ１・・・ ２ビツトのアド
レス情報１１ｔ ：＃２１ ＄３． ＃−４・・・メモ
リ回路ブロックの番号ｘｌ、 Ａ２． Ａ３． Ａ４・
・・メモリアレイブロックの番号特許出願人 日本電信
電話公社 代理人弁理士 中 村 純之助 １−１ 図 − −
Claims (1)
- （１）同一チップ上に集積化された半導体メモリにおい
て、情報の記憶、読出しおよび書込み動作を司る複数個
のメモリ回路ブロックと、読出しおよび書込み時にはブ
ロック選択信号により前記複数個のメモリ回路ブロック
の１つのみを活性化する信号を発生させ、また記憶情報
の９７レノシエを必要とする時にはリフレッシュ要求信
号により前記複数個のメモリ回路ブロックの全部を同時
に活性化する信号を発生させる制御回路と、前記複数個
のメモリ回路ブロックの入出力信号の１つを前記ブロッ
ク選択信号により選択するデータ入出力回路と、外部ア
ドレス信号より前記ブロック選択信号および前記メモリ
回路ブロック内のアドレス信号を発生するアドレス回路
を有することを特徴とする半導体メモリ。 （２、特許請求の範囲第１項記載の半導体メモリにおい
て、前記複数個のメモリ回路ブロックの活性化を制御す
る前記制御回路として、前記メモリ回路ブロックを構成
しているメモリアレイ中のメモリセルに接続しているワ
ード線を駆動するクロ ジッタと、メモリセル信号を
増幅するセンス回路の駆動クロックを、前記ブロック選
択信号および前記リフレッシュ要求信号により制御する
回路を有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022251A JPS58139392A (ja) | 1982-02-15 | 1982-02-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022251A JPS58139392A (ja) | 1982-02-15 | 1982-02-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58139392A true JPS58139392A (ja) | 1983-08-18 |
Family
ID=12077564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022251A Pending JPS58139392A (ja) | 1982-02-15 | 1982-02-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139392A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6117292A (ja) * | 1984-07-04 | 1986-01-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS61199297A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体記憶装置 |
| JPS61220192A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS62241198A (ja) * | 1986-04-14 | 1987-10-21 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6326897A (ja) * | 1986-07-21 | 1988-02-04 | Hitachi Ltd | 半導体メモリ装置 |
| JPS63183692A (ja) * | 1986-09-30 | 1988-07-29 | Toshiba Corp | 半導体記憶装置 |
| JPH01258049A (ja) * | 1988-04-06 | 1989-10-16 | Fujitsu Ltd | メモリ回路 |
| US5719815A (en) * | 1988-05-13 | 1998-02-17 | Hitachi, Ltd. | Semiconductor memory having a refresh operation cycle and operating at a high speed and reduced power consumption in a normal operation cycle |
| KR100253932B1 (ko) * | 1995-10-13 | 2000-05-01 | 가네꼬 히사시 | 고속 랜덤 액세스를 위한 반도체 메모리 소자 |
-
1982
- 1982-02-15 JP JP57022251A patent/JPS58139392A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6117292A (ja) * | 1984-07-04 | 1986-01-25 | Hitachi Ltd | 半導体記憶装置 |
| JPH0576720B2 (ja) * | 1984-07-04 | 1993-10-25 | Hitachi Ltd | |
| JPS61199297A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体記憶装置 |
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| JPH01258049A (ja) * | 1988-04-06 | 1989-10-16 | Fujitsu Ltd | メモリ回路 |
| US5719815A (en) * | 1988-05-13 | 1998-02-17 | Hitachi, Ltd. | Semiconductor memory having a refresh operation cycle and operating at a high speed and reduced power consumption in a normal operation cycle |
| US5862095A (en) * | 1988-05-13 | 1999-01-19 | Hitachi, Ltd. | Semiconductor memory having both a refresh operation cycle and a normal operation cycle and employing an address non-multiplex system |
| US6108264A (en) * | 1988-05-13 | 2000-08-22 | Hitachi, Ltd. | Dynamic type semiconductor memory device |
| KR100253932B1 (ko) * | 1995-10-13 | 2000-05-01 | 가네꼬 히사시 | 고속 랜덤 액세스를 위한 반도체 메모리 소자 |
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