JPH0576720B2 - - Google Patents
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- JPH0576720B2 JPH0576720B2 JP59137127A JP13712784A JPH0576720B2 JP H0576720 B2 JPH0576720 B2 JP H0576720B2 JP 59137127 A JP59137127 A JP 59137127A JP 13712784 A JP13712784 A JP 13712784A JP H0576720 B2 JPH0576720 B2 JP H0576720B2
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- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000007257 malfunction Effects 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Description
【発明の詳細な説明】
〔発明の詳細な説明〕
本発明はMOSメモリに係り、特にメモリセル
信号をデータ線（ビツト線）に読み出すためにワ
ード線を駆動する回路での消費電力を低減するの
に好適なワード線駆動回路に関する。
信号をデータ線（ビツト線）に読み出すためにワ
ード線を駆動する回路での消費電力を低減するの
に好適なワード線駆動回路に関する。
従来のワード線を駆動する回路として、
1977ISSCC，Dig.of Tech.Papers p12〜p13に示
された回路がある。この回路を第１図に示し、そ
の回路構成と動作を説明する。回路を構成してい
るMOS−FETはＮチヤネルでエンハンスメント
型である。なお、これ以後の説明ではすべてこの
型のMOS−FETを用いて説明する。第１図が、
MAがメモリアレー部で、Dp，Dnがデータ線、
W0〜W7がワード線である。メモリセルはMOS
−FET、コンデンサー各々１個で構成され、た
とえば同図でMOS−FETQM0、コンデンサー
CM0でメモリセルMC0を構成している。WDはワ
ード線駆動回路部で、QW0〜QW7がワード線駆
動用のMOS−FETで、QT0〜QT7はチヤージト
ラツプ用のMOS−FETである。またQX0，QX1
はワード線群選択用のMOS−FETである。XD
は行デコーダ部で、１個のデコーダで多数あるワ
ード線のうち４本のワード線を選択する。たとえ
ば、デコーダXD0でワード線W0〜W3を選択す
る。SD0〜SD3は、上記選択された４本のワード
線のうち１本のワード線を選択するための信号を
出す回路（ここではサブ行デコーダと称す）であ
る。したがつて、この回路にも行デコーダXDよ
り少ないが、２つのアドレス信号が入力される。
なお、ここではSD0のみ、その詳細を示している
が、他の回路も同じ回路構成で、入力されるアド
レス信号a0，a1，0，1が異なつているだけであ
る。TG2，TG3はワード線駆動回路部WD、サブ
行デコーダ部SD0〜SD3にパルス信号を供給する
パルス信号発生回路である。この回路は、たとえ
ば、昭和54年度電子通信学会半導体、材料部門全
国大会講演論文No.69に示す回路で構成することが
できる。
1977ISSCC，Dig.of Tech.Papers p12〜p13に示
された回路がある。この回路を第１図に示し、そ
の回路構成と動作を説明する。回路を構成してい
るMOS−FETはＮチヤネルでエンハンスメント
型である。なお、これ以後の説明ではすべてこの
型のMOS−FETを用いて説明する。第１図が、
MAがメモリアレー部で、Dp，Dnがデータ線、
W0〜W7がワード線である。メモリセルはMOS
−FET、コンデンサー各々１個で構成され、た
とえば同図でMOS−FETQM0、コンデンサー
CM0でメモリセルMC0を構成している。WDはワ
ード線駆動回路部で、QW0〜QW7がワード線駆
動用のMOS−FETで、QT0〜QT7はチヤージト
ラツプ用のMOS−FETである。またQX0，QX1
はワード線群選択用のMOS−FETである。XD
は行デコーダ部で、１個のデコーダで多数あるワ
ード線のうち４本のワード線を選択する。たとえ
ば、デコーダXD0でワード線W0〜W3を選択す
る。SD0〜SD3は、上記選択された４本のワード
線のうち１本のワード線を選択するための信号を
出す回路（ここではサブ行デコーダと称す）であ
る。したがつて、この回路にも行デコーダXDよ
り少ないが、２つのアドレス信号が入力される。
なお、ここではSD0のみ、その詳細を示している
が、他の回路も同じ回路構成で、入力されるアド
レス信号a0，a1，0，1が異なつているだけであ
る。TG2，TG3はワード線駆動回路部WD、サブ
行デコーダ部SD0〜SD3にパルス信号を供給する
パルス信号発生回路である。この回路は、たとえ
ば、昭和54年度電子通信学会半導体、材料部門全
国大会講演論文No.69に示す回路で構成することが
できる。
第１図に示す回路の動作を第２図のパルス信号
タイミングチヤートを用いて説明する。まず、
φ1信号がVCCレベルから０レベルになり、行デコ
ーダ部XD、サブ行デコーダ部SD0〜SD3のプリ
チヤージを完了する。次にアドレス信号a0〜ao，
a0〜oが上記デコーダ部、サブ行デコーダ部に入
力され、各デコーダが確定する。ここでアドレス
信号a0〜aoがすべて０レベル、0〜oがすべて
VCCレベルだとする。この場合、行デコーダ部
XDにおいて、デコーダXD0は、入力されるアド
レス信号がすべて０レベルであるため、それらの
入力されるMOS−FETがすべてOFF状態とな
り、ノードX0はVCC−VT（VTはMOS−FETのし
きい電圧）のプリチヤージレベルを保持し、
MOS−FET QX0をON状態にし、選択状態とな
る。これにより、ワード線群W0〜W3が選択され
たことになる。一方、デコーダXD1は、アドレス
信号2がVCCレベルであるため、この信号が入力
されるMOS−FETがON状態となり、ノードX1
は第２図で破線で示すように０レベルにされ、
MOS−FET QX1をOFF状態にし、非選択状態
となる。これにより、ワード線群W4〜W7が非選
択となる。また、サブ行デコーダ部において、
SD0は、アドレス信号a0，a1がすべて０レベルで
あるため、ノードＡはVCC−VTのプリチヤージレ
ベルを保持し（第２図で選択の波形）、MOS−
FET Q7をON状態にし、選択状態となる。一方
サブ行デコーダ部のSD1，SD2，SD3では、入力
されるアドレス信号のうち少なくとも１つがVCC
レベルであるため、SD0回路のノードＡに対応す
るノードが０レベルとなり（第２図でノードＡの
非選択の波形のようになる）、MOS−FET Q7に
対応するMOS−FETをOFF状態にし、非選択状
態となる。次にφ2信号が０レベルからVCCレベル
になると、この信号はSD0を通してワード線駆動
用のMOS−FET QW0〜QW7のうち行デコーダ
で選択されたワード線群につながるQW0と非選
択のワード線群につながるQW4のゲート（ノー
ド０，４）をVCC−VTのレベルに充電し、これら
のMOS−FETをON状態にする。この時、SD1，
SD2，SD3は非選択状態であるため、ワード線駆
動用のMOS−FET QW0〜QW7のうちQW1，
QW2，QW3，QW5，QW6，QW7のゲートは０レ
ベルであり、これらのMOS−FETはOFF状態で
ある。次にφ3信号が０レベルからVCCレベルにな
ると、この信号は、選択状態のデコーダXD0につ
ながるMOS−FET QX0を通して、QW0〜QW3
のMOS−FETに伝わり、QW0を通して、ワード
線W0を０レベルからVCCレベルにする。したがつ
てワード線W0に接続されるメモリセル信号はデ
ータ線に読み出される。
タイミングチヤートを用いて説明する。まず、
φ1信号がVCCレベルから０レベルになり、行デコ
ーダ部XD、サブ行デコーダ部SD0〜SD3のプリ
チヤージを完了する。次にアドレス信号a0〜ao，
a0〜oが上記デコーダ部、サブ行デコーダ部に入
力され、各デコーダが確定する。ここでアドレス
信号a0〜aoがすべて０レベル、0〜oがすべて
VCCレベルだとする。この場合、行デコーダ部
XDにおいて、デコーダXD0は、入力されるアド
レス信号がすべて０レベルであるため、それらの
入力されるMOS−FETがすべてOFF状態とな
り、ノードX0はVCC−VT（VTはMOS−FETのし
きい電圧）のプリチヤージレベルを保持し、
MOS−FET QX0をON状態にし、選択状態とな
る。これにより、ワード線群W0〜W3が選択され
たことになる。一方、デコーダXD1は、アドレス
信号2がVCCレベルであるため、この信号が入力
されるMOS−FETがON状態となり、ノードX1
は第２図で破線で示すように０レベルにされ、
MOS−FET QX1をOFF状態にし、非選択状態
となる。これにより、ワード線群W4〜W7が非選
択となる。また、サブ行デコーダ部において、
SD0は、アドレス信号a0，a1がすべて０レベルで
あるため、ノードＡはVCC−VTのプリチヤージレ
ベルを保持し（第２図で選択の波形）、MOS−
FET Q7をON状態にし、選択状態となる。一方
サブ行デコーダ部のSD1，SD2，SD3では、入力
されるアドレス信号のうち少なくとも１つがVCC
レベルであるため、SD0回路のノードＡに対応す
るノードが０レベルとなり（第２図でノードＡの
非選択の波形のようになる）、MOS−FET Q7に
対応するMOS−FETをOFF状態にし、非選択状
態となる。次にφ2信号が０レベルからVCCレベル
になると、この信号はSD0を通してワード線駆動
用のMOS−FET QW0〜QW7のうち行デコーダ
で選択されたワード線群につながるQW0と非選
択のワード線群につながるQW4のゲート（ノー
ド０，４）をVCC−VTのレベルに充電し、これら
のMOS−FETをON状態にする。この時、SD1，
SD2，SD3は非選択状態であるため、ワード線駆
動用のMOS−FET QW0〜QW7のうちQW1，
QW2，QW3，QW5，QW6，QW7のゲートは０レ
ベルであり、これらのMOS−FETはOFF状態で
ある。次にφ3信号が０レベルからVCCレベルにな
ると、この信号は、選択状態のデコーダXD0につ
ながるMOS−FET QX0を通して、QW0〜QW3
のMOS−FETに伝わり、QW0を通して、ワード
線W0を０レベルからVCCレベルにする。したがつ
てワード線W0に接続されるメモリセル信号はデ
ータ線に読み出される。
以上述べたように、従来回路方式では、行デコ
ーダ部によるワード線群の選択、非選択に関係な
く、ワード線駆動用のMOS−FETの４個のうち
１個は、そのゲートがサブ行デコーダ部の出力信
号により充電される。ここではワード線数を８本
として説明したのでサブ行デコーダ出力信号によ
りゲートが充電される上記ワード線駆動用の
MOS−FETは２個である。しかし実際のメモリ
ではワード線は多数有り、その数は膨大な数とな
る。たとえば、256Kビツトメモリを１つのアレ
ーで構成したとすると、通常、ワード線512本、
データ線512本のアレー構成となる。この場合サ
ブ行デコーダの出力信号でゲートが充電されるワ
ード線駆動用のMOS−FETは128個にもなる。
したがつて、ワード線駆動用のMOS−FETのゲ
ートを充電するための電力消費は膨大となる。こ
のように従来回路では、ワード線駆動回路部での
消費電力が大きいので、チツプ温度の上昇を生
じ、充放電電流の増大による電源線での雑音の増
加を起こさせ、メモリの情報保持特性の劣化やメ
モリの誤動作の原因となるという欠点があつた。
ーダ部によるワード線群の選択、非選択に関係な
く、ワード線駆動用のMOS−FETの４個のうち
１個は、そのゲートがサブ行デコーダ部の出力信
号により充電される。ここではワード線数を８本
として説明したのでサブ行デコーダ出力信号によ
りゲートが充電される上記ワード線駆動用の
MOS−FETは２個である。しかし実際のメモリ
ではワード線は多数有り、その数は膨大な数とな
る。たとえば、256Kビツトメモリを１つのアレ
ーで構成したとすると、通常、ワード線512本、
データ線512本のアレー構成となる。この場合サ
ブ行デコーダの出力信号でゲートが充電されるワ
ード線駆動用のMOS−FETは128個にもなる。
したがつて、ワード線駆動用のMOS−FETのゲ
ートを充電するための電力消費は膨大となる。こ
のように従来回路では、ワード線駆動回路部での
消費電力が大きいので、チツプ温度の上昇を生
じ、充放電電流の増大による電源線での雑音の増
加を起こさせ、メモリの情報保持特性の劣化やメ
モリの誤動作の原因となるという欠点があつた。
本発明の目的は、上記従来回路方式での問題点
に鑑み、非選択となるワード線につながるワード
線駆動用のMOS−FETでの消費電力を少なくし
た低消費電力の半導体記憶装置を提供することに
ある。
に鑑み、非選択となるワード線につながるワード
線駆動用のMOS−FETでの消費電力を少なくし
た低消費電力の半導体記憶装置を提供することに
ある。
上記目的を達成するために本発明は、行デコー
ダ部の出力信号を用いて、行デコーダ部で選択さ
れるワード線群につながるワード線駆動用の
MOS−FETのゲートのみ充電し、ワード線の駆
動を行なうようにした。これにより、行デコーダ
部で非選択となるワード線群につながるワード線
駆動用のMOS−FETで充電されるゲートをなく
し、ワード線駆動回路の消費電力を低減した 本願で開示される代表的な発明は、 複数のデータ線Dp…Dnと、 それぞれが複数のワード線W0，W1，W2，
W3，W4，W5，W6，W7を含む複数のワード線群
と、 上記複数のデータ線Dp…Dnと上記複数のワー
ド線群の上記複数のワード線W0，W1，W2，
W3，W4，W5，W6，W7との所望の交点に配置さ
れた複数のメモリセルMC0と、 第１のアドレス信号群a2，a3…aoにより上記複
数のワード線群からひとつのワード線群を選択す
る複数の第１のデコーダXD0，XD1と、 上記第１のアドレス信号群a2，a3…aoにより選
択された上記ひとつのワード線群の複数のワード
線のうち、第２のアドレス信号群a1，a2により、
１本のワード線W0を選択する複数の第２のデコ
ーダSD0，SD1，SD2，SD3と、 上記複数のワード線群の上記複数のワード線
W0，W1，W2，W3，W4，W5，W6，W7に接続
された複数のMOSFET QW0，QW1，QW2，
QW3，QW4，QW5，QW6，QW7で構成されたワ
ード線駆動回路WDとを具備し、 上記複数のワード線群の数（128）が、上記複
数のワード線群のひとつの群を構成する上記複数
のワード線W0，W1，W2，W3の数(4)よりも多く
設定された半導体記憶装置であつて、 上記複数の第１のデコーダXD0，XD1は上記第
１のアドレス信号群a2，a3…aoに従つて上記ワー
ド線駆動回路WDを構成する上記複数の
MOSFET QW0，QW1，QW2，QW3，QW4，
QW5，QW6，QW7のうち上記選択される上記ひ
とつのワード線群の複数のMOSFET QW0，
QW1，QW2，QW3のゲートに第１の選択信号φ2
を印加し、 上記複数の第２のデコーダSD0，SD1，SD2，
SD3は上記第２のアドレス信号群a1，a0に従つて
上記複数のワード線群の各ワード線群の一本のワ
ード線W0，W4に該一本のワード線W0，W4に対
応するMOSFET QW0，QW4のドレイン及びソ
ースを介して第２の選択信号φ3を印加すること
を特徴とする。
ダ部の出力信号を用いて、行デコーダ部で選択さ
れるワード線群につながるワード線駆動用の
MOS−FETのゲートのみ充電し、ワード線の駆
動を行なうようにした。これにより、行デコーダ
部で非選択となるワード線群につながるワード線
駆動用のMOS−FETで充電されるゲートをなく
し、ワード線駆動回路の消費電力を低減した 本願で開示される代表的な発明は、 複数のデータ線Dp…Dnと、 それぞれが複数のワード線W0，W1，W2，
W3，W4，W5，W6，W7を含む複数のワード線群
と、 上記複数のデータ線Dp…Dnと上記複数のワー
ド線群の上記複数のワード線W0，W1，W2，
W3，W4，W5，W6，W7との所望の交点に配置さ
れた複数のメモリセルMC0と、 第１のアドレス信号群a2，a3…aoにより上記複
数のワード線群からひとつのワード線群を選択す
る複数の第１のデコーダXD0，XD1と、 上記第１のアドレス信号群a2，a3…aoにより選
択された上記ひとつのワード線群の複数のワード
線のうち、第２のアドレス信号群a1，a2により、
１本のワード線W0を選択する複数の第２のデコ
ーダSD0，SD1，SD2，SD3と、 上記複数のワード線群の上記複数のワード線
W0，W1，W2，W3，W4，W5，W6，W7に接続
された複数のMOSFET QW0，QW1，QW2，
QW3，QW4，QW5，QW6，QW7で構成されたワ
ード線駆動回路WDとを具備し、 上記複数のワード線群の数（128）が、上記複
数のワード線群のひとつの群を構成する上記複数
のワード線W0，W1，W2，W3の数(4)よりも多く
設定された半導体記憶装置であつて、 上記複数の第１のデコーダXD0，XD1は上記第
１のアドレス信号群a2，a3…aoに従つて上記ワー
ド線駆動回路WDを構成する上記複数の
MOSFET QW0，QW1，QW2，QW3，QW4，
QW5，QW6，QW7のうち上記選択される上記ひ
とつのワード線群の複数のMOSFET QW0，
QW1，QW2，QW3のゲートに第１の選択信号φ2
を印加し、 上記複数の第２のデコーダSD0，SD1，SD2，
SD3は上記第２のアドレス信号群a1，a0に従つて
上記複数のワード線群の各ワード線群の一本のワ
ード線W0，W4に該一本のワード線W0，W4に対
応するMOSFET QW0，QW4のドレイン及びソ
ースを介して第２の選択信号φ3を印加すること
を特徴とする。
半導体記憶装置では集積密度の向上および高速
化の目的から、MOSFETのソース、ドレイン接
合を浅く形成する方向に製造技術が向けられてお
り、その結果、ソース、ドレイン接合の容量は極
めて小さくなる傾向ある。一方、大きな電流駆動
能力（大きな相互コンダクタンス）が必要とされ
るMOSFETは、そのゲート絶縁膜厚を小さく、
また、そのチヤネル幅を極めて大きく取る必要が
有り、その結果チヤネル領域の面積（ゲート領域
の面積）が極めて大きくなり、ゲート容量が極め
て大きくなる。
化の目的から、MOSFETのソース、ドレイン接
合を浅く形成する方向に製造技術が向けられてお
り、その結果、ソース、ドレイン接合の容量は極
めて小さくなる傾向ある。一方、大きな電流駆動
能力（大きな相互コンダクタンス）が必要とされ
るMOSFETは、そのゲート絶縁膜厚を小さく、
また、そのチヤネル幅を極めて大きく取る必要が
有り、その結果チヤネル領域の面積（ゲート領域
の面積）が極めて大きくなり、ゲート容量が極め
て大きくなる。
従つて、ワード線駆動回路WDによつてワード
線W0，W1，W2，W3W4，W5，W6，W7を高速
に駆動しようとすると、ワード線駆動回路WDの
MOSFET QW0，QW1，QW2，QW3，QW4，
QW5，QW6，QW7のソース、ドレイン接合の容
量は極めて小さくなるのに対し、これらの
MOSFET QW0，QW1，QW2，QW3，QW4，
QW5，QW6，QW7のゲート容量は極めて大きく
なる。
線W0，W1，W2，W3W4，W5，W6，W7を高速
に駆動しようとすると、ワード線駆動回路WDの
MOSFET QW0，QW1，QW2，QW3，QW4，
QW5，QW6，QW7のソース、ドレイン接合の容
量は極めて小さくなるのに対し、これらの
MOSFET QW0，QW1，QW2，QW3，QW4，
QW5，QW6，QW7のゲート容量は極めて大きく
なる。
従つて、本願で開示される代表的な発明では、
複数のワード線群の数(128)がひとつのワード線
群を構成する複数のワード線W0，W1，W2，W3
の数(4)よりも多く設定されていること、および高
速駆動のためにはMOSFETのソース、ドレイン
接合の容量が小さくなるのに対してゲート容量が
大きくなることを考慮して、数(4)の少ない方のひ
とつのワード線群を構成する複数のワード線W0，
W1，W2，W3に関して大容量であるワード線駆
動用MOSFETのゲート容量を一方のデコーダ
XD0，XD1で駆動し、数(128)の大きい方の複数
のワード線群に関して小容量であるワード線駆動
用MOSFETのソース、ドレイン容量を他方のデ
コーダSD0，SD1，SD2，SD3で駆動すれば、ワ
ード線選択駆動のための消費電力を削減すること
が可能となる（第３図参照）。
複数のワード線群の数(128)がひとつのワード線
群を構成する複数のワード線W0，W1，W2，W3
の数(4)よりも多く設定されていること、および高
速駆動のためにはMOSFETのソース、ドレイン
接合の容量が小さくなるのに対してゲート容量が
大きくなることを考慮して、数(4)の少ない方のひ
とつのワード線群を構成する複数のワード線W0，
W1，W2，W3に関して大容量であるワード線駆
動用MOSFETのゲート容量を一方のデコーダ
XD0，XD1で駆動し、数(128)の大きい方の複数
のワード線群に関して小容量であるワード線駆動
用MOSFETのソース、ドレイン容量を他方のデ
コーダSD0，SD1，SD2，SD3で駆動すれば、ワ
ード線選択駆動のための消費電力を削減すること
が可能となる（第３図参照）。
これに対して、従来のように、数(4)の少ない方
のひとつのワード線群を構成する複数のワード線
W0，W1，W2，W3に関して小容量であるワード
線駆動用MOSFETのソース、ドレイン容量を一
方のデコーダXD0，XD1で駆動し、数(128)の大
きい方の複数のワード線群に関して大容量である
ワード線駆動用MOSFETのゲート容量を他方の
デコーダSD0，SD1，SD2，SD3で駆動すると、
ワード線選択駆動のための消費電力が膨大とな
り、チツプ温度の上昇、雑音の増大、メモリ情報
保持特性の劣化、メモリの誤動作の原因となると
言う欠点が有つた（第１図参照）。
のひとつのワード線群を構成する複数のワード線
W0，W1，W2，W3に関して小容量であるワード
線駆動用MOSFETのソース、ドレイン容量を一
方のデコーダXD0，XD1で駆動し、数(128)の大
きい方の複数のワード線群に関して大容量である
ワード線駆動用MOSFETのゲート容量を他方の
デコーダSD0，SD1，SD2，SD3で駆動すると、
ワード線選択駆動のための消費電力が膨大とな
り、チツプ温度の上昇、雑音の増大、メモリ情報
保持特性の劣化、メモリの誤動作の原因となると
言う欠点が有つた（第１図参照）。
以上のように、本発明は、ワード線選択駆動の
ための消費電力、チツプ温度、雑音、メモリ情報
保持特性、メモリの誤動作等の点に関して従来の
欠点を解消するものである。
ための消費電力、チツプ温度、雑音、メモリ情報
保持特性、メモリの誤動作等の点に関して従来の
欠点を解消するものである。
以下、本発明の一実施例を第３図により説明す
る。同図でMAがメモリアレー部、WDがワード
線駆動回路部、XDが行デコーダ部、SD0〜SD3
がサブ行デコーダ部、TG2，TG3がパルス発生回
路で、メモリアレー部、行デコーダ部、サブ行デ
コーダ、パルス発生回路の回路構成と動作は、第
１図に示す従来回路と同一である。ただし、サブ
行デコーダ部にはφ3信号を入力している。ワー
ド線駆動回路部は、従来回路とは異なり、ワード
線駆動用のMOS−FET QW0〜QW7のゲートは、
行デコーダ部でON状態にされた（選択された）
MOS−FET QX0′もしくはQX1′を通して、φ2信
号により充電し、ワードW0〜W7は、サブ行デコ
ーダ部の出力信号により駆動する回路構成として
いる。
る。同図でMAがメモリアレー部、WDがワード
線駆動回路部、XDが行デコーダ部、SD0〜SD3
がサブ行デコーダ部、TG2，TG3がパルス発生回
路で、メモリアレー部、行デコーダ部、サブ行デ
コーダ、パルス発生回路の回路構成と動作は、第
１図に示す従来回路と同一である。ただし、サブ
行デコーダ部にはφ3信号を入力している。ワー
ド線駆動回路部は、従来回路とは異なり、ワード
線駆動用のMOS−FET QW0〜QW7のゲートは、
行デコーダ部でON状態にされた（選択された）
MOS−FET QX0′もしくはQX1′を通して、φ2信
号により充電し、ワードW0〜W7は、サブ行デコ
ーダ部の出力信号により駆動する回路構成として
いる。
すなわち、256Kビツトメモリを１つのメモリ
アレイで構成することを想定すると、ワード線の
総数は512本必要であり、ひとつのワード線群を
構成する複数のワード線の数を４本とすると、ワ
ード線群の数は512÷４＝128となる。
アレイで構成することを想定すると、ワード線の
総数は512本必要であり、ひとつのワード線群を
構成する複数のワード線の数を４本とすると、ワ
ード線群の数は512÷４＝128となる。
従つて、第３図の実施例のメモリでは、複数の
ワード線群の数128がひとつのワード線群を構成
する複数のワード線W0，W1，W2，W3の数４よ
りも多く設定されていること、および高速駆動の
ためにはMOSFETのソース、ドレイン接合の容
量が小さくなるのに対してゲート容量が大きくな
ることを考慮し、４と数の少ない方のひとつのワ
ード線群を構成する複数のワード線W0，W1，
W2，W3に関して大容量であるワード線駆動用
MOSFETのゲート容量を行デコーダ部XD0，
XD1で駆動し、128と数の大きい方の複数のワー
ド線群に関しては小容量であるワード線駆動用
MOSFETのソース、ドレイン容量をサブ行デコ
ーダ部SD0，SD1，SD2，SD3で駆動して、ワー
ド線選択駆動のための消費電力を削減している。
ワード線群の数128がひとつのワード線群を構成
する複数のワード線W0，W1，W2，W3の数４よ
りも多く設定されていること、および高速駆動の
ためにはMOSFETのソース、ドレイン接合の容
量が小さくなるのに対してゲート容量が大きくな
ることを考慮し、４と数の少ない方のひとつのワ
ード線群を構成する複数のワード線W0，W1，
W2，W3に関して大容量であるワード線駆動用
MOSFETのゲート容量を行デコーダ部XD0，
XD1で駆動し、128と数の大きい方の複数のワー
ド線群に関しては小容量であるワード線駆動用
MOSFETのソース、ドレイン容量をサブ行デコ
ーダ部SD0，SD1，SD2，SD3で駆動して、ワー
ド線選択駆動のための消費電力を削減している。
次にこの回路の動作を第４図のパルス信号タイ
ミングチヤートを用いて説明する。まず、φ1信
号がVCCレベルから０レベルとなり、行デコーダ
部XD、サブ行デコーダ部SD0〜SD3のプリチヤ
ージを完了する。次に、アドレス信号a0〜ao，0
〜oが行デコーダ部、サブ行デコーダ部に入力さ
れる。この時、従来回路の動作を説明した場合と
同様に、アドレス信号a0〜aoが０レベル、0〜o
がVCCレベルであるとする。この場合、行デコー
ダ部において、デコーダXD0は、入力されるアド
レス信号がすべて０レベルであるため、選択状態
となり、MOS−FET QX0′をON状態とする。一
方、デコーダXD1は、入力されるアドレス信号の
うち2がVCCレベルであるため非選択状態とな
り、MOS−FET QX1′をOFF状態とする。また、
サブ行デコーダ部では、SD0は、アドレス信号
a0，a1が０レベルであるため選択状態となる。一
方、SD1，SD2，SD3は、入力されるアドレス信
号のうち少なくとも１個がVCCレベルであるた
め、非選択状態となる。次にφ2信号が０レベル
からVCCレベルになると、この信号はMOS−
FET QX0′を通して、ワード線駆動用のMOS−
FET QW0〜QW3のゲート（ノード０〜３）を
VCC−VTレベルに充電する。したがつて、ワード
線駆動用のMOS−FETのゲートは、行デコード
で選択されるもののみ充電されることになる。次
にφ3信号が０レベルからVCCレベルになると、こ
の信号はサブ行デコーダ部のSD0を通し、ワード
線駆動用のMOS−FET QW0を通して、ワード
線W0を０レベルからVCCレベルにする。したがつ
て、ワード線W0につながるメモリセルの信号が
データ線に読み出される。
ミングチヤートを用いて説明する。まず、φ1信
号がVCCレベルから０レベルとなり、行デコーダ
部XD、サブ行デコーダ部SD0〜SD3のプリチヤ
ージを完了する。次に、アドレス信号a0〜ao，0
〜oが行デコーダ部、サブ行デコーダ部に入力さ
れる。この時、従来回路の動作を説明した場合と
同様に、アドレス信号a0〜aoが０レベル、0〜o
がVCCレベルであるとする。この場合、行デコー
ダ部において、デコーダXD0は、入力されるアド
レス信号がすべて０レベルであるため、選択状態
となり、MOS−FET QX0′をON状態とする。一
方、デコーダXD1は、入力されるアドレス信号の
うち2がVCCレベルであるため非選択状態とな
り、MOS−FET QX1′をOFF状態とする。また、
サブ行デコーダ部では、SD0は、アドレス信号
a0，a1が０レベルであるため選択状態となる。一
方、SD1，SD2，SD3は、入力されるアドレス信
号のうち少なくとも１個がVCCレベルであるた
め、非選択状態となる。次にφ2信号が０レベル
からVCCレベルになると、この信号はMOS−
FET QX0′を通して、ワード線駆動用のMOS−
FET QW0〜QW3のゲート（ノード０〜３）を
VCC−VTレベルに充電する。したがつて、ワード
線駆動用のMOS−FETのゲートは、行デコード
で選択されるもののみ充電されることになる。次
にφ3信号が０レベルからVCCレベルになると、こ
の信号はサブ行デコーダ部のSD0を通し、ワード
線駆動用のMOS−FET QW0を通して、ワード
線W0を０レベルからVCCレベルにする。したがつ
て、ワード線W0につながるメモリセルの信号が
データ線に読み出される。
以上述べたように本実施例によれば、行デコー
ダ部で選択されるワード線駆動用のMOS−FET
のゲートのみ充電する。本実施例の場合４個のワ
ード線駆動用のMOS−FETのゲートのみ充電す
る。従来回路の説明と同じように256Kビツトメ
モリを１つのアレーで構成した場合を仮定する
と、本発明では512個あるワード線駆動用のMOS
−FETのうち４個だけそのゲートを充電するこ
とになる。このように、本実施例によるとワード
線駆動回路部での消費電力は小さくなり、メモリ
のチツプ温度の上昇を防げ、充放電電流が減少す
るので電源線に生じる残音の増大が防げ、メモリ
の情報保持時間の劣化をおさえ、メモリの誤動作
を少なくできる。
ダ部で選択されるワード線駆動用のMOS−FET
のゲートのみ充電する。本実施例の場合４個のワ
ード線駆動用のMOS−FETのゲートのみ充電す
る。従来回路の説明と同じように256Kビツトメ
モリを１つのアレーで構成した場合を仮定する
と、本発明では512個あるワード線駆動用のMOS
−FETのうち４個だけそのゲートを充電するこ
とになる。このように、本実施例によるとワード
線駆動回路部での消費電力は小さくなり、メモリ
のチツプ温度の上昇を防げ、充放電電流が減少す
るので電源線に生じる残音の増大が防げ、メモリ
の情報保持時間の劣化をおさえ、メモリの誤動作
を少なくできる。
なお、以上述べたことでも明らかなように、行
デコーダ部で選択されるワード線群の数と、ワー
ド線群を構成するワード線の数を比べた場合、ワ
ード線群の数が多い程、低消費電力化の効果は大
きい。すなわち、サブ行デコーダ部に比べ、行デ
コーダ部で用いるアドレス信号数が多いメモリ構
成とした方が低消費電力化が図れる。
デコーダ部で選択されるワード線群の数と、ワー
ド線群を構成するワード線の数を比べた場合、ワ
ード線群の数が多い程、低消費電力化の効果は大
きい。すなわち、サブ行デコーダ部に比べ、行デ
コーダ部で用いるアドレス信号数が多いメモリ構
成とした方が低消費電力化が図れる。
第５図は本発明の別の実施例で、同図に示すよ
うに、ワード線駆動回路部にラツチ回路WL0，
WL1を設けたものである。この回路は、行デコ
ーダ部が充分に確定しないうちにφ2信号が０レ
ベルからVCCレベルになつた時の誤動作を防ぐも
のである。たとえば、行デコーダXD1が非選択状
態の場合、通常、MOS−FET QX1′はゲート
（ノードX1′）の電位が０レベルに降下し、OFF
状態となる。しかし、このノードX1′の電位が十
分降下しないうちに（QX1′が十分OFF状態とな
らないうち）φ2信号が０レベルからVCCレベルと
なると、この信号がVCCレベルより低いレベルと
なるが、QA1を通して、ワード線駆動用のMOS
−FET QW4〜QW7のゲート（ノード４〜７）に
伝わり、これらのMOS−FETをON状態にして
しまう。したがつて、この後φ3信号が０レベル
からVCCレベルになると非選択であるワード線の
レベルが高くなり、メモリセル信号をデータ線に
読み出し、メモリの誤動作を生じる。しかしなが
ら、同図に示すようにラツチ回路WL0，WL1を
設けて、プリチヤージ信号φ1によりMOS−FET
Q13，Q10のゲートをHighレベルにし、これらの
MOS−FETをON状態にしておけば、上記問題
は解決できる。すなわち、Q13がON状態であれ
ば、QX1′を通してVCCレベルより低いレベルのφ2
信号はQ13を通して接地線へ伝わりそのレベルは
さらに低くなり、ワード線駆動用のMOS−FET
をONの状態にすることはなくなる。その後
QX1′はOFF状態となる。したがつて、上記メモ
リの誤動作はなくなる。なお、行デコーダXD1が
選択された場合は、QX1′を通してVCCレベルのφ2
信号がはいるため、Q14がON状態となり、Q13の
ゲートレベルを０レベルにし、Q13をOFF状態と
する。したがつて、ワード線駆動用のMOS−
FET QW4〜QW7のゲートは、φ2信号により充
電され、ワード線は選択状態となる。
うに、ワード線駆動回路部にラツチ回路WL0，
WL1を設けたものである。この回路は、行デコ
ーダ部が充分に確定しないうちにφ2信号が０レ
ベルからVCCレベルになつた時の誤動作を防ぐも
のである。たとえば、行デコーダXD1が非選択状
態の場合、通常、MOS−FET QX1′はゲート
（ノードX1′）の電位が０レベルに降下し、OFF
状態となる。しかし、このノードX1′の電位が十
分降下しないうちに（QX1′が十分OFF状態とな
らないうち）φ2信号が０レベルからVCCレベルと
なると、この信号がVCCレベルより低いレベルと
なるが、QA1を通して、ワード線駆動用のMOS
−FET QW4〜QW7のゲート（ノード４〜７）に
伝わり、これらのMOS−FETをON状態にして
しまう。したがつて、この後φ3信号が０レベル
からVCCレベルになると非選択であるワード線の
レベルが高くなり、メモリセル信号をデータ線に
読み出し、メモリの誤動作を生じる。しかしなが
ら、同図に示すようにラツチ回路WL0，WL1を
設けて、プリチヤージ信号φ1によりMOS−FET
Q13，Q10のゲートをHighレベルにし、これらの
MOS−FETをON状態にしておけば、上記問題
は解決できる。すなわち、Q13がON状態であれ
ば、QX1′を通してVCCレベルより低いレベルのφ2
信号はQ13を通して接地線へ伝わりそのレベルは
さらに低くなり、ワード線駆動用のMOS−FET
をONの状態にすることはなくなる。その後
QX1′はOFF状態となる。したがつて、上記メモ
リの誤動作はなくなる。なお、行デコーダXD1が
選択された場合は、QX1′を通してVCCレベルのφ2
信号がはいるため、Q14がON状態となり、Q13の
ゲートレベルを０レベルにし、Q13をOFF状態と
する。したがつて、ワード線駆動用のMOS−
FET QW4〜QW7のゲートは、φ2信号により充
電され、ワード線は選択状態となる。
上記したようにラツチ回路を設けることにより
メモリの安定な動作が図れる。
メモリの安定な動作が図れる。
以上本発明をワード線の駆動回路を例に説明し
たが、本発明の駆動回路を列デコーダに接続し、
データ線の選択に用いることもできる。
たが、本発明の駆動回路を列デコーダに接続し、
データ線の選択に用いることもできる。
以上述べたように本発明によれば、従来回路方
式に比べ、ワード線駆動用のMOS−FETにおい
て、充電するゲート数を大幅に低減できるので、
ワード線駆動回路部での電力消費や充放電電流を
大幅に低減できる。したがつて、メモリのチツプ
温度の上昇や、電源線に生じる雑音の増大を防止
でき、メモリの安定な動作が図れる。
式に比べ、ワード線駆動用のMOS−FETにおい
て、充電するゲート数を大幅に低減できるので、
ワード線駆動回路部での電力消費や充放電電流を
大幅に低減できる。したがつて、メモリのチツプ
温度の上昇や、電源線に生じる雑音の増大を防止
でき、メモリの安定な動作が図れる。
第１図は従来のワード線の駆動に関連する回路
図、第２図は第１図の回路のパルスタイミングチ
ヤート、第３図は本発明の第１の実施例の回路図
を、第４図は第３図の回路のパルスタイミングチ
ヤート、第５図は本発明の第２の実施例回路図で
ある。 MA…メモリアレー、WD…ワード線駆動回
路、SD…サブ行デコーダ、XD…行デコーダ部、
WL…ワード線ラツチ回路。
図、第２図は第１図の回路のパルスタイミングチ
ヤート、第３図は本発明の第１の実施例の回路図
を、第４図は第３図の回路のパルスタイミングチ
ヤート、第５図は本発明の第２の実施例回路図で
ある。 MA…メモリアレー、WD…ワード線駆動回
路、SD…サブ行デコーダ、XD…行デコーダ部、
WL…ワード線ラツチ回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のデータ線と、 それぞれが複数のワード線を含む複数のワード
線群と、 上記複数のデータ線と上記複数のワード線群の
上記複数のワード線との所望の交点に配置された
複数のメモリセルと、 第１のアドレス信号群により上記複数のワード
線群からひとつのワード線群を選択する複数の第
１のデコーダと、 上記第１のアドレス信号群により選択された上
記ひとつのワード線群の複数のワード線のうち、
第２のアドレス信号群により、１本のワード線を
選択する複数の第２のデコーダと、 上記複数のワード線群の上記複数のワード線に
接続された複数のMOSFETで構成されたワード
線駆動回路とを具備し、 上記複数のワード線群の数が、上記複数のワー
ド線群のひとつの群を構成する上記複数のワード
線の数よりも多く設定された半導体記憶装置であ
つて、 上記複数の第１のデコーダは上記第１のアドレ
ス信号群に従つて上記ワード線駆動回路を構成す
る上記複数のMOSFETのうち上記選択される上
記ひとつのワード線群の複数のMOSFETのゲー
トに第１の選択信号を印加し、 上記複数の第２のデコーダは上記第２のアドレ
ス信号群に従つて上記複数のワード線群の各ワー
ド線群の一本のワード線に該一本のワード線に対
応するMOSFETのドレイン及びソースを介して
第２の選択信号を印加することを特徴とする半導
体記憶装置。 ２ 特許請求の範囲第１項記載の半導体記憶装置
において、 上記複数のワード線群のそれぞれを構成する上
記複数のワード線は互いに近接して配置されてな
ることを特徴とする半導体記憶装置。 ３ 特許請求の範囲第２項記載の半導体記憶装置
において、 上記複数のワード線群のそれぞれを構成する上
記複数のワード線は４本であることを特徴とする
半導体記憶装置。 ４ 特許請求の範囲第１項乃至第３項の何れかに
記載の半導体記憶装置において、 上記複数のワード線群の数は128個であること
を特徴とする半導体記憶装置。 ５ 特許請求の範囲第１項乃至第４項の何れかに
記載の半導体記憶装置において、 上記第１の選択信号は上記第２の選択信号より
前の時間に発生されることを特徴とする半導体記
憶装置。 ６ 特許請求の範囲第１項乃至第５項の何れかに
記載の半導体記憶装置において、 上記複数の第１のデコーダの出力をラツチする
複数のラツチ手段を設けたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137127A JPS6117292A (ja) | 1984-07-04 | 1984-07-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137127A JPS6117292A (ja) | 1984-07-04 | 1984-07-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6117292A JPS6117292A (ja) | 1986-01-25 |
| JPH0576720B2 true JPH0576720B2 (ja) | 1993-10-25 |
Family
ID=15191449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137127A Granted JPS6117292A (ja) | 1984-07-04 | 1984-07-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6117292A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970004746B1 (ko) * | 1990-11-16 | 1997-04-03 | 세끼자와 다다시 | 고속 어드레스 디코더를 포함하는 반도체 메모리 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203290A (en) * | 1981-06-09 | 1982-12-13 | Mitsubishi Electric Corp | Ic memory |
| JPS581890A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | ダイナミツク半導体記憶装置の駆動方式 |
| JPS58139392A (ja) * | 1982-02-15 | 1983-08-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1984
- 1984-07-04 JP JP59137127A patent/JPS6117292A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203290A (en) * | 1981-06-09 | 1982-12-13 | Mitsubishi Electric Corp | Ic memory |
| JPS581890A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | ダイナミツク半導体記憶装置の駆動方式 |
| JPS58139392A (ja) * | 1982-02-15 | 1983-08-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6117292A (ja) | 1986-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |