JPH02132485A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、特にスクランブルされ
て入力されたデータを元に戻して出力するアンスクラン
ブルユニットを有するデータ処理装置に関する。

〔従来の技術〕

伝送すべき情報の誤り率を低減するためにデータスクラ
ンブル方式が広く用いられている。例えば、コンパクト
ディスク（ＣＤ）プレーヤシステムでは、それぞれが８
ビットでなる各音楽データ（一般にシンボルと呼ばれて
いる）は所謂ＥＦＭ変調され、さらにスクランブルされ
て、誤り訂正のためのパリティ情報と共に、コンパクト
ディスクに記録されている。再生にあたっては、ディス
クから読み出された各シンボルはＥＦＭ復調され、さら
に誤り訂正処理ユニットで０１訂正および０２訂正と呼
ばれる誤り訂正処理が施される。

０２訂正後の１フレーク当りのシンボルは未だスクラン
ブル状態となっているので、アンスクランブルユニット
に供給され、アンスクランブル処理が施される。

アンスクランブルユニットは半導体メモリ回路を有し、
誤り訂正処理ユニットからの各シンボル（データ）を一
担ストアする。そして、ストアされたシンボルを所定の
順番に読み出すことによりアンスクランブルを行なって
いる。

〔発明が解決しようとする課題〕

ところが、従来技術によるアンスクランブルユニットで
用いられる半導体メモリ回路は１セットのアドレス端子
しか有さす、書込みアドレスおよび読出しアドレスはそ
のアドレス端子に共通に印加される。すなわち、ある書
込みアドレスで選択してデータ書込みを行なったメモリ
セルに対しては、当該書込みアドレスと同一の読出しア
ドレスしたデータ読み出しを行なうことができない。こ
のため、誤り訂正処理ユニットからの発生順にシンボル
をメモリ回路のアドレス０から順番にストアした場合に
は、ストアされたシンボルを所定の順番に読み出すため
の読出しアドレス計算回路を必要とする。あるいは、シ
ンボルの読み出し順にシンボルを書込むために書込みア
ドレス計算回路を必要とする。特に、一つのプロセッサ
でＥＦＭ復調処理およびＣｌ，０２訂正処理とともに書
込みおよび読出しアドレスを生成する場合には、これら
のデータ処理を限られた時間に時分割的に行なう必要が
あり、極めて高速のプロセッサが必要となる。

本発明の目的は、改良された半導体メモリ回路を備えた
データ処理装置を提供することにある。

本発明の他の目的は複雑なアドレス計算回路を必要とす
ることなく、データの書込み順番とは異なる順番でデー
タの読み出しを行なうことができる半導体メモリ回路を
提供することにある。

本発明のさらに他の目的は、コンパクトディスクシステ
ムでのアンスクランブル処理に適した半導体メモリ回路
を備えるデータ処理装置を提供することにある。

〔課題を解決するための手段〕

本発明によるデータ処理装置は、複数のワード線，複数
のビット線２これらのワード線およびビット線の交点に
配置された複数のメモリセル、複数の書込みアドレス端
子、複数の読出しアドレス端子、ならびにデータ書込み
時に書込みアドレス端子に供給される書込みアドレスに
応答して一つのワード線を選択し、データ読出し時に読
出しアドレス端子に供給される読出しアドレスであって
書込みアドレスとは異なる値の読出しアドレスに応答し
て同一のワード線を選択するデコーダ回路を有するメモ
リ回路と、上記ビット線に結合され選択されたワード線
につながるメモリセルにデータを書き込むデータ書込み
回路と、上記ビット線に結合され選択されたワード線に
つながるメモリセルからデータを読み出すデータ読出し
回路とを備えている。

すなわち、本発明によるデータ処理装置で用いたメモリ
回路は、互い異なる値の書込みアドレスおよび読出しア
ドレスに対し同一のワード線を選一５ー 択するデコーダ回路を有している。したがって、ワード
線の物理は配列の順番通りにデータが書き込まれても、
読出しアドレスを１つずつ変化するだけでその配列とは
異なる順番でデータを読み出すことができる。あるいは
、ワード線の物理内配列の順番通りｔｉデータを読み出
しても、書込みアドレスを１つずつ変化するだけでその
配列とは異なる順番でデータを書き込むことができる。

かくして、煩雑なアドレス計算を要することなくデータ
のアンスクランブル処理が実行される。

さらに、書込みアドレス端子と読出しアドレス端子を別
々に設けているので、複数のメモリ回路を並列に接続す
ることができる。１つのメモリ回路に１フレーム分のデ
ータをストアするとすれハ、数フレーム前のデータを使
ったアンスクランブル処理が可能となり、ＣＤプレーヤ
システムにおけるアンスクランブル処理にも対応できる
。

〔実施例〕 以下、図面を用いて本発明を詳細に説明するが、本発明
の特徴・効果の理解を容易にするために６一 ＣＤプレーヤシステムに適用した場合について説明する
。

まず、第６図を用いてＣＤプレーヤシステムの概略を説
明しよう。

コンパクトディスク１００に記録された各ヒット情報は
ピックアップ１１０によって光学的に読み出される。デ
ィスク１００上の１データ単位、すなわち１シンボルは
、ＥＦＭ変調に従って１４ビットで構成されている。ピ
ックアップ１１０がらの信号は波形整形ユニット１２０
によってディジタル信号に変換されＥＦＭ復調ユニット
１３０に供給される。同ユニット１３０によって１４ビ
ットのシンボルは８ビットのシンボルに復調される。ユ
ニット１２０の出力はサーポユニッ゛ト１８０にも供給
され、同ユニット１８０はピックアップ１１０のフォー
カスおよびトラッキングサーボな行ない、またスピンド
ルモータ１９０の回転サーボを行なう。ＥＦＭ復調ユニ
ット１３０からの各シンボルデータは誤り訂正処理ユニ
ット１４０に供給される。同ユニット１４０は、隣り合
ウ二つのフレームであって１フレームが３２個のシンボ
ルでなる二つのフレームに対し０１訂正処理を行ない、
そして１０８コのフレームに対し０２訂正処理を実行す
る。その結果として、１フレーム当り２８個のシンボル
でなるフレームデータが発生される。ユニット１３０に
よるＥＦＭ復調処理およびユニット１４０により誤り訂
正処理は当業者によってよく知られているところであり
かつ本発明と直接関係ないのでこれ以上の説明は省略す
る。

誤り訂正処理ユニツ｝　１　４　０から発生される１フ
レーム当り２８個のシンボルはスクランブル配置となっ
ているので、ユニット１５０によってアンスクランブル
処理を実行する必要がある。アンスクランブルされたフ
レーム情報は、出力処理ユニット１６０に供給され、誤
り訂正に成功しなかったシンボルに対する中間値補間処
理および／又は前値ホールド処理が施され、Ｄ／Ａ変換
器１７０に供給される。かくして、左および右チャンネ
ルオーディオ信号が再生される。出力処理についてもよ
く知られているので省略する。

アンスクランブルユニット１５０について第７図を用い
てさらに説明する。誤り訂正処理ユニット１４０からの
１フレームデータは２８個のシンボルでなるが、同ユニ
ッ｝１４０はシンボル単位（すなわち、８ビット単位）
で処理を行うため、各シンボルデータの発生順に図示の
ように０１すなわち“’０　０　０　０　０（Ｂ）’″
から、２７、すなわち”１　１　０　１　１（Ｂ）”の
アドレスが割り当てられている。ここで、（Ｂ）は２進
数、を示す（以下の説明でも同じ）。アドレス１２乃至
１５のシンボルは、誤り訂正のために使われたパリティ
情報であり、音楽情報を有していない。アドレスｏ乃至
１１および１６乃至２７のシンボルに対して、ユニット
１５０は図示のようにアンスクランブル処理を行なう。

ユニット１５０もシンボル単位で処理するため、アンス
クランブル処理後の各シンボルには出力処理ユニット１
６０への転送順にアドレス０乃至２３が割り合てられて
いる。例えば、ユニット１４０が３番目に発生したアド
レス２のシンポルはアンスクランブル後のデータとして
アドレス８が割り合てられ、９番目にユニット１６０に
転送される。さらに、図に１５１として示されるように
、ユニット１４０からのアドレス１６乃至２７のシンボ
ルは２フレーム後のフレームデータを得るために用いら
れている。すなわち、アンスクランブルユニット１５０
はある１つのフレームのデータを得るために、当該フレ
ームに対応するユニット１４０からのフレームデータに
おけるアドレス０乃至ｌ１のシンボルとそれよりも２フ
レーム前のフレームデータにおけるアドレス１６乃至２
７のシンボルとを用いてアンスクランブル処理を実行し
なければならない。

この目的のため、本発明の一実施例によるデータ処理装
置は、第１図に示す構成のアンスクランブルユニット１
５０を備している。同ユニット１５０は４つのメモリバ
ンクＭ１乃至Ｍ４を有し、各バンクは１フレーム分の音
楽データ（すなわち、２４のシンボルデータ）をストア
できる記憶容量を有する。

一１０一 メモリバンクＭ１乃至Ｍ４の各々の具体的構成が第２図
に示されている。１シンボルは８ビットでなるが、当該
シンボルに対する誤り訂正が成功したか否かを示すため
に１ビット付加されている。同データの書き込み用アド
レスは５ビットでなり、書込みアドレス端子２−１乃至
２−５に供給される。これら書込みアドレス端子とは独
立に読出しアドレス端子８−１乃至８−５が設けられ読
出し用アドレスが供給される。読み出された９ビットの
データは端子７への読出しメモリバンク指定信号によっ
て活性化されるトランスファゲー｝３８−１乃至３８−
９を介してデータ出力端子１６−１乃至１６−９に現わ
れる。端子２−５および８−５が対応するアドレスのＬ
ＳＢのデータが供給される。書込みアドレス端子２−１
乃至２一５および読出しアドレス端子８−１乃至８−５
にはそれぞれクロックドインバータすなわちトライステ
ートインバータ１７−１乃至１７−５および２２−１乃
至２２−５が設けられている。トライステートインバー
タ１７−１乃至１７−５は端子１への書込みメモリバン
ク指定信号によって活性化されて入力データの反転出力
を発生し、非活性状態においてその出力をハイインピー
ダンスとする。トライステートインバータ２２−１乃至
２２−５は端子７への読出しメモリバング指定信号に活
性化されて入力を反転して出力し、非活性化のときはハ
イインピーダンス状態となる。同じ重み付けをされたイ
ンバータ同士、ｌ７−１と２２−１．１７−２と２２−
２．１７−３と２２−３．１７−４と２２−４．１７−
５と２２−５，の出力は共通接続され、さらにインバー
タ２７一１乃至２７−５の入力にそれぞれ接続されてい
る。

インバータ１７−１乃至１７−５および２７一１乃至２
７−５の出力に応答して書込みアドレスをデコードする
書込みデコード回路３２が設けられ、同デコード回路３
２と独立して、インバータ２２−１乃至２２−５および
２７−１乃至２７ー５の出力に応答して読出しアドレス
をデコードする読出しデコード回路３３が設けられてい
る。書込みデコード回路３２は書込みアドレス０乃至１
１および１６乃至２７をそれぞれデコードする２４個の
デコードユニットを有し、読出しデコーダ回路３３は読
出しアドレス０乃至２３をそれぞれデコードする２４個
のデコードユニットを有するが、・図面の簡略化のため
に、書込極アドレス０，２および２４をデコードするデ
コードユニット３２−０．３２−２および３２−２４，
ならびに読出しアドレス０，８および１４をデコードす
るデコードユニット３３−０．３３−８および３３−１
４のみが示されている。各デコードユニットはＡＮＤゲ
ートでなる。前述のように、誤り訂正処理ユニット１４
０からのアドレスｌ２乃至１５のシンボルを使用されな
いので、回路３２はアドレス１２乃至１５のためのデコ
ードユニットを備えていない。メモリセルアレイ部４０
は２４本のワード線ＷＯ乃至Ｗ２３、９対のビット線（
Ｂｅ，■）乃至（Ｂカ，ｂｅ）、および各ワード線と各
ε　　　　８ ビット線対との交点にそれぞれ配置された２１６個のメ
モリセルＭＣを有する。各メモリセルＭＣはスタティク
型のメモリセルであり、よ＜知ラれているように、６個
のトランジスタ、又は４個のトランジスタと２個の抵抗
で構成されている。

ワード線駆動回路３４がさらに設けられている。

同回路３４は２４個の駆動ユニッ｝３４−０乃至３　４
−２　３を有し、各々の出力はワード線ＷＯ乃至Ｗ２３
に番号順に接続されている。図面では３個の駆動ユニッ
ト３４−０、３４−２および３４−２０のみ示されてい
る。各駆動ユニットは一つのＯＲゲート３　４−０　０
と二つのＡＮＤゲート３４−０１，３４−０２を有する
。ＡＮＤゲート３４−０１の二つの入力は、書込みメモ
リバンク指定信号が印加されている端子１および書込み
ストローブ信号が印加される端子１３にそれぞれ接続さ
れ、残りの入力には書込みデコーダ回路３２からの選択
されたデコード出力が供給される。ＡＮＤゲー｝３４＝
０２は、読出しメモリバンク指定信号が印加される端子
２７および読出しストローブ信号が印加される端子１４
を接続された入力を有し、さらに、書出しデコーダ回路
３３がらの選択されたデコード出力が供給される入カを
有する。本実施例では、書込みアドレス０乃至１１およ
び１６乃至２７にそれぞれ対応してワード線ＷＯ乃至Ｗ
２３が選択されるようにしているので、書込みデコード
ユニット３２−ｏ乃至３２一１１および３２−１６乃至
３２−２７の出力は駆動ユニット３４−０乃至３　４−
２　３のＡＮＤゲー｝３４−０１にこの順番でそれぞれ
供給されている。したがって、第７図に示したアンスク
ランブル処理のために、読出しアドレス０，１．２２お
よび２３のデコードユニット３３−０．３３−１．３３
−２２および３３−２３の出力は駆動ユニット３１−０
．３４−１，３４−２２および３４−２３のＡＮＤゲー
ト３４−０２にそれぞれ供給され、一方、残りの読出し
アドレスデコードユニッ｝３３−２乃至３３−２１の出
力は、駆動ユニット３４−６．３４−７．３４−１２．
３４１３．３４−１８．３４−１９．３４−２．３４−
３．　　３４−８．　　３４−９．　　３４−１４．　
　３４　−１５．３４−２０．３４−２１．　　３４−
４．　　３４−５．３４−１０．３４−１１．３４−１
６および３４−１７のＡＮＤゲート３　４−０　２にそ
れぞれ供給されている。かくしてデータ書込み時に例え
ば書込みアドレス２で選択駆動されたワード線Ｗ２は、
データ読出し時においては読出しアドレス２ではなくて
読出しアドレス８によって選択駆Ｏ 動されることになる。データ入力端子１５−キ乃至１５
一静と９対のビット線との間にはデータ書込み制御回路
３５が設けられ、同回路３５は書込みストローブ信号お
よび書込みメモリバンク指定信号によって活性化された
入力データの真補のデータを各対のビット線Ｂ，Ｂに供
給する。また、読出し制御回路３６が設けられ、各対の
ビット線Ｂ，Ｈに現われるデータを増幅してデータ出力
端子１６−１乃至１６−９に供給する。

第３図を参照して第１図に示したメモリバンクのデータ
書込みおよびデータ読出し動作について説明する。デー
タ書込み時においては、第３図（Ａ）のように端子ｌへ
の書込みメモリバンク指定信号ＷＭＤはアクティブレベ
ル（ハイレベル）をとる。書込みアドレス端子２−１乃
至２−６に書込みアドレスが、データ入力端子１５−１
乃至ｌ５−９に入力デークがそれぞれ供給される。これ
ら書込みアドレスおよび入力データが有効となると、ラ
イトストローブ信号ＷＳＴがアクティブレヘル（ハイレ
ヘル）トナる。アドレス２の書込みアドレスが供給され
ているとすると、ワード線Ｗ２がハイレベルに駆動され
、同ワード線ｗ２につながる９個のメモリセルに９ビッ
トの入力チータが書き込まれる。ライトストローブ信号
ＷＳＴは非アクティブレベルに変化し、この状態で次の
アドレス（アドレス３）および次のデータが供給される
。アクティブレベルのストローブｉ号ｗｓＴによってワ
ード線Ｗ３がハイレベルに駆動され、データ書込みが行
なわれる一方、データ読出し時は第３図（Ｂ）のように
、読出しメモリバンク指定信号ＲＭＤでアクティブとな
る。例えばアドレス８の読出しアドレスが確定した時点
でリード＝１７− ストロープ信号ＲＳＴがアクティブレベルとなり、その
結果、ワード線Ｗ２がハイレベルに［動され、同ワード
線Ｗ２につながったメモリセルから９ビットのデータが
読み出される。リードストローブ信号ＲＳＴの非アクテ
ィブレベルの期間に読み出しアドレスはアドレス９に変
化し、ストローブ信号ＲＳＴのアクティブレベルによっ
てワード線Ｗ３がハイレベルに駆動される。

第１図に戻って、メモリバンクＭ１乃至Ｍ４のデータ入
力端子１５，データ出力端子１６，書込みアドレス端子
２，読出しアドレス端子８，ライトストローブ端子１３
，およびリードストローブ端子１４は、書込みデータ供
給端子４２，読出しデータ出力端子４６，書込みアドレ
ス供給端子４３，読出しアドレス供給端子４５，ライト
ストローブ供給端子４４，およびリードストローブ供給
端子４７にそれぞれ共通接続されている。

方、メモリバンクＭ１乃至Ｍ４に対するデータ書込みお
よびデータ読出しのバンク指定はバンク切換回路５３が
行なう。同回路５３は、４つの書込みメモリバンク指定
信号ＷＭＤ１乃至ＷＭＤ４を発生し、これらはメモリバ
ンクＭ１乃至Ｍ４の端子１にそれぞれ供給される。回路
５３は４つの読出しメモリバンク指定信号ＲＭＤ１乃至
ＲＭＤ　４も発生し、これらはバンクＭｌ乃至Ｍ４の端
子７にそれぞれ供給されている。バンク切換回路５３に
は、１フレームの時間に相当する周期をもったフレーム
信号ＲＦＣＫが端子１４を介して供給され、同信号ＲＦ
．ＯＫが供給されるたびにバンク切換回路５３は書込み
メモリバンク指定信号ＷＭＤを切換える。本実施例では
、書込みメモリバンク指定信号ＷＭＤ１乃至ＷＭＤ４は
この順に従ってアクティブレベルとなる。したがって、
例えばメモリバンクＭ１に現在のフレームデータを書き
込んでいるとすると、その１フレームのフレームデータ
かメモリバンクＭ４に、２フレーム列のフレームデータ
がメモリバンクＭ３に、モして３フレーム列のフレーム
データがバンクＭ２にそれぞれストアされている。バン
ク切換回路５３は、さらに、データ書込みを指定してい
るバンクよりも３つ先のバンクをデータ読み出しとして
指定するように読み出しメモリバンク指定信号ＲＭＤ　
１乃至ＲＭＤ４を発生し、かつ端子４５への読み出しア
ドレス３ビット目のデータを受けて同データが゛′１”
のときに読出し指定バンクを書込み指定のバンクの１つ
先のバンクに切換えている。この構成に結果、アるフレ
ームのデータを一つのメモリバンクに書込んでいる最中
にその列のフレームデータに対するアンスクランブル距
離を実行できる。

第４図に、上述したパンダ指定信号ＷＭＤおよびＲ，Ｍ
Ｄを発生するバンク切換回路５３の構成を示す。二つの
Ｄ形フリップフロップ５３−１．５３−２はカウンタ回
路を構成し、フレーム信号ＲＦＣＫの立下りエッジに同
期してそのカウント値が１つずつ歩進する。フリップ５
３−１．５３−２のＱ出力およびインバータ５３−３，
５３４によるその反転出力に対し、ＮＯＲゲート５３−
５乃至５３−８の各入力が図示のように接続されている
。したがって書込みメモリバンク指定信号ＷＭＤｌ乃至
ＷＭＤ４はフレーム信号ＩＲＦｃＫの立下りエッジが現
われるたびにこの順番でアクティブレベル（ハイレベル
）をとる。フリップフロップ５３−１．５３−２のＱ出
力はＥＸ−ＮｏＲゲート５３−９およびＥＸ−ＯＲゲー
ト５３−ｌＯにもそれぞれ供給され、これらゲートには
読み出しアドレス４５の第３ビット４５−２のデータが
共通に印加されている。ゲー｝５３−９．５３−１０の
出力およびインバータ５３−１１．５３−１２によるそ
の反転出力に対し、ＮＯＲゲー｝５３−１３乃至５３−
１６が図示のように接続されている。したがって、第３
ビット４５−２のアドレスデータが゛０′゜のとき、す
なわち、読み出しアドレスが、０，１，２，３，８，’
９，１０，１１，１６，１７．１８および１９のときは
、書込み指定されているバンクよりも３つ先のバンクが
読み出し指定されている。第３ビット４５−２のデータ
が″１”となると、すなわち、読み出しアドレス４，５
，６，７，１２，１３，１４，１５，２０，２１．２２
および２３が供給＝２１ されると、書き込み指定のバンクよりも一つ先のバンク
が読み出し指定される。

次にアンスクランブル処理について第５図のタイミグチ
ャートを参照しながら説明する。前述したように、本ア
ンスクランブルユニット１５０はあるフレームデータの
アンクスランブル処理と並行して次のフレームのデータ
書き込みを行なうことができる。フレーム信号ＲＦＣＫ
の立下りによってフリップフロップ５３−１．５３−２
のＱ出力が共に゛０″′になったとすると、第１の書込
みメモリバンク指定信号ＷＭＤ１がアクティブレベルト
ナリ、メモリバンクＭ１がデータ書込みモードに指定さ
れる。このバンクＭ１に第（Ｎ＋１）フレームのインチ
が書込まれるとすると、第Ｎフレームのデータよおび第
（Ｎ−１）７１／−ムのデータはメモリバンクＭ４およ
びＭ３にそれぞれすでにストアされており、第（Ｎ−２
）フレームのデータ、すなわち、第Ｎフレームに対し２
フレーム列のデータはメモリバンクＭ２にストアされて
いる。

２２一 ｌ（Ｎ＋１）フレームのデータ書込みための書込みアド
レスおよび書込むべきデータは誤り訂正処理ユニッ｝１
４０　（第６図）から供給される。

同ユニット１４０はまず書込みアドレス０をアドレス端
子４２に供給し、同アドレスが割り合てられたシンボル
データＳＤ　（Ｎ＋１）Ｏを端子４３に供給する。そし
て、ライトストローブ信号ＷＳＴをアクティブレベルに
する。その結果、メモリバンクＭ１のワード線ＷＯがハ
イレベルに駆動され、当該ワード線ＷＯにつながるメモ
リセルＭＣにデータＳＤ　（Ｎ＋１）Ｏが書き込まれる
。書き込みが終了するとライトストローブ信号ＷＳＴは
ロウレベルに反転される。書込みアドレスの計算を要し
ないため、ライトストローブ信号ＷＳＴ立下りエッジで
書込みアドレスは自動的にインクリメントされ、端子４
２にはアドレス１が供給される。ユニット１４０がアド
レス１のシンボルデータＳＤ　（Ｎ＋１）１を用意する
と、同データを端子４３に供給し、そしてライトストロ
ーブ信号ＷＳＴをハイレベルにする。メモリバンクＭ１
のワード線Ｗ１がかくしてノ−イレベルに駆動され、デ
ータＳＤ　（Ｎ＋１）１が書き込まれる。ライトストロ
ーブ信号ＷＳＴの立下りエッジによって書込みアドレス
はアドレス２に自動的にインクリメントされる。以下、
同様にして第（Ｎ＋１）フレームの各シンボルデータＳ
Ｄ　（Ｎ＋１）２，ＳＤ　（Ｎ＋１）３，・・・が順次
発生され、ライトストローブ信号ＷＳＴによってバンク
Ｍ１のワード線Ｗ２，Ｗ３，・・・が順次駆動されてデ
ータ書き込みが行なわれる。なお、アドレス１２乃至１
５のシンボルデータＳＤ　（Ｎ＋１）１　２乃至ＳＤ（
Ｎ＋１）１５は各メモリバンクＭは当該アドレスのため
のデコーダを備えていないので、ストアされない。次の
フレーム信号ＲＦＣＫの立下りエッジまでに、第（Ｎ＋
１）フレームの各シンボルデータがすべてメモリバンク
Ｍ１に書き込まれる。

一方、これと並行して第Ｎフレームのデータのスクラン
ブル処理が実行される。データ読み出しアドレスおよび
リードストローブ信号ＲＳＴは出力処理ユニット１６０
から供給され、読み出されたデータは同ユニツ｝１６０
に供給される。まず、ユニット１６０は読出しアドレス
０を端子４５に供給する。同アドレスの第３ビット４５
−２は゛０”であるので、第４図で説明したように、第
４の読出しメモリバンク指定信号ＲＭＤ　４がアクティ
ブレベルとなり、メモリバンクＭ４がデータ読み出しモ
ードに指定される。リードストローブ信号ＲＳＴがハイ
レベルになることにより、メモリバンクＭ４内のアドレ
ス０のリードデコーダユニッ｝３３−００出力がハイレ
ベルとなり、このハイレベル出力は、駆動ユニット３４
一〇を介してワード線ＷＯを駆動する。この結果、第Ｎ
フレームの最初にストアされたシンボルデータＳＤＮＯ
が読み出され端子４６を介して出力処理ユニット１６０
に転送される。読出しアドレスの計算も必要ないので、
リードストローブ信号ＲＳＴの立下りエッジによって読
出しアドレスはアドレス１となる。アクティブレベルの
ストローブ信号ＲＳＴによって、メモリバンクＭｌ内の
ワード線Ｗ１が駆動され、第Ｎフレームの２番目にスト
アされたシンボルデータＳＤＮＩが読み出される。書込
みアドレスが２となると、同アドレスのデコーダユニッ
｝３３−２はワード線駆動回路３４を介してメモリバン
クＭ４のワード線Ｗ６を駆動することになり、その結果
、第Ｎフレームの７番目にストアされたシンポノレデー
タＳＤＮ６が読み出される。読出しアドレス４が供給さ
れると、その第３ビットは“１″であるから、第２の読
出しメモリバンク指定信号ＲＭＤ２がアクティブレベル
となり、第４の信号ＲＭＤ４は非アクティブレベルとな
る。第２のメモリバンクＭ２がこれによって読み出しモ
ードとなる。リードストローブ信号ＲＳＴがアクティブ
レベルになると、メモリバンクＭ２内のアドレス４のデ
コードユニット３３−４はワード線駆動回路を介してワ
ード線Ｗ１２を駆動することになる。この結果、第（Ｎ
−２）フレーム、すなわち第Ｎフレームの２フレーム前
のフレームにおいて１２番目にストアされたシンボルデ
ータＳＤ　（Ｎ−２）１　６が読み出され出力処理ユニ
ット１６０に転送される。読一２６ー 出しアドレス５乃至７０間はメモリバンクＭ２が読み出
し指定されているため、シンボルデータＳＤ（Ｎ−２）
　１　７，　ＳＤ　（Ｎ−２）　２　２およびＳＤ（Ｎ
−２）２３が順に読み出されてユニット１６０に供給さ
れる。読出しアドレス８になると、第４のメモリバンク
Ｍ４が読み出し指定となり、第Ｎフレームで３番目にス
トアされたシソポノレデータＳＤＮ２が読み出される。

以下、同様にして、第Ｎフレームおよび第（Ｎ−２）フ
レームでの所定のデータが第７図に示した順番で読み出
され出力処理ユニット１６０に供給される。かくして、
読み出しアドレスを単に１つずつ歩進するだけで第Ｎフ
レームのアンスクランブル処理が実行される。

次のフレーム信号ＲＦＣＫが供給されると、第２の書込
みメモリバンク指定信号ＷＭＤ２がアクティブレベルと
なり、第（Ｎ＋２）フレームのデータがメモリバンクＭ
２に書込まれる。一方、この書込み最中に第１又は第３
の読出しメモリバンク指定信号ＲＭＤＩ，ＲＭ３がアク
ティブレベルとなり、第（Ｎ＋１）フレームに対するア
ンスクランブル処理が実行される。

このように、本実施例では、あるフレームのアンスクラ
ンブル処理の実行最中に次のフレームのデータを書込む
ことができ、かつ書込み、読出しアドレスの計゜算を要
すことなく単に１つずつ歩進するだけで所期のアンスク
ランブル処理が実行される。

上記実施例に様々な変更が可能である。たとえば、書込
みアドレス０乃至１１および１６乃至２７に応答してワ
ード線ＷＯ，Ｗｌ，Ｗ８，Ｗ９，Ｗｌ　６，Ｗｌ　７，
ＷＩ　Ｏ，Ｗｌ　１，Ｗｌ　８，Ｗ１　９，Ｗ４，Ｗ５
，Ｗｌ　２，Ｗｌ　３，Ｗ２　０，Ｗ２１，Ｗ６，Ｗ７
，Ｗ１４，Ｗ１５，Ｗ２２およびＷ２３がこの順で駆動
されるようにワード線駆動回路３４への出力供給を選択
することができ、この場合は、読出しアドレス０乃至２
３に応答してワード線ＷＯ乃至Ｗ２３がこの順で選択さ
れるようにする。また、メモリバンクＭ１乃至Ｍ４がそ
れぞれ書込み制御回路３５、読出し制御回路３６を有し
ているが、少なくとも一方を共通の制御回路とすること
ができる。さらに、図示された各ゲート回路は同一機能
の他のゲート回路に置き換えることは無論である。

〔発明の効果〕

以上のとおり、本発明は、リードアドレス端子とライト
アドレス端子を別々に設け、かつ互いに異なる値のリー
ドアドレスおよびライトアドレスによって同一のワード
線をアクセスできるようにしているので、データアンス
クランブル処理等のデータ処理が簡単な構成でかつ高速
に実行できる。

プレーヤシステムのブロック図、第７図は第６図でのア
ンスクランブルユニットの処理を示す図である。

Claims (1)

【特許請求の範囲】
1. 　複数のワード線、複数のビット線、これらワード線お
   よびビット線の交点に配置された複数のメモリセル、複
   数の書込みアドレス端子、複数の読出しアドレス端子、
   ならびにデータ書込み時に前記書込みアドレス端子に供
   給される書込みアドレスに応答して一つのワード線を選
   択し、データ読出し時に前記読出しアドレス端子に供給
   される読出しアドレスであって書込みアドレスとは異な
   る値の読出しアドレスに応答して同一のワード線を選択
   する回路手段を有するメモリ回路と、データ書込み時に
   書込みアドレスとともに書き込むべきデータを前記メモ
   リ回路に供給する手段と、データ読出し時に読出しアド
   レスを前記メモリ回路に供給してデータを読み出す手段
   とを備えることを特徴とするデータ処理装置。