JPS5927937B2 - 情報処理回路 - Google Patents
情報処理回路Info
- Publication number
- JPS5927937B2 JPS5927937B2 JP53079919A JP7991978A JPS5927937B2 JP S5927937 B2 JPS5927937 B2 JP S5927937B2 JP 53079919 A JP53079919 A JP 53079919A JP 7991978 A JP7991978 A JP 7991978A JP S5927937 B2 JPS5927937 B2 JP S5927937B2
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- JP
- Japan
- Prior art keywords
- cpu
- counter
- ram
- address
- output
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明は情報処理回路に関する。
マイクロコンピューターを用いて情報処理をする際に1
チップタイプのCpu(セントラル・プロセシング・ユ
ニット)を使用し、外付旧yを取付けデーター・テーブ
ル等に用いる場合がある。
チップタイプのCpu(セントラル・プロセシング・ユ
ニット)を使用し、外付旧yを取付けデーター・テーブ
ル等に用いる場合がある。
この場合に1チップタイプのCPUでは、アドレスバス
がチップ外に出ていないCPUがあり、外付RAMのア
ドレスとして、出力ポートよ沙旧Mアドレスを出すこと
によつて回路を構成すると、アドレスを変更するごとに
出力ポートヘアドレスを出す必要がある。このためプロ
グラム的に負担が大きくなる欠点を有している。本発明
は上記の欠点を改善するために提案されたものである。
第1図は従来の情報処理回路を示す。図において用いら
れているRAMとしては通常256ワード×4ビットあ
るいは1キロワード×1ビットのものが多い。図におい
てR4、R2はラッチを示す。上記の256ワード×4
ビットのルwを外付RAMとして使用する場合に、CP
Uの出力ポート01〜04の出力を、ラッチR13ラッ
チR2に接続し、CPU(7)C1、C2の出力により
ラッチし、ル囚のアドレス入力0〜7にラッチR1、R
2の出力を接続することにより、データの読み出し、あ
るいは書き込みを行う。この回路では連続したアドレス
のデータを読み出し、あるいは書き込みする場合に、そ
のつどラッチR4、ラッチR2のアドレスを、CPUの
出力ポート01〜04より出力し、ラッチさせる必要が
あり、プログラムに対する負担が大きくなり、プログラ
ムの効率が低下する欠点を有している。第2図は本発明
の情報処理回路を示すもので、図におけるCPUは1チ
ップタイプのマイクロフロセッサーであり、この図で示
す例は4ビツトタイプであり、L1、L2、L3はプリ
セット機能付のカウンタである。
がチップ外に出ていないCPUがあり、外付RAMのア
ドレスとして、出力ポートよ沙旧Mアドレスを出すこと
によつて回路を構成すると、アドレスを変更するごとに
出力ポートヘアドレスを出す必要がある。このためプロ
グラム的に負担が大きくなる欠点を有している。本発明
は上記の欠点を改善するために提案されたものである。
第1図は従来の情報処理回路を示す。図において用いら
れているRAMとしては通常256ワード×4ビットあ
るいは1キロワード×1ビットのものが多い。図におい
てR4、R2はラッチを示す。上記の256ワード×4
ビットのルwを外付RAMとして使用する場合に、CP
Uの出力ポート01〜04の出力を、ラッチR13ラッ
チR2に接続し、CPU(7)C1、C2の出力により
ラッチし、ル囚のアドレス入力0〜7にラッチR1、R
2の出力を接続することにより、データの読み出し、あ
るいは書き込みを行う。この回路では連続したアドレス
のデータを読み出し、あるいは書き込みする場合に、そ
のつどラッチR4、ラッチR2のアドレスを、CPUの
出力ポート01〜04より出力し、ラッチさせる必要が
あり、プログラムに対する負担が大きくなり、プログラ
ムの効率が低下する欠点を有している。第2図は本発明
の情報処理回路を示すもので、図におけるCPUは1チ
ップタイプのマイクロフロセッサーであり、この図で示
す例は4ビツトタイプであり、L1、L2、L3はプリ
セット機能付のカウンタである。
RAMI、RAM2は256ワードの4ビットタイプの
RAM(ランダムアクセスメモリー)である0図に}い
てCpUの出力ポート0UTはブリセツト機能付のカウ
ンタLl,L2,L3とRAMl,RAM2の入力端子
1,2,3,4に接続されると共に、カウンタLl,L
2・の出力端子はRAMl,RAM2のアドレス端子0
〜7に接続されている。カウンタL3の出力端子1はイ
ンバータを介してナンドゲートNANDlの一方の端子
へ、又インバータを介せずしてナンドゲートN.AND
2の一方の端子に接続され、又カウンタL3の出力端子
2は夫々ナンドゲートNANDl,2の他方の端子に接
続されている。ナンドゲートNANDlの出力端子はR
AMlのCS端子に接続され、ナンドゲートNAND2
の出力端子はRAM2のCS端子に接続されている〇こ
のRAMl,2から、連続したアドレスよりデータを読
み出しする時には、データのアドレスの最少値をCPU
内でアドレス演算した結果の下位4ビツトをCPUの出
力ポート0UTに出力し、Cφ出力によりカウンタL1
にプリセツトし、次に中4ビツトをCPUの出力ポート
0UTに出力し、C1を出力し、カウンタL2にプリセ
ツトし、同様にカウンタL3にもプリセツトする。
RAM(ランダムアクセスメモリー)である0図に}い
てCpUの出力ポート0UTはブリセツト機能付のカウ
ンタLl,L2,L3とRAMl,RAM2の入力端子
1,2,3,4に接続されると共に、カウンタLl,L
2・の出力端子はRAMl,RAM2のアドレス端子0
〜7に接続されている。カウンタL3の出力端子1はイ
ンバータを介してナンドゲートNANDlの一方の端子
へ、又インバータを介せずしてナンドゲートN.AND
2の一方の端子に接続され、又カウンタL3の出力端子
2は夫々ナンドゲートNANDl,2の他方の端子に接
続されている。ナンドゲートNANDlの出力端子はR
AMlのCS端子に接続され、ナンドゲートNAND2
の出力端子はRAM2のCS端子に接続されている〇こ
のRAMl,2から、連続したアドレスよりデータを読
み出しする時には、データのアドレスの最少値をCPU
内でアドレス演算した結果の下位4ビツトをCPUの出
力ポート0UTに出力し、Cφ出力によりカウンタL1
にプリセツトし、次に中4ビツトをCPUの出力ポート
0UTに出力し、C1を出力し、カウンタL2にプリセ
ツトし、同様にカウンタL3にもプリセツトする。
ここで第2図の例ではカウンタL3の2ビツトをRAM
l,RAM2のチップセレクトに使用して}り、カウン
タL3の1ビツト目でR7VMlあるいはRAM2の選
択に使用し、2ビツト目でこの選択づれた損Wを用いる
かどうかを決めている。これによつてRAMアドレス2
00H〜2FFHで、RAMlをアドレスし、塘アドレ
ス300H〜3FFHでRAM2をアドレスしている。
この状態で辿データの読み出しを行う時には、該当する
辿の出力端子からCPUの入力端子に接続したデータラ
インより、CPU内に読み出しする。次にC4に1個の
パルスを出力することにより外付型のアドレスを上げて
、更にデータを取り込む。次にデータの書き込み時には
、読み出し時と同様に、アドレスをカウンタL1〜L3
にプリセツトした後、CPU<17)0UT端子に書き
込みデータを出力した後、C3より書き込みパルスを出
すことにより完了する。
l,RAM2のチップセレクトに使用して}り、カウン
タL3の1ビツト目でR7VMlあるいはRAM2の選
択に使用し、2ビツト目でこの選択づれた損Wを用いる
かどうかを決めている。これによつてRAMアドレス2
00H〜2FFHで、RAMlをアドレスし、塘アドレ
ス300H〜3FFHでRAM2をアドレスしている。
この状態で辿データの読み出しを行う時には、該当する
辿の出力端子からCPUの入力端子に接続したデータラ
インより、CPU内に読み出しする。次にC4に1個の
パルスを出力することにより外付型のアドレスを上げて
、更にデータを取り込む。次にデータの書き込み時には
、読み出し時と同様に、アドレスをカウンタL1〜L3
にプリセツトした後、CPU<17)0UT端子に書き
込みデータを出力した後、C3より書き込みパルスを出
すことにより完了する。
アドレスを変更する方法は読み出し時と同様である。更
にカウンタL1〜L3はケタ土げ信号キヤリーアウト、
キヤリーインを接続してあるので、自動的にカウンタL
1〜L3の間でケタ十げが行なわれる。本以明は叙上の
ように、1チツプタイプのマイクロプロセツサCPUを
使用して外付RAMを取付けた回路に}いて、外付RA
Mのアドレス用にプリセツト可能なカウンタを数個使用
し、それらのカウンタをカスケード接続して}き、CP
Uの出力端子から外付RAMアドレスをカウンタにプリ
セツトし、読み出し又は書き込みをした後、連続したア
ドレスのデータをアクセスする時には、CPUよりのパ
ルスによつてカウンタの値を上げ、あるいは下げること
によりアドレスを変更することによりCPU内でアドレ
スを変更する毎にアドレス演算を必要としない。
にカウンタL1〜L3はケタ土げ信号キヤリーアウト、
キヤリーインを接続してあるので、自動的にカウンタL
1〜L3の間でケタ十げが行なわれる。本以明は叙上の
ように、1チツプタイプのマイクロプロセツサCPUを
使用して外付RAMを取付けた回路に}いて、外付RA
Mのアドレス用にプリセツト可能なカウンタを数個使用
し、それらのカウンタをカスケード接続して}き、CP
Uの出力端子から外付RAMアドレスをカウンタにプリ
セツトし、読み出し又は書き込みをした後、連続したア
ドレスのデータをアクセスする時には、CPUよりのパ
ルスによつてカウンタの値を上げ、あるいは下げること
によりアドレスを変更することによりCPU内でアドレ
スを変更する毎にアドレス演算を必要としない。
虹らに上記の構成で外付RAMが2個以上になる回路に
}いてRAMのチツプセレクト用として上記と同様のカ
ウンタを設け、このカウンタも他のカウンタと同様にカ
スケード接続し、チツプセレクト用カウンタの出力をデ
コーダによりデコードした出力によつて、RAMをセレ
クトする構成とすることにより、データーテーブルが2
個のRAMに渡つている時にも、CPUよりのパルスを
カウントする事により自動的にRAMが切替る構成とす
る。これによりCPU内でRAMのチツプセレクトに関
する演算を必要としない。本発明は叙士のごとき構成を
取ることにより、(a)外付RAMのデータを読み出し
、あるいは書き込みをする時に必要なデータを、連続し
たアドレスとしてち一くことにより、最少のアドレスを
演算するだけで良く、又CPU内にアドレスデータを持
つ必要がなく、1個のパルスによりアドレスを変更しな
がら読み出し、書き込みが可能である。
}いてRAMのチツプセレクト用として上記と同様のカ
ウンタを設け、このカウンタも他のカウンタと同様にカ
スケード接続し、チツプセレクト用カウンタの出力をデ
コーダによりデコードした出力によつて、RAMをセレ
クトする構成とすることにより、データーテーブルが2
個のRAMに渡つている時にも、CPUよりのパルスを
カウントする事により自動的にRAMが切替る構成とす
る。これによりCPU内でRAMのチツプセレクトに関
する演算を必要としない。本発明は叙士のごとき構成を
取ることにより、(a)外付RAMのデータを読み出し
、あるいは書き込みをする時に必要なデータを、連続し
たアドレスとしてち一くことにより、最少のアドレスを
演算するだけで良く、又CPU内にアドレスデータを持
つ必要がなく、1個のパルスによりアドレスを変更しな
がら読み出し、書き込みが可能である。
(b)更にカウンタL1〜L3がプリセツトタイプのカ
ウンタであるので、1アドレスのデータを読み出し、書
き込みすることも可能である。
ウンタであるので、1アドレスのデータを読み出し、書
き込みすることも可能である。
(c)カウンタL,〜L3をカスケード接続することに
より、自動的にケタ上げが行なわれるので、CPU内で
特別の演算は必要としない。
より、自動的にケタ上げが行なわれるので、CPU内で
特別の演算は必要としない。
]d)RAMlと2に渡るデータを操作する時にもカウ
ンタL3の値によりデコーダでチツプセレクトしている
ので、CPU内でチツプ選択に関する演算は必要としな
い。
ンタL3の値によりデコーダでチツプセレクトしている
ので、CPU内でチツプ選択に関する演算は必要としな
い。
e)以上の機能を有するためCPU内で外付隔Mのアド
レスに対するプログラムが少なくて済む〇等の効果を有
する。
レスに対するプログラムが少なくて済む〇等の効果を有
する。
【図面の簡単な説明】
第1図は従来の情報処理回路、
第2図は本発明
の情報処理回路を示す。
Claims (1)
- 【特許請求の範囲】 1 CPUの出力ポートとプリセット機能付のカウンタ
の入力端子とを接続すると共に、前記のCPUの出力ポ
ートとランダムアクセスメモリの入力端子とを接続し、
かつ前記のカウンタの出力端子を、RAMのアドレス端
子に接続すると共に、前記のRAMの出力端子をCPU
の入力ポートに接続し、CPUからの出力信号により外
付RAMアドレスをカウンタにプリセットし、データの
読み出し又は書き込みをした後、連続したアドレスのデ
ータをアクセスする場合は、CPUよりのパルスによつ
て、カウンタの値を上げ、あるいは下げることにより、
アドレスを変更することを特徴とする情報処理回路。 2 前記の外付RAMが2個以上である回路において、
前記のRAMのチップセレクト用のもう1個のチップセ
レクト用のカウンタを設け、前記のチップセレクト用の
カウンタの出力によつてRAMの選択を行うことを特徴
とする特許請求の範囲第1項記載の情報処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53079919A JPS5927937B2 (ja) | 1978-06-30 | 1978-06-30 | 情報処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53079919A JPS5927937B2 (ja) | 1978-06-30 | 1978-06-30 | 情報処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS559216A JPS559216A (en) | 1980-01-23 |
JPS5927937B2 true JPS5927937B2 (ja) | 1984-07-09 |
Family
ID=13703696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53079919A Expired JPS5927937B2 (ja) | 1978-06-30 | 1978-06-30 | 情報処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5927937B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59197946A (ja) * | 1983-04-25 | 1984-11-09 | Nec Corp | メモリ装置 |
JPH0287254A (ja) * | 1988-09-22 | 1990-03-28 | Nec Ic Microcomput Syst Ltd | 外部メモリアクセスシステム |
-
1978
- 1978-06-30 JP JP53079919A patent/JPS5927937B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS559216A (en) | 1980-01-23 |
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