JPS5927937B2 - 情報処理回路 - Google Patents
情報処理回路Info
- Publication number
- JPS5927937B2 JPS5927937B2 JP53079919A JP7991978A JPS5927937B2 JP S5927937 B2 JPS5927937 B2 JP S5927937B2 JP 53079919 A JP53079919 A JP 53079919A JP 7991978 A JP7991978 A JP 7991978A JP S5927937 B2 JPS5927937 B2 JP S5927937B2
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- Japan
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- cpu
- counter
- ram
- address
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- Expired
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Description
【発明の詳細な説明】
本発明は情報処理回路に関する。
マイクロコンピューターを用いて情報処理をする際に１
チップタイプのＣｐｕ（セントラル・プロセシング・ユ
ニット）を使用し、外付旧ｙを取付けデーター・テーブ
ル等に用いる場合がある。
チップタイプのＣｐｕ（セントラル・プロセシング・ユ
ニット）を使用し、外付旧ｙを取付けデーター・テーブ
ル等に用いる場合がある。
この場合に１チップタイプのＣＰＵでは、アドレスバス
がチップ外に出ていないＣＰＵがあり、外付ＲＡＭのア
ドレスとして、出力ポートよ沙旧Ｍアドレスを出すこと
によつて回路を構成すると、アドレスを変更するごとに
出力ポートヘアドレスを出す必要がある。このためプロ
グラム的に負担が大きくなる欠点を有している。本発明
は上記の欠点を改善するために提案されたものである。
第１図は従来の情報処理回路を示す。図において用いら
れているＲＡＭとしては通常２５６ワード×４ビットあ
るいは１キロワード×１ビットのものが多い。図におい
てＲ４、Ｒ２はラッチを示す。上記の２５６ワード×４
ビットのルｗを外付ＲＡＭとして使用する場合に、ＣＰ
Ｕの出力ポート０１〜０４の出力を、ラッチＲ１３ラッ
チＲ２に接続し、ＣＰＵ（７）Ｃ１、Ｃ２の出力により
ラッチし、ル囚のアドレス入力０〜７にラッチＲ１、Ｒ
２の出力を接続することにより、データの読み出し、あ
るいは書き込みを行う。この回路では連続したアドレス
のデータを読み出し、あるいは書き込みする場合に、そ
のつどラッチＲ４、ラッチＲ２のアドレスを、ＣＰＵの
出力ポート０１〜０４より出力し、ラッチさせる必要が
あり、プログラムに対する負担が大きくなり、プログラ
ムの効率が低下する欠点を有している。第２図は本発明
の情報処理回路を示すもので、図におけるＣＰＵは１チ
ップタイプのマイクロフロセッサーであり、この図で示
す例は４ビツトタイプであり、Ｌ１、Ｌ２、Ｌ３はプリ
セット機能付のカウンタである。
がチップ外に出ていないＣＰＵがあり、外付ＲＡＭのア
ドレスとして、出力ポートよ沙旧Ｍアドレスを出すこと
によつて回路を構成すると、アドレスを変更するごとに
出力ポートヘアドレスを出す必要がある。このためプロ
グラム的に負担が大きくなる欠点を有している。本発明
は上記の欠点を改善するために提案されたものである。
第１図は従来の情報処理回路を示す。図において用いら
れているＲＡＭとしては通常２５６ワード×４ビットあ
るいは１キロワード×１ビットのものが多い。図におい
てＲ４、Ｒ２はラッチを示す。上記の２５６ワード×４
ビットのルｗを外付ＲＡＭとして使用する場合に、ＣＰ
Ｕの出力ポート０１〜０４の出力を、ラッチＲ１３ラッ
チＲ２に接続し、ＣＰＵ（７）Ｃ１、Ｃ２の出力により
ラッチし、ル囚のアドレス入力０〜７にラッチＲ１、Ｒ
２の出力を接続することにより、データの読み出し、あ
るいは書き込みを行う。この回路では連続したアドレス
のデータを読み出し、あるいは書き込みする場合に、そ
のつどラッチＲ４、ラッチＲ２のアドレスを、ＣＰＵの
出力ポート０１〜０４より出力し、ラッチさせる必要が
あり、プログラムに対する負担が大きくなり、プログラ
ムの効率が低下する欠点を有している。第２図は本発明
の情報処理回路を示すもので、図におけるＣＰＵは１チ
ップタイプのマイクロフロセッサーであり、この図で示
す例は４ビツトタイプであり、Ｌ１、Ｌ２、Ｌ３はプリ
セット機能付のカウンタである。
ＲＡＭＩ、ＲＡＭ２は２５６ワードの４ビットタイプの
ＲＡＭ（ランダムアクセスメモリー）である０図に｝い
てＣｐＵの出力ポート０ＵＴはブリセツト機能付のカウ
ンタＬｌ，Ｌ２，Ｌ３とＲＡＭｌ，ＲＡＭ２の入力端子
１，２，３，４に接続されると共に、カウンタＬｌ，Ｌ
２・の出力端子はＲＡＭｌ，ＲＡＭ２のアドレス端子０
〜７に接続されている。カウンタＬ３の出力端子１はイ
ンバータを介してナンドゲートＮＡＮＤｌの一方の端子
へ、又インバータを介せずしてナンドゲートＮ．ＡＮＤ
２の一方の端子に接続され、又カウンタＬ３の出力端子
２は夫々ナンドゲートＮＡＮＤｌ，２の他方の端子に接
続されている。ナンドゲートＮＡＮＤｌの出力端子はＲ
ＡＭｌのＣＳ端子に接続され、ナンドゲートＮＡＮＤ２
の出力端子はＲＡＭ２のＣＳ端子に接続されている〇こ
のＲＡＭｌ，２から、連続したアドレスよりデータを読
み出しする時には、データのアドレスの最少値をＣＰＵ
内でアドレス演算した結果の下位４ビツトをＣＰＵの出
力ポート０ＵＴに出力し、Ｃφ出力によりカウンタＬ１
にプリセツトし、次に中４ビツトをＣＰＵの出力ポート
０ＵＴに出力し、Ｃ１を出力し、カウンタＬ２にプリセ
ツトし、同様にカウンタＬ３にもプリセツトする。
ＲＡＭ（ランダムアクセスメモリー）である０図に｝い
てＣｐＵの出力ポート０ＵＴはブリセツト機能付のカウ
ンタＬｌ，Ｌ２，Ｌ３とＲＡＭｌ，ＲＡＭ２の入力端子
１，２，３，４に接続されると共に、カウンタＬｌ，Ｌ
２・の出力端子はＲＡＭｌ，ＲＡＭ２のアドレス端子０
〜７に接続されている。カウンタＬ３の出力端子１はイ
ンバータを介してナンドゲートＮＡＮＤｌの一方の端子
へ、又インバータを介せずしてナンドゲートＮ．ＡＮＤ
２の一方の端子に接続され、又カウンタＬ３の出力端子
２は夫々ナンドゲートＮＡＮＤｌ，２の他方の端子に接
続されている。ナンドゲートＮＡＮＤｌの出力端子はＲ
ＡＭｌのＣＳ端子に接続され、ナンドゲートＮＡＮＤ２
の出力端子はＲＡＭ２のＣＳ端子に接続されている〇こ
のＲＡＭｌ，２から、連続したアドレスよりデータを読
み出しする時には、データのアドレスの最少値をＣＰＵ
内でアドレス演算した結果の下位４ビツトをＣＰＵの出
力ポート０ＵＴに出力し、Ｃφ出力によりカウンタＬ１
にプリセツトし、次に中４ビツトをＣＰＵの出力ポート
０ＵＴに出力し、Ｃ１を出力し、カウンタＬ２にプリセ
ツトし、同様にカウンタＬ３にもプリセツトする。
ここで第２図の例ではカウンタＬ３の２ビツトをＲＡＭ
ｌ，ＲＡＭ２のチップセレクトに使用して｝り、カウン
タＬ３の１ビツト目でＲ７ＶＭｌあるいはＲＡＭ２の選
択に使用し、２ビツト目でこの選択づれた損Ｗを用いる
かどうかを決めている。これによつてＲＡＭアドレス２
００Ｈ〜２ＦＦＨで、ＲＡＭｌをアドレスし、塘アドレ
ス３００Ｈ〜３ＦＦＨでＲＡＭ２をアドレスしている。
この状態で辿データの読み出しを行う時には、該当する
辿の出力端子からＣＰＵの入力端子に接続したデータラ
インより、ＣＰＵ内に読み出しする。次にＣ４に１個の
パルスを出力することにより外付型のアドレスを上げて
、更にデータを取り込む。次にデータの書き込み時には
、読み出し時と同様に、アドレスをカウンタＬ１〜Ｌ３
にプリセツトした後、ＣＰＵ＜１７）０ＵＴ端子に書き
込みデータを出力した後、Ｃ３より書き込みパルスを出
すことにより完了する。
ｌ，ＲＡＭ２のチップセレクトに使用して｝り、カウン
タＬ３の１ビツト目でＲ７ＶＭｌあるいはＲＡＭ２の選
択に使用し、２ビツト目でこの選択づれた損Ｗを用いる
かどうかを決めている。これによつてＲＡＭアドレス２
００Ｈ〜２ＦＦＨで、ＲＡＭｌをアドレスし、塘アドレ
ス３００Ｈ〜３ＦＦＨでＲＡＭ２をアドレスしている。
この状態で辿データの読み出しを行う時には、該当する
辿の出力端子からＣＰＵの入力端子に接続したデータラ
インより、ＣＰＵ内に読み出しする。次にＣ４に１個の
パルスを出力することにより外付型のアドレスを上げて
、更にデータを取り込む。次にデータの書き込み時には
、読み出し時と同様に、アドレスをカウンタＬ１〜Ｌ３
にプリセツトした後、ＣＰＵ＜１７）０ＵＴ端子に書き
込みデータを出力した後、Ｃ３より書き込みパルスを出
すことにより完了する。
アドレスを変更する方法は読み出し時と同様である。更
にカウンタＬ１〜Ｌ３はケタ土げ信号キヤリーアウト、
キヤリーインを接続してあるので、自動的にカウンタＬ
１〜Ｌ３の間でケタ十げが行なわれる。本以明は叙上の
ように、１チツプタイプのマイクロプロセツサＣＰＵを
使用して外付ＲＡＭを取付けた回路に｝いて、外付ＲＡ
Ｍのアドレス用にプリセツト可能なカウンタを数個使用
し、それらのカウンタをカスケード接続して｝き、ＣＰ
Ｕの出力端子から外付ＲＡＭアドレスをカウンタにプリ
セツトし、読み出し又は書き込みをした後、連続したア
ドレスのデータをアクセスする時には、ＣＰＵよりのパ
ルスによつてカウンタの値を上げ、あるいは下げること
によりアドレスを変更することによりＣＰＵ内でアドレ
スを変更する毎にアドレス演算を必要としない。
にカウンタＬ１〜Ｌ３はケタ土げ信号キヤリーアウト、
キヤリーインを接続してあるので、自動的にカウンタＬ
１〜Ｌ３の間でケタ十げが行なわれる。本以明は叙上の
ように、１チツプタイプのマイクロプロセツサＣＰＵを
使用して外付ＲＡＭを取付けた回路に｝いて、外付ＲＡ
Ｍのアドレス用にプリセツト可能なカウンタを数個使用
し、それらのカウンタをカスケード接続して｝き、ＣＰ
Ｕの出力端子から外付ＲＡＭアドレスをカウンタにプリ
セツトし、読み出し又は書き込みをした後、連続したア
ドレスのデータをアクセスする時には、ＣＰＵよりのパ
ルスによつてカウンタの値を上げ、あるいは下げること
によりアドレスを変更することによりＣＰＵ内でアドレ
スを変更する毎にアドレス演算を必要としない。
虹らに上記の構成で外付ＲＡＭが２個以上になる回路に
｝いてＲＡＭのチツプセレクト用として上記と同様のカ
ウンタを設け、このカウンタも他のカウンタと同様にカ
スケード接続し、チツプセレクト用カウンタの出力をデ
コーダによりデコードした出力によつて、ＲＡＭをセレ
クトする構成とすることにより、データーテーブルが２
個のＲＡＭに渡つている時にも、ＣＰＵよりのパルスを
カウントする事により自動的にＲＡＭが切替る構成とす
る。これによりＣＰＵ内でＲＡＭのチツプセレクトに関
する演算を必要としない。本発明は叙士のごとき構成を
取ることにより、（ａ）外付ＲＡＭのデータを読み出し
、あるいは書き込みをする時に必要なデータを、連続し
たアドレスとしてち一くことにより、最少のアドレスを
演算するだけで良く、又ＣＰＵ内にアドレスデータを持
つ必要がなく、１個のパルスによりアドレスを変更しな
がら読み出し、書き込みが可能である。
｝いてＲＡＭのチツプセレクト用として上記と同様のカ
ウンタを設け、このカウンタも他のカウンタと同様にカ
スケード接続し、チツプセレクト用カウンタの出力をデ
コーダによりデコードした出力によつて、ＲＡＭをセレ
クトする構成とすることにより、データーテーブルが２
個のＲＡＭに渡つている時にも、ＣＰＵよりのパルスを
カウントする事により自動的にＲＡＭが切替る構成とす
る。これによりＣＰＵ内でＲＡＭのチツプセレクトに関
する演算を必要としない。本発明は叙士のごとき構成を
取ることにより、（ａ）外付ＲＡＭのデータを読み出し
、あるいは書き込みをする時に必要なデータを、連続し
たアドレスとしてち一くことにより、最少のアドレスを
演算するだけで良く、又ＣＰＵ内にアドレスデータを持
つ必要がなく、１個のパルスによりアドレスを変更しな
がら読み出し、書き込みが可能である。
（ｂ）更にカウンタＬ１〜Ｌ３がプリセツトタイプのカ
ウンタであるので、１アドレスのデータを読み出し、書
き込みすることも可能である。
ウンタであるので、１アドレスのデータを読み出し、書
き込みすることも可能である。
（ｃ）カウンタＬ，〜Ｌ３をカスケード接続することに
より、自動的にケタ上げが行なわれるので、ＣＰＵ内で
特別の演算は必要としない。
より、自動的にケタ上げが行なわれるので、ＣＰＵ内で
特別の演算は必要としない。
］ｄ）ＲＡＭｌと２に渡るデータを操作する時にもカウ
ンタＬ３の値によりデコーダでチツプセレクトしている
ので、ＣＰＵ内でチツプ選択に関する演算は必要としな
い。
ンタＬ３の値によりデコーダでチツプセレクトしている
ので、ＣＰＵ内でチツプ選択に関する演算は必要としな
い。
ｅ）以上の機能を有するためＣＰＵ内で外付隔Ｍのアド
レスに対するプログラムが少なくて済む〇等の効果を有
する。
レスに対するプログラムが少なくて済む〇等の効果を有
する。
【図面の簡単な説明】
第１図は従来の情報処理回路、
第２図は本発明
の情報処理回路を示す。
Claims (1)
- 【特許請求の範囲】 １ ＣＰＵの出力ポートとプリセット機能付のカウンタ
の入力端子とを接続すると共に、前記のＣＰＵの出力ポ
ートとランダムアクセスメモリの入力端子とを接続し、
かつ前記のカウンタの出力端子を、ＲＡＭのアドレス端
子に接続すると共に、前記のＲＡＭの出力端子をＣＰＵ
の入力ポートに接続し、ＣＰＵからの出力信号により外
付ＲＡＭアドレスをカウンタにプリセットし、データの
読み出し又は書き込みをした後、連続したアドレスのデ
ータをアクセスする場合は、ＣＰＵよりのパルスによつ
て、カウンタの値を上げ、あるいは下げることにより、
アドレスを変更することを特徴とする情報処理回路。 ２ 前記の外付ＲＡＭが２個以上である回路において、
前記のＲＡＭのチップセレクト用のもう１個のチップセ
レクト用のカウンタを設け、前記のチップセレクト用の
カウンタの出力によつてＲＡＭの選択を行うことを特徴
とする特許請求の範囲第１項記載の情報処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53079919A JPS5927937B2 (ja) | 1978-06-30 | 1978-06-30 | 情報処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53079919A JPS5927937B2 (ja) | 1978-06-30 | 1978-06-30 | 情報処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS559216A JPS559216A (en) | 1980-01-23 |
| JPS5927937B2 true JPS5927937B2 (ja) | 1984-07-09 |
Family
ID=13703696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53079919A Expired JPS5927937B2 (ja) | 1978-06-30 | 1978-06-30 | 情報処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927937B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197946A (ja) * | 1983-04-25 | 1984-11-09 | Nec Corp | メモリ装置 |
| JPH0287254A (ja) * | 1988-09-22 | 1990-03-28 | Nec Ic Microcomput Syst Ltd | 外部メモリアクセスシステム |
-
1978
- 1978-06-30 JP JP53079919A patent/JPS5927937B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS559216A (en) | 1980-01-23 |
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