JPH0895944A - マイクロコンピュータの評価装置 - Google Patents
マイクロコンピュータの評価装置Info
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- JPH0895944A JPH0895944A JP6228195A JP22819594A JPH0895944A JP H0895944 A JPH0895944 A JP H0895944A JP 6228195 A JP6228195 A JP 6228195A JP 22819594 A JP22819594 A JP 22819594A JP H0895944 A JPH0895944 A JP H0895944A
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- microcomputer
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Abstract
(57)【要約】
【目的】 評価装置でアクセスするチェック用ＲＡＭの
記憶容量を最小限に抑えることのできるマイクロコンピ
ュータの評価装置を提供することを目的とする。 【構成】 評価用マイクロコンピュータ１の演算データ
を書き込み又は読み出しするＲＡＭ２の他に、ＲＡＭ２
の記憶容量を複数分割した１つ分の記憶容量しか持たな
いＤＰＲＡＭ３を、外部の評価装置３０を用いて演算デ
ータを読み出して解析する為のメモリとして設けた。Ｄ
ＰＲＡＭ３は、オフセット設定回路９から発生するアド
レスデータに基づいて、ＲＡＭ２の複数分割された所定
の１つの記憶領域と同時に同一演算データの書き込み又
は読み出し状態となる。従って、オフセット設定回路９
から発生するアドレスデータをＲＡＭ２の各分割記憶領
域を指定する内容に順次設定していくことにより、少な
い記憶容量のＤＰＲＡＭ３に多い記憶容量のＲＡＭ２の
書き込みデータを全て書き込むことができる。
記憶容量を最小限に抑えることのできるマイクロコンピ
ュータの評価装置を提供することを目的とする。 【構成】 評価用マイクロコンピュータ１の演算データ
を書き込み又は読み出しするＲＡＭ２の他に、ＲＡＭ２
の記憶容量を複数分割した１つ分の記憶容量しか持たな
いＤＰＲＡＭ３を、外部の評価装置３０を用いて演算デ
ータを読み出して解析する為のメモリとして設けた。Ｄ
ＰＲＡＭ３は、オフセット設定回路９から発生するアド
レスデータに基づいて、ＲＡＭ２の複数分割された所定
の１つの記憶領域と同時に同一演算データの書き込み又
は読み出し状態となる。従って、オフセット設定回路９
から発生するアドレスデータをＲＡＭ２の各分割記憶領
域を指定する内容に順次設定していくことにより、少な
い記憶容量のＤＰＲＡＭ３に多い記憶容量のＲＡＭ２の
書き込みデータを全て書き込むことができる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
の評価装置に関し、特に、評価用マイクロコンピュータ
の動作により得られた演算データ等の正誤を確認する為
のメモリの容量を最小限に抑えるのに好適な装置に関す
る。
の評価装置に関し、特に、評価用マイクロコンピュータ
の動作により得られた演算データ等の正誤を確認する為
のメモリの容量を最小限に抑えるのに好適な装置に関す
る。
【０００２】
【従来の技術】一般に、ＲＯＭを内蔵した１チップマイ
クロコンピュータを量産する場合、その事前作業とし
て、量産用マイクロコンピュータと略同一機能を有する
評価用マイクロコンピュータを使用し、評価用マイクロ
コンピュータが外部から印加されるプログラムデータに
応じて正常に動作しているか否かを確認する作業を踏ん
でいる。具体的には、評価用マイクロコンピュータには
プログラム命令に応じた演算データを書き込んだり読み
出したりするＲＡＭが設けられるが、このＲＡＭは記憶
容量に応じて評価用マイクロコンピュータの内部又は外
部に設けられる。更に、このＲＡＭと同一記憶容量を有
するチェック用ＲＡＭを別途設けておく。そして、評価
用マイクロコンピュータが外部ＲＯＭからのプログラム
命令に応じて動作した結果得られた演算データを、前記
ＲＡＭ及びチェック用ＲＡＭの同一アドレスに同時に書
き込んでおく。こうしてチェック用ＲＡＭに書き込まれ
た演算データを、外部の評価装置を用いて読み出して解
読することにより、評価用マイクロコンピュータが正常
に動作しているか否かを判断し、評価用マイクロコンピ
ュータの正常動作が確認された後に即ち前記外部ＲＯＭ
のプログラムが正常であることが確認された後に、前記
外部ＲＯＭと同一プログラムを有するＲＯＭを内蔵した
量産用マイクロコンピュータを製造するといった過程を
踏んでいる。
クロコンピュータを量産する場合、その事前作業とし
て、量産用マイクロコンピュータと略同一機能を有する
評価用マイクロコンピュータを使用し、評価用マイクロ
コンピュータが外部から印加されるプログラムデータに
応じて正常に動作しているか否かを確認する作業を踏ん
でいる。具体的には、評価用マイクロコンピュータには
プログラム命令に応じた演算データを書き込んだり読み
出したりするＲＡＭが設けられるが、このＲＡＭは記憶
容量に応じて評価用マイクロコンピュータの内部又は外
部に設けられる。更に、このＲＡＭと同一記憶容量を有
するチェック用ＲＡＭを別途設けておく。そして、評価
用マイクロコンピュータが外部ＲＯＭからのプログラム
命令に応じて動作した結果得られた演算データを、前記
ＲＡＭ及びチェック用ＲＡＭの同一アドレスに同時に書
き込んでおく。こうしてチェック用ＲＡＭに書き込まれ
た演算データを、外部の評価装置を用いて読み出して解
読することにより、評価用マイクロコンピュータが正常
に動作しているか否かを判断し、評価用マイクロコンピ
ュータの正常動作が確認された後に即ち前記外部ＲＯＭ
のプログラムが正常であることが確認された後に、前記
外部ＲＯＭと同一プログラムを有するＲＯＭを内蔵した
量産用マイクロコンピュータを製造するといった過程を
踏んでいる。
【０００３】
【発明が解決しようとする課題】ここで、前記チェック
用ＲＡＭの書き込み内容の正誤を判断する評価装置は、
評価用マイクロコンピュータからチェック用ＲＡＭに演
算データを書き込むのとは非同期に、チェック用ＲＡＭ
をアクセスして演算データの読み出しをできるようにす
るのが望ましい。なぜならば、チェック用ＲＡＭをシン
グルポートで構成してしまうと、チェック用ＲＡＭへの
データ書き込み時には評価装置からデータ読み出しが不
可能となり、リアルタイムで演算データを読み出すこと
ができなくなってしまうからである。そこで、チェック
用ＲＡＭは非同期に書き込み及び読み出しが可能なデュ
アルポートで構成されている。
用ＲＡＭの書き込み内容の正誤を判断する評価装置は、
評価用マイクロコンピュータからチェック用ＲＡＭに演
算データを書き込むのとは非同期に、チェック用ＲＡＭ
をアクセスして演算データの読み出しをできるようにす
るのが望ましい。なぜならば、チェック用ＲＡＭをシン
グルポートで構成してしまうと、チェック用ＲＡＭへの
データ書き込み時には評価装置からデータ読み出しが不
可能となり、リアルタイムで演算データを読み出すこと
ができなくなってしまうからである。そこで、チェック
用ＲＡＭは非同期に書き込み及び読み出しが可能なデュ
アルポートで構成されている。
【０００４】しかしながら、デュアルポートＲＡＭはシ
ングルポートＲＡＭとは違い、構成素子数が多くなって
しまう。特に、評価用マイクロコンピュータの演算デー
タの書き込み及び読み出しを行うＲＡＭの記憶容量が多
くなると（例えば１Ｍｂｙｔｅ）、チェック用ＲＡＭの
記憶容量も同じだけ増大しなければならず、チェック用
ＲＡＭの規模が極めて大きくなり、コストアップ等の問
題を招く欠点があった。
ングルポートＲＡＭとは違い、構成素子数が多くなって
しまう。特に、評価用マイクロコンピュータの演算デー
タの書き込み及び読み出しを行うＲＡＭの記憶容量が多
くなると（例えば１Ｍｂｙｔｅ）、チェック用ＲＡＭの
記憶容量も同じだけ増大しなければならず、チェック用
ＲＡＭの規模が極めて大きくなり、コストアップ等の問
題を招く欠点があった。
【０００５】そこで、本発明は、評価装置でアクセスす
るチェック用ＲＡＭの記憶容量を最小限に抑えることの
できるマイクロコンピュータの評価装置を提供すること
を目的とする。
るチェック用ＲＡＭの記憶容量を最小限に抑えることの
できるマイクロコンピュータの評価装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、量産用マイクロコンピュータと略同一機能を有す
る評価用マイクロコンピュータを動作させることにより
得られる演算データ等を評価するマイクロコンピュータ
の評価装置において、前記評価用マイクロコンピュータ
の演算データ等が書き込み又は読み出しされる第１記憶
容量を有する第１メモリと、前記第１メモリの第１記憶
容量を複数分割した第２記憶容量を有する第２メモリ
と、前記第１メモリの複数分割された所定の１つの記憶
領域を共通するｎビットのアドレスデータを発生するア
ドレス発生回路と、を備え、前記アドレス発生回路から
発生するアドレスデータに基づいて、前記第１メモリの
複数分割された所定の１つの記憶領域と前記第２メモリ
とを同時に同一の前記演算データ等の書き込み又は読み
出し状態とする点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、量産用マイクロコンピュータと略同一機能を有す
る評価用マイクロコンピュータを動作させることにより
得られる演算データ等を評価するマイクロコンピュータ
の評価装置において、前記評価用マイクロコンピュータ
の演算データ等が書き込み又は読み出しされる第１記憶
容量を有する第１メモリと、前記第１メモリの第１記憶
容量を複数分割した第２記憶容量を有する第２メモリ
と、前記第１メモリの複数分割された所定の１つの記憶
領域を共通するｎビットのアドレスデータを発生するア
ドレス発生回路と、を備え、前記アドレス発生回路から
発生するアドレスデータに基づいて、前記第１メモリの
複数分割された所定の１つの記憶領域と前記第２メモリ
とを同時に同一の前記演算データ等の書き込み又は読み
出し状態とする点である。
【０００７】
【作用】本発明によれば、評価用マイクロコンピュータ
の演算データを書き込み又は読み出しする第１メモリの
他に、第１メモリの記憶容量を複数分割した１つ分の記
憶容量しか持たない第２メモリを、外部の評価装置を用
いて演算データを読み出して解析する為のメモリとして
設けた。第２メモリは、アドレス発生回路から発生する
アドレスデータに基づいて、第１メモリの複数分割され
た所定の１つの記憶領域と同時に同一演算データの書き
込み又は読み出し状態となる。従って、アドレス発生回
路から発生するアドレスデータを第１メモリの各分割記
憶領域を指定する内容に順次設定していくことにより、
少ない記憶容量の第２メモリに多い記憶容量の第１メモ
リの書き込みデータを全て書き込むことができる。
の演算データを書き込み又は読み出しする第１メモリの
他に、第１メモリの記憶容量を複数分割した１つ分の記
憶容量しか持たない第２メモリを、外部の評価装置を用
いて演算データを読み出して解析する為のメモリとして
設けた。第２メモリは、アドレス発生回路から発生する
アドレスデータに基づいて、第１メモリの複数分割され
た所定の１つの記憶領域と同時に同一演算データの書き
込み又は読み出し状態となる。従って、アドレス発生回
路から発生するアドレスデータを第１メモリの各分割記
憶領域を指定する内容に順次設定していくことにより、
少ない記憶容量の第２メモリに多い記憶容量の第１メモ
リの書き込みデータを全て書き込むことができる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のマイクロコンピュータの評価装置を
示す図である。図１において、（１）は評価用マイクロ
コンピュータであり、後述するＲＡＭの記憶容量に従っ
て２０ビットのアドレスデータＡＤＤ０〜ＡＤＤ１９を
発生し、また、前記ＲＡＭを書き込み状態とする為の書
き込み信号ＷＲ及び読み出し状態とする為の読み出し信
号ＲＤを発生し、更に、評価用マイクロコンピュータ
（１）内部で演算処理された演算データＤＡＴＡ（例え
ば８ビット）を前記ＲＡＭの指定アドレスに書き込んだ
り或いは前記ＲＡＭから読み出されたデータＤＡＴＡを
取り込んだりするものである。（２）は上記したＲＡＭ
（第１メモリ）であり、例えば１Ｍバイトの記憶容量を
有するものとする。即ち、ＲＡＭ（２）のアクセスには
２０ビットのアドレスデータが必要なのである。（３）
はデュアルポート型のＲＡＭ（第２メモリであり、以下
ＤＰＲＡＭと称する）であり、例えば１Ｋバイトの記憶
容量を有するものとする。即ち、ＤＰＲＡＭ（３）の記
憶容量はＲＡＭ（２）の記憶容量の１／１０００となっ
ている。言い換えれば、ＲＡＭ（２）は、１Ｋバイトの
記憶容量ブロックを１０００個有していることになる。
つまり、ＤＰＲＡＭ（３）は評価用マイクロコンピュー
タ（１）から出力されるアドレスデータの下位１０ビッ
トＡＤＤ０〜ＡＤＤ９によってアクセスされる。
る。図１は本発明のマイクロコンピュータの評価装置を
示す図である。図１において、（１）は評価用マイクロ
コンピュータであり、後述するＲＡＭの記憶容量に従っ
て２０ビットのアドレスデータＡＤＤ０〜ＡＤＤ１９を
発生し、また、前記ＲＡＭを書き込み状態とする為の書
き込み信号ＷＲ及び読み出し状態とする為の読み出し信
号ＲＤを発生し、更に、評価用マイクロコンピュータ
（１）内部で演算処理された演算データＤＡＴＡ（例え
ば８ビット）を前記ＲＡＭの指定アドレスに書き込んだ
り或いは前記ＲＡＭから読み出されたデータＤＡＴＡを
取り込んだりするものである。（２）は上記したＲＡＭ
（第１メモリ）であり、例えば１Ｍバイトの記憶容量を
有するものとする。即ち、ＲＡＭ（２）のアクセスには
２０ビットのアドレスデータが必要なのである。（３）
はデュアルポート型のＲＡＭ（第２メモリであり、以下
ＤＰＲＡＭと称する）であり、例えば１Ｋバイトの記憶
容量を有するものとする。即ち、ＤＰＲＡＭ（３）の記
憶容量はＲＡＭ（２）の記憶容量の１／１０００となっ
ている。言い換えれば、ＲＡＭ（２）は、１Ｋバイトの
記憶容量ブロックを１０００個有していることになる。
つまり、ＤＰＲＡＭ（３）は評価用マイクロコンピュー
タ（１）から出力されるアドレスデータの下位１０ビッ
トＡＤＤ０〜ＡＤＤ９によってアクセスされる。
【０００９】（４）は評価用マイクロコンピュータ
（１）の動作を制御したりする開発ツールである。該開
発ツール（４）内部において、（５）はＲＯＭであり、
評価用マイクロコンピュータ（１）を動作させる為のプ
ログラム、評価用マイクロコンピュータ（１）の周辺回
路を制御する為のプログラム等が記憶されているもので
ある。（６）はＲＯＭ（５）から読み出されたプログラ
ムデータがセットされるインストラクションレジスタで
ある。（７）はインストラクションレジスタ（６）にセ
ットされたプログラムデータを解読するインストラクシ
ョンデコーダである。（８）はデータバスであり、イン
ストラクションデコーダ（７）の解読データや各種デー
タの転送を行うものである。特に、評価用マイクロコン
ピュータ（１）を動作させる為のインストラクションデ
コーダ（７）の出力はデータバス（７）を介して評価用
マイクロコンピュータ（１）に与えられる。（９）はオ
フセット設定回路（アドレス発生回路）であり、ＲＡＭ
（２）の全記憶容量を１Ｋバイトずつ分割した各記憶領
域に共通する１０ビットのアドレスデータＯＳＴ１０〜
ＯＳＴ１９（アドレスデータの上位１０ビットＡＤＤ１
０〜ＡＤＤ１９に相当する）が、ＲＯＭ（５）のプログ
ラムデータに応じてセットされるものである。（１０）
は１ビットのレジスタであり、オフセット設定回路
（９）にアドレスデータＯＳＴ１０〜ＯＳＴ１９がセッ
トされた時のみ「０」がセットされるものである。
（１）の動作を制御したりする開発ツールである。該開
発ツール（４）内部において、（５）はＲＯＭであり、
評価用マイクロコンピュータ（１）を動作させる為のプ
ログラム、評価用マイクロコンピュータ（１）の周辺回
路を制御する為のプログラム等が記憶されているもので
ある。（６）はＲＯＭ（５）から読み出されたプログラ
ムデータがセットされるインストラクションレジスタで
ある。（７）はインストラクションレジスタ（６）にセ
ットされたプログラムデータを解読するインストラクシ
ョンデコーダである。（８）はデータバスであり、イン
ストラクションデコーダ（７）の解読データや各種デー
タの転送を行うものである。特に、評価用マイクロコン
ピュータ（１）を動作させる為のインストラクションデ
コーダ（７）の出力はデータバス（７）を介して評価用
マイクロコンピュータ（１）に与えられる。（９）はオ
フセット設定回路（アドレス発生回路）であり、ＲＡＭ
（２）の全記憶容量を１Ｋバイトずつ分割した各記憶領
域に共通する１０ビットのアドレスデータＯＳＴ１０〜
ＯＳＴ１９（アドレスデータの上位１０ビットＡＤＤ１
０〜ＡＤＤ１９に相当する）が、ＲＯＭ（５）のプログ
ラムデータに応じてセットされるものである。（１０）
は１ビットのレジスタであり、オフセット設定回路
（９）にアドレスデータＯＳＴ１０〜ＯＳＴ１９がセッ
トされた時のみ「０」がセットされるものである。
【００１０】（１１）は１０ビットのカウンタ回路であ
り、リセット端子がＯＲゲート（１２）を介してレジス
タ（１０）の出力と接続され、クロック信号ＣＫに同期
してインクリメントを行うものである。尚、図面上、カ
ウンタ回路（１１）の左端がＬＳＢ（最下位ビット）、
右端がＭＳＢ（最上位ビット）であり、オーバーフロー
した時にオーバーフロー信号ＯＦをデータバス（８）に
出力し、レジスタ（１０）を「０」から「１」とするも
のである。尚、評価用マイクロコンピュータ（１）から
出力される書き込み信号ＷＲ及び読み出し信号ＲＤはＯ
Ｒゲート（１３）を介してＯＲゲート（１２）の一方の
入力端子に印加される様に接続されている。（１４）は
一致回路であり、オフセット設定回路（９）から出力さ
れたアドレスデータＯＳＴ１０〜ＯＳＴ１９がセットさ
れるレジスタ機能と、評価用マイクロコンピュータ
（１）から出力されるアドレスデータの上位１０ビット
ＡＤＤ１０〜ＡＤＤ１９が順次セットされるレジスタ機
能と、両レジスタ機能の内容の一致比較を行う比較機能
とを有している。そして、一致回路（１４）内部で、両
レジスタ機能の一致検出が行われると、該一致回路（１
４）は、「１」を出力する。（１５−０）〜（１５−
９）はマルチプレクサであり、各々ＡＮＤゲート（１６
−０）〜（１６−９）（１７−０）〜（１７−９）及び
ＯＲゲート（１８−０）〜（１８−９）から成る。ＡＮ
Ｄゲート（１６−０）〜（１６−９）の一方の入力端子
にはＯＲゲート（１２）の出力が共通印加され、他方の
入力端子にはアドレスデータの下位１０ビットＡＤＤ０
〜ＡＤＤ９が各々印加される。また、ＡＮＤゲート（１
７−０）〜（１７−９）の一方の入力端子にはＯＲゲー
ト（１２）の出力が共通印加され、他方の入力端子には
カウンタ回路（１１）の各ビット出力が印加されてい
る。そして、ＯＲゲート（１８−０）〜（１８−９）か
ら出力される１０ビット出力がアドレスデータの下位１
０ビットとして、ＲＡＭ（２）及びＤＰＲＡＭ（３）の
アドレス端子に印加される。
り、リセット端子がＯＲゲート（１２）を介してレジス
タ（１０）の出力と接続され、クロック信号ＣＫに同期
してインクリメントを行うものである。尚、図面上、カ
ウンタ回路（１１）の左端がＬＳＢ（最下位ビット）、
右端がＭＳＢ（最上位ビット）であり、オーバーフロー
した時にオーバーフロー信号ＯＦをデータバス（８）に
出力し、レジスタ（１０）を「０」から「１」とするも
のである。尚、評価用マイクロコンピュータ（１）から
出力される書き込み信号ＷＲ及び読み出し信号ＲＤはＯ
Ｒゲート（１３）を介してＯＲゲート（１２）の一方の
入力端子に印加される様に接続されている。（１４）は
一致回路であり、オフセット設定回路（９）から出力さ
れたアドレスデータＯＳＴ１０〜ＯＳＴ１９がセットさ
れるレジスタ機能と、評価用マイクロコンピュータ
（１）から出力されるアドレスデータの上位１０ビット
ＡＤＤ１０〜ＡＤＤ１９が順次セットされるレジスタ機
能と、両レジスタ機能の内容の一致比較を行う比較機能
とを有している。そして、一致回路（１４）内部で、両
レジスタ機能の一致検出が行われると、該一致回路（１
４）は、「１」を出力する。（１５−０）〜（１５−
９）はマルチプレクサであり、各々ＡＮＤゲート（１６
−０）〜（１６−９）（１７−０）〜（１７−９）及び
ＯＲゲート（１８−０）〜（１８−９）から成る。ＡＮ
Ｄゲート（１６−０）〜（１６−９）の一方の入力端子
にはＯＲゲート（１２）の出力が共通印加され、他方の
入力端子にはアドレスデータの下位１０ビットＡＤＤ０
〜ＡＤＤ９が各々印加される。また、ＡＮＤゲート（１
７−０）〜（１７−９）の一方の入力端子にはＯＲゲー
ト（１２）の出力が共通印加され、他方の入力端子には
カウンタ回路（１１）の各ビット出力が印加されてい
る。そして、ＯＲゲート（１８−０）〜（１８−９）か
ら出力される１０ビット出力がアドレスデータの下位１
０ビットとして、ＲＡＭ（２）及びＤＰＲＡＭ（３）の
アドレス端子に印加される。
【００１１】マルチプレクサ（１９）の書き込み信号Ｗ
Ｒの反転で選択される入力端子にはＯＲゲート（１２）
の出力がインバータ（２０）を介して印加され、書き込
み信号ＷＲで選択される入力端子には一致回路（１４）
の出力が印加され、出力端子はＤＰＲＡＭ（３）のＣＥ
（チップイネーブル）端子と接続されている。ＡＮＤゲ
ート（２１）（２２）及びＯＲゲート（２３）はマルチ
プレクサを構成しており、ＡＮＤゲート（２１）の一方
の入力端子にはＯＲゲート（１９）の出力が印加され、
他方の入力端子にはインバータ（２０）の出力が印加さ
れる。ＡＮＤゲート（２２）の一方の入力端子にはイン
バータ（２０）の出力が反転印加され、他方の入力端子
には書き込み信号ＷＲが印加される。そして、ＯＲゲー
ト（２３）の出力端子はＤＰＲＡＭ（３）のＷＥ（ライ
トイネーブル）端子と接続されている。
Ｒの反転で選択される入力端子にはＯＲゲート（１２）
の出力がインバータ（２０）を介して印加され、書き込
み信号ＷＲで選択される入力端子には一致回路（１４）
の出力が印加され、出力端子はＤＰＲＡＭ（３）のＣＥ
（チップイネーブル）端子と接続されている。ＡＮＤゲ
ート（２１）（２２）及びＯＲゲート（２３）はマルチ
プレクサを構成しており、ＡＮＤゲート（２１）の一方
の入力端子にはＯＲゲート（１９）の出力が印加され、
他方の入力端子にはインバータ（２０）の出力が印加さ
れる。ＡＮＤゲート（２２）の一方の入力端子にはイン
バータ（２０）の出力が反転印加され、他方の入力端子
には書き込み信号ＷＲが印加される。そして、ＯＲゲー
ト（２３）の出力端子はＤＰＲＡＭ（３）のＷＥ（ライ
トイネーブル）端子と接続されている。
【００１２】ＡＮＤゲート（２４）（２５）及びＯＲゲ
ート（２６）はマルチプレクサを構成し、図示はしてい
ないが、アドレスデータの上位１０ビットに対応して１
０個設けられているものとする。ＡＮＤゲート（２４）
の一方の入力端子にはインバータ（２０）の出力が共通
印加され、他方の入力端子にはオフセット設定回路
（９）から出力されたアドレスデータＯＳＴ１０〜ＯＳ
Ｔ１９が各々印加される。ＡＮＤゲート（２５）の一方
の入力端子にはインバータ（２０）の出力が共通に反転
印加され、他方の入力端子にはアドレスデータの上位１
０ビットＡＤＤ１０〜ＡＤＤ１９が各々印加される。Ｏ
Ｒゲート（２６）からはアドレスデータの上位１０ビッ
トがＲＡＭ（２）のアドレス端子に印加される。ＯＲゲ
ート（２７）の一方の入力端子にはインバータ（２０）
の出力が印加され、他方の入力端子には読み出し信号Ｒ
Ｄが印加される。ＡＮＤゲート（２８）の一方の入力端
子にはインバータ（２０）の出力が反転印加され、他方
の入力端子には書き込み信号ＷＲが印加され、その出力
端子はＲＡＭ（２）のＷＥ端子と接続されている。ＯＲ
ゲート（２９）の一方の入力端子にはＯＲゲート（２
７）の出力が印加され、他方の入力端子にはＡＮＤゲー
ト（２８）の出力が印加され、その出力端子はＲＡＭ
（２）のＣＥ端子と接続されている。
ート（２６）はマルチプレクサを構成し、図示はしてい
ないが、アドレスデータの上位１０ビットに対応して１
０個設けられているものとする。ＡＮＤゲート（２４）
の一方の入力端子にはインバータ（２０）の出力が共通
印加され、他方の入力端子にはオフセット設定回路
（９）から出力されたアドレスデータＯＳＴ１０〜ＯＳ
Ｔ１９が各々印加される。ＡＮＤゲート（２５）の一方
の入力端子にはインバータ（２０）の出力が共通に反転
印加され、他方の入力端子にはアドレスデータの上位１
０ビットＡＤＤ１０〜ＡＤＤ１９が各々印加される。Ｏ
Ｒゲート（２６）からはアドレスデータの上位１０ビッ
トがＲＡＭ（２）のアドレス端子に印加される。ＯＲゲ
ート（２７）の一方の入力端子にはインバータ（２０）
の出力が印加され、他方の入力端子には読み出し信号Ｒ
Ｄが印加される。ＡＮＤゲート（２８）の一方の入力端
子にはインバータ（２０）の出力が反転印加され、他方
の入力端子には書き込み信号ＷＲが印加され、その出力
端子はＲＡＭ（２）のＷＥ端子と接続されている。ＯＲ
ゲート（２９）の一方の入力端子にはＯＲゲート（２
７）の出力が印加され、他方の入力端子にはＡＮＤゲー
ト（２８）の出力が印加され、その出力端子はＲＡＭ
（２）のＣＥ端子と接続されている。
【００１３】また、（３０）は評価装置であり、ＤＰＲ
ＡＭ（３）に書き込まれた演算データ等を読み出して解
析し、評価用マイクロコンピュータ（１）のＲＯＭ
（５）のプログラム命令に基づく動作が正常であるか否
かを判断するものである。尚、評価用マイクロコンピュ
ータ（１）、開発ツール（４）、及び評価装置（３０）
を除く構成は評価ボード（図示せず）上にディスクリー
トで配線され、この評価ボード上において評価用マイク
ロコンピュータ（１）がコネクタを介して接続されてい
る。
ＡＭ（３）に書き込まれた演算データ等を読み出して解
析し、評価用マイクロコンピュータ（１）のＲＯＭ
（５）のプログラム命令に基づく動作が正常であるか否
かを判断するものである。尚、評価用マイクロコンピュ
ータ（１）、開発ツール（４）、及び評価装置（３０）
を除く構成は評価ボード（図示せず）上にディスクリー
トで配線され、この評価ボード上において評価用マイク
ロコンピュータ（１）がコネクタを介して接続されてい
る。
【００１４】以上の如く構成されたマイクロコンピュー
タの評価装置の動作について、以下に説明する。まず、
評価用マイクロコンピュータ（１）から書き込み信号Ｗ
Ｒも読み出し信号ＲＤも出力されていない状態を考え
る。ここで、プログラム評価を行う使用者が開発ツール
（４）を操作し、ＲＡＭ（２）の記憶容量１Ｍバイトを
１Ｋバイト単位で区切った所定の１Ｋバイトの記憶内容
を確認する操作を行うと、データバス（８）からオフセ
ット設定回路（９）に、この１Ｋバイトの記憶領域に共
通するアドレスデータの上位１０ビットＯＳＴ１０〜Ｏ
ＳＴ１９がセットされる。すると、レジスタ（１０）の
内容が「１」から「０」に変化し、カウンタ回路（１
１）はリセット解除される。同時に、ＤＰＲＡＭ（３）
はＣＥ端子及びＷＥ端子の入力が共に「１」となって書
き込み状態となる。この時、ＲＡＭ（２）はＣＥ端子の
みが「１」となり読み出し状態となる。従って、カウン
タ回路（１１）がクロックＣＫに同期してインクリメン
トを開始し、ＲＡＭ（２）にはＯＲゲート（２６）から
出力される固定されたアドレスデータの上位１０ビット
ＯＳＴ１０〜ＯＳＴ１９及びアドレスデータの下位１０
ビットＡＤＤ０〜ＡＤＤ９がパラレルに印加され、ＲＡ
Ｍ（２）の特定の１Ｋバイトの書き込み内容が１アドレ
スずつクロックＣＫに同期して順次読み出される。ＤＰ
ＲＡＭ（３）もＲＡＭ（２）と同様にアドレスデータの
下位１０ビットＡＤＤ０〜ＡＤＤ９でアクセスされる
為、ＲＡＭ（２）の１Ｋバイト分の書き込み内容がその
ままクロックＣＫに同期してＤＰＲＡＭ（３）全体に書
き込まれる。そして、ＤＰＲＡＭ（３）への１Ｋバイト
分の書き込み動作が終了すると、カウンタ回路（１１）
がオーバーフロー信号ＯＦを出力し、レジスタ（１０）
の内容は再び「１」となり、カウンタ回路（１１）はリ
セットされ、ＲＡＭ（２）及びＤＰＲＡＭ（３）も動作
を停止する。これより、ＲＡＭ（２）の特定の１Ｋバイ
トの書き込み内容が読み出されてＤＰＲＡＭ（３）に書
き込まれる一連の動作が終了する。このＤＰＲＡＭ
（３）の内容を評価装置（３０）を用いて読み出して解
析すればよい。同様にして、オフセット設定回路（９）
へのアドレスデータＯＳＴ１０〜ＯＳＴ１９の内容を変
えることにより、ＤＰＲＡＭ（３）にＲＡＭ（２）の記
憶保持内容を全て１Ｋバイトずつ書き込め、ＲＡＭ
（２）の全内容を評価装置（３０）で解析できることに
なる。
タの評価装置の動作について、以下に説明する。まず、
評価用マイクロコンピュータ（１）から書き込み信号Ｗ
Ｒも読み出し信号ＲＤも出力されていない状態を考え
る。ここで、プログラム評価を行う使用者が開発ツール
（４）を操作し、ＲＡＭ（２）の記憶容量１Ｍバイトを
１Ｋバイト単位で区切った所定の１Ｋバイトの記憶内容
を確認する操作を行うと、データバス（８）からオフセ
ット設定回路（９）に、この１Ｋバイトの記憶領域に共
通するアドレスデータの上位１０ビットＯＳＴ１０〜Ｏ
ＳＴ１９がセットされる。すると、レジスタ（１０）の
内容が「１」から「０」に変化し、カウンタ回路（１
１）はリセット解除される。同時に、ＤＰＲＡＭ（３）
はＣＥ端子及びＷＥ端子の入力が共に「１」となって書
き込み状態となる。この時、ＲＡＭ（２）はＣＥ端子の
みが「１」となり読み出し状態となる。従って、カウン
タ回路（１１）がクロックＣＫに同期してインクリメン
トを開始し、ＲＡＭ（２）にはＯＲゲート（２６）から
出力される固定されたアドレスデータの上位１０ビット
ＯＳＴ１０〜ＯＳＴ１９及びアドレスデータの下位１０
ビットＡＤＤ０〜ＡＤＤ９がパラレルに印加され、ＲＡ
Ｍ（２）の特定の１Ｋバイトの書き込み内容が１アドレ
スずつクロックＣＫに同期して順次読み出される。ＤＰ
ＲＡＭ（３）もＲＡＭ（２）と同様にアドレスデータの
下位１０ビットＡＤＤ０〜ＡＤＤ９でアクセスされる
為、ＲＡＭ（２）の１Ｋバイト分の書き込み内容がその
ままクロックＣＫに同期してＤＰＲＡＭ（３）全体に書
き込まれる。そして、ＤＰＲＡＭ（３）への１Ｋバイト
分の書き込み動作が終了すると、カウンタ回路（１１）
がオーバーフロー信号ＯＦを出力し、レジスタ（１０）
の内容は再び「１」となり、カウンタ回路（１１）はリ
セットされ、ＲＡＭ（２）及びＤＰＲＡＭ（３）も動作
を停止する。これより、ＲＡＭ（２）の特定の１Ｋバイ
トの書き込み内容が読み出されてＤＰＲＡＭ（３）に書
き込まれる一連の動作が終了する。このＤＰＲＡＭ
（３）の内容を評価装置（３０）を用いて読み出して解
析すればよい。同様にして、オフセット設定回路（９）
へのアドレスデータＯＳＴ１０〜ＯＳＴ１９の内容を変
えることにより、ＤＰＲＡＭ（３）にＲＡＭ（２）の記
憶保持内容を全て１Ｋバイトずつ書き込め、ＲＡＭ
（２）の全内容を評価装置（３０）で解析できることに
なる。
【００１５】次に、評価用マイクロコンピュータ（１）
内部で演算処理された演算データをＲＡＭ（２）に書き
込む為に、書き込み信号ＷＲを「１」とする場合を考え
る。この時、ＤＰＲＡＭ（３）に書き込みたいＲＡＭ
（２）の特定の１Ｋバイトの記憶領域を指定する為に、
オフセット設定回路（９）にこの１Ｋバイトの記憶領域
に共通のアドレスデータ上位１０ビットＯＳＴ１０〜Ｏ
ＳＴ１９を設定する。この時、レジスタ（１０）の内容
は「０」であるが、書き込み信号ＷＲが「１」となって
いる為、カウンタ回路（１１）はＯＲゲート（１３）
（１２）を介した「１」出力によりリセットされた状態
となる。同時に、ＲＡＭ（２）は、ＡＮＤゲート（２
８）出力及びＯＲゲート（２９）出力が共に「１」とな
る為、ＣＥ端子及びＷＥ端子が共に「１」となって書き
込み状態となる。一方、ＤＰＲＡＭ（３）はＡＮＤゲー
ト（２２）及びＯＲゲート（２３）を介した「１」出力
によりＷＥ端子のみが「１」になった状態であり、即ち
ＣＥ端子が「１」となっていない為に書き込み状態とな
れない。また、ＲＡＭ（２）は、ＡＮＤゲート（２５）
及びＯＲゲート（２６）を介して評価用マイクロコンピ
ュータ（１）から出力されるアドレスデータの上位１０
ビットＡＤＤ１０〜ＡＤＤ１９が印加される。同時に、
ＡＮＤゲート（１６−０）〜（１６−９）がゲートを開
く為に評価用マイクロコンピュータ（１）から出力され
るアドレスデータの下位１０ビットＡＤＤ０〜ＡＤＤ９
がＯＲゲート（１８−０）〜（１８−９）から出力さ
れ、ＲＡＭ（２）及びＤＰＲＡＭ（３）に同時に印加さ
れる。即ち、ＲＡＭ（２）には２０ビットのアドレスデ
ータＡＤＤ１０〜ＡＤＤ１９がパラレルに印加され、Ｒ
ＡＭ（２）の指定されたアドレスにデータが書き込まれ
ることになる。その後、アドレスデータＡＤＤ０〜ＡＤ
Ｄ１９が変化し、アドレスデータの上位１０ビットＡＤ
Ｄ１０〜ＡＤＤ１９が一致回路（１４）にセットされた
データＯＳＴ１０〜ＯＳＴ１９と一致すると、一致回路
（１４）から「１」が出力され、ＤＰＲＡＭ（３）はそ
のＣＥ端子が「１」となって書き込み状態となる。これ
より、予め指定しておいたＲＡＭ（２）の特定の１Ｋバ
イトの記憶領域に演算データ等の書き込みが開始される
と同時に、ＤＰＲＡＭ（３）にもその１Ｋバイトの記憶
領域と同一の演算データ等が書き込まれることになる。
評価装置（３０）は評価用マイクロコンピュータ（１）
からのＤＰＲＡＭ（３）のアクセスとは非同期にＤＰＲ
ＡＭ（３）をアクセスできる為、評価装置（３０）によ
りＤＰＲＡＭ（３）からデータを読み出して解析するこ
とにより、該データの正誤を判断できる。尚、オフセッ
ト設定回路（９）に設定されるＲＡＭ（２）の１Ｋバイ
ト単位に共通するアドレスデータ上位１０ビットＯＳＴ
１０〜ＯＳＴ１９を変更することにより、ＲＡＭ（２）
の全記憶内容をＤＰＲＡＭ（３）に順次書き込むことが
でき、このＤＰＲＡＭ（３）を評価装置（３０）から逐
次アクセスすることによりＲＡＭ（２）の書き込み内容
をリアルタイムで評価できることになる。
内部で演算処理された演算データをＲＡＭ（２）に書き
込む為に、書き込み信号ＷＲを「１」とする場合を考え
る。この時、ＤＰＲＡＭ（３）に書き込みたいＲＡＭ
（２）の特定の１Ｋバイトの記憶領域を指定する為に、
オフセット設定回路（９）にこの１Ｋバイトの記憶領域
に共通のアドレスデータ上位１０ビットＯＳＴ１０〜Ｏ
ＳＴ１９を設定する。この時、レジスタ（１０）の内容
は「０」であるが、書き込み信号ＷＲが「１」となって
いる為、カウンタ回路（１１）はＯＲゲート（１３）
（１２）を介した「１」出力によりリセットされた状態
となる。同時に、ＲＡＭ（２）は、ＡＮＤゲート（２
８）出力及びＯＲゲート（２９）出力が共に「１」とな
る為、ＣＥ端子及びＷＥ端子が共に「１」となって書き
込み状態となる。一方、ＤＰＲＡＭ（３）はＡＮＤゲー
ト（２２）及びＯＲゲート（２３）を介した「１」出力
によりＷＥ端子のみが「１」になった状態であり、即ち
ＣＥ端子が「１」となっていない為に書き込み状態とな
れない。また、ＲＡＭ（２）は、ＡＮＤゲート（２５）
及びＯＲゲート（２６）を介して評価用マイクロコンピ
ュータ（１）から出力されるアドレスデータの上位１０
ビットＡＤＤ１０〜ＡＤＤ１９が印加される。同時に、
ＡＮＤゲート（１６−０）〜（１６−９）がゲートを開
く為に評価用マイクロコンピュータ（１）から出力され
るアドレスデータの下位１０ビットＡＤＤ０〜ＡＤＤ９
がＯＲゲート（１８−０）〜（１８−９）から出力さ
れ、ＲＡＭ（２）及びＤＰＲＡＭ（３）に同時に印加さ
れる。即ち、ＲＡＭ（２）には２０ビットのアドレスデ
ータＡＤＤ１０〜ＡＤＤ１９がパラレルに印加され、Ｒ
ＡＭ（２）の指定されたアドレスにデータが書き込まれ
ることになる。その後、アドレスデータＡＤＤ０〜ＡＤ
Ｄ１９が変化し、アドレスデータの上位１０ビットＡＤ
Ｄ１０〜ＡＤＤ１９が一致回路（１４）にセットされた
データＯＳＴ１０〜ＯＳＴ１９と一致すると、一致回路
（１４）から「１」が出力され、ＤＰＲＡＭ（３）はそ
のＣＥ端子が「１」となって書き込み状態となる。これ
より、予め指定しておいたＲＡＭ（２）の特定の１Ｋバ
イトの記憶領域に演算データ等の書き込みが開始される
と同時に、ＤＰＲＡＭ（３）にもその１Ｋバイトの記憶
領域と同一の演算データ等が書き込まれることになる。
評価装置（３０）は評価用マイクロコンピュータ（１）
からのＤＰＲＡＭ（３）のアクセスとは非同期にＤＰＲ
ＡＭ（３）をアクセスできる為、評価装置（３０）によ
りＤＰＲＡＭ（３）からデータを読み出して解析するこ
とにより、該データの正誤を判断できる。尚、オフセッ
ト設定回路（９）に設定されるＲＡＭ（２）の１Ｋバイ
ト単位に共通するアドレスデータ上位１０ビットＯＳＴ
１０〜ＯＳＴ１９を変更することにより、ＲＡＭ（２）
の全記憶内容をＤＰＲＡＭ（３）に順次書き込むことが
でき、このＤＰＲＡＭ（３）を評価装置（３０）から逐
次アクセスすることによりＲＡＭ（２）の書き込み内容
をリアルタイムで評価できることになる。
【００１６】尚、ＲＡＭ（２）に書き込まれたデータを
読み出す場合は、読み出し信号ＲＤが「１」になり、且
つ、書き込み信号ＷＲが「０」になる為、ＲＡＭ（２）
がＣＥ端子のみが「１」となって読み出し状態となり、
ＤＰＲＡＭ（３）は動作を停止する。従って、評価用マ
イクロコンピュータ（１）から出力される２０ビットの
アドレスデータＡＤＤ０〜ＡＤＤ１９によりアクセスさ
れるＲＡＭ（２）のアドレスからデータが読み出されて
評価用マイクロコンピュータ（１）内部へ取り込まれ
る。
読み出す場合は、読み出し信号ＲＤが「１」になり、且
つ、書き込み信号ＷＲが「０」になる為、ＲＡＭ（２）
がＣＥ端子のみが「１」となって読み出し状態となり、
ＤＰＲＡＭ（３）は動作を停止する。従って、評価用マ
イクロコンピュータ（１）から出力される２０ビットの
アドレスデータＡＤＤ０〜ＡＤＤ１９によりアクセスさ
れるＲＡＭ（２）のアドレスからデータが読み出されて
評価用マイクロコンピュータ（１）内部へ取り込まれ
る。
【００１７】以上より、評価装置（３０）で評価を行う
為のデュアルポート型のＤＰＲＡＭ（３）の記憶容量
が、評価用マイクロコンピュータ（１）の演算データの
書き込み読み出しを行うＲＡＭ（２）の記憶容量に比べ
てきわめて小さくて済み、評価ボードの小型化及びＤＰ
ＲＡＭ（３）のコストダウンが可能となる。
為のデュアルポート型のＤＰＲＡＭ（３）の記憶容量
が、評価用マイクロコンピュータ（１）の演算データの
書き込み読み出しを行うＲＡＭ（２）の記憶容量に比べ
てきわめて小さくて済み、評価ボードの小型化及びＤＰ
ＲＡＭ（３）のコストダウンが可能となる。
【００１８】
【発明の効果】本発明によれば、評価用マイクロコンピ
ュータの演算データ等の書き込み及び読み出しを行う通
常の第１メモリの記憶容量に比べて、評価する為の第２
メモリの記憶容量を小さくでき、これより評価ボードの
小型化及び第２メモリのコストダウンが可能となる利点
が得られる。
ュータの演算データ等の書き込み及び読み出しを行う通
常の第１メモリの記憶容量に比べて、評価する為の第２
メモリの記憶容量を小さくでき、これより評価ボードの
小型化及び第２メモリのコストダウンが可能となる利点
が得られる。
【図１】本発明のマイクロコンピュータの評価装置を示
す図である。
す図である。
【符号の説明】 （１） 評価用マイクロコンピュータ （２） ＲＡＭ （３） ＤＰＲＡＭ （９） オフセット設定回路 （１１） カウンタ回路 （１４） 一致回路
Claims (3)
- 【請求項１】 量産用マイクロコンピュータと略同一機
能を有する評価用マイクロコンピュータを動作させるこ
とにより得られる演算データ等を評価するマイクロコン
ピュータの評価装置において、 前記評価用マイクロコンピュータの演算データ等が書き
込み又は読み出しされる第１記憶容量を有する第１メモ
リと、 前記第１メモリの第１記憶容量を複数分割した第２記憶
容量を有する第２メモリと、 前記第１メモリの複数分割された所定の１つの記憶領域
を共通するｎビットのアドレスデータを発生するアドレ
ス発生回路と、を備え、 前記アドレス発生回路から発生するアドレスデータに基
づいて、前記第１メモリの複数分割された所定の１つの
記憶領域と前記第２メモリとを同時に同一の前記演算デ
ータ等の書き込み又は読み出し状態とすることを特徴と
するマイクロコンピュータの評価装置。 - 【請求項２】 前記アドレス発生回路から発生するｎビ
ットのアドレスデータがセットされ、前記評価用マイク
ロコンピュータから出力されるアドレスデータの上位ｎ
ビットとの一致比較を行う一致回路と、 前記評価用マイクロコンピュータから出力される書き込
み信号に基づいて前記第１メモリを書き込み状態とし、
前記評価用マイクロコンピュータから出力されるアドレ
スデータでアクセスされた前記第１メモリのアドレスに
前記演算データ等の書き込みを可能とし、且つ、前記評
価用マイクロコンピュータから出力される読み出し信号
に基づいて前記第１メモリを読み出し状態とし、前記評
価用マイクロコンピュータから出力されたアドレスデー
タでアクセスされた前記第１メモリのアドレスから前記
演算データ等の読み出しを可能とする第１の書き込み読
み出し制御回路と、 前記書き込み信号及び前記一致回路の一致出力に基づい
て前記第２メモリを書き込み状態とし、前記評価用マイ
クロコンピュータから出力された上位ｎビットを除くア
ドレスデータでアクセスされた前記第２メモリのアドレ
スに前記演算データ等の書き込みを可能とし、且つ、前
記読み出し信号及び前記一致出力に基づいて前記第２メ
モリを読み出し状態とし、前記評価用マイクロコンピュ
ータから出力された上位ｎビットを除くアドレスデータ
でアクセスされた前記第２メモリのアドレスから前記演
算データ等の読み出しを可能とする第２の書き込み読み
出し制御回路と、を備え、 前記一致回路の一致出力に応じて、前記第１メモリの複
数分割された所定の１つの記憶領域が書き込み状態とな
ると同時に前記第２メモリを書き込み状態として同一デ
ータを書き込み、前記第１メモリの複数分割された所定
の１つの記憶領域が読み出し状態となると同時に前記第
２メモリを読み出し状態とすることを特徴とする請求項
１記載のマイクロコンピュータの評価装置。 - 【請求項３】 上位ｎビットを除くアドレスデータと同
一ビット数を有し、前記評価用マイクロコンピュータが
前記第１及び第２メモリに対する書き込み信号又は読み
出し信号を出力していない時にリセット解除されてイン
クリメントを行うカウンタ回路と、 前記評価用マイクロコンピュータが前記第１及び第２メ
モリに対する書き込み信号又は読み出し信号を出力して
いない時に前記第１メモリを読み出し状態とすると共に
前記第２メモリを書き込み状態とする手段と、を備え、 前記アドレス発生回路から出力されたアドレスデータで
指定された前記第１メモリの複数分割された所定の１つ
の記憶領域の内容を、前記カウンタ回路のインクリメン
トに同期して前記第２メモリに書き込むことを特徴とす
る請求項１記載のマイクロコンピュータの評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6228195A JPH0895944A (ja) | 1994-09-22 | 1994-09-22 | マイクロコンピュータの評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6228195A JPH0895944A (ja) | 1994-09-22 | 1994-09-22 | マイクロコンピュータの評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895944A true JPH0895944A (ja) | 1996-04-12 |
Family
ID=16872698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6228195A Pending JPH0895944A (ja) | 1994-09-22 | 1994-09-22 | マイクロコンピュータの評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005284557A (ja) * | 2004-03-29 | 2005-10-13 | Fujitsu Ltd | 内部メモリをモニタ可能なマイクロコンピュータ |
-
1994
- 1994-09-22 JP JP6228195A patent/JPH0895944A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005284557A (ja) * | 2004-03-29 | 2005-10-13 | Fujitsu Ltd | 内部メモリをモニタ可能なマイクロコンピュータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050127 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050712 |