JPS59148196A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕１０ 本発明は集積回路に４Ａす、特にメモリーを含゛んだ集
積回路の診断に好適な論理回路に関する゛。

〔従来技術〕

従来計算機の内部状態を紀１意しておく目的で゛、第１
図に示す様な回路が使用されてい・５゜（ト。

レーサー回路）、第１図において、１はカウンタ一部で
お沙、計算機のサイクルに同期して、・２のメモリ一部
分のアドレス’ｋｆ化させる、２・のメモリーはＭワー
ド×Ｎビットの溝数となり・ており、ワードアドレスの
制御は上記カランターで行い、５のデータラッチの取り
込んだデー。

りを順次メモリーに格納する。４は制御部で、。

グはメモリ一部の読み出し、書込みの制御、５゜は出力
セレクタでメモリーのＮビットをビット。

シリアルに取り出す。本構成により、トレーサ５回論は
５のデータ入力に入っている計算機のス。

テータス情報を逐次取り込み計算機の保守に有。

効な情報をメモリ２に蓄積する。

しかしながら上記論理回路とメモリ一部分な。

統合した論理では、トレーサ一部分の診断が間１１’＋
題となる。即ち１通常の診断では、メモリ一部゛の診断
では、任意のアドレスに任意のデータが゛書き込める構
成となっていなければ、メモリー。

内部デコーダーの診断は不可能となる。また、。

カウンタ一部分の動作の正常性の診断のために１５は、
カウンター出力が、直接トレーサー外部に・出ている必
要がある。このため診断用としてメ・モリ−のアドレス
を外部ビンよυ入れ、カラン・ター出力と、外部よシの
アドレスの切り換え信・号、又、カウンターの出力信号
を直接外部に出２゜す等のトレーサル診断のための付加
のビン数が。

増加する。

〔発明の目的〕

本発明の目的は、前記の如き論理回路の診断゛を入出力
ビンの大巾な増加をさせずに行う方法５を、提供する事
にある。

〔発明の概要〕

半導体技術の進歩により、論理回路数の増加゛より、入
出力のピン数の増加が大きな問題とな゛る。又論理の診
断の容易さは、ゲート数の増減１００問題よりも大きい
。よって本発明は、アドレ・スの制御を行うカウンター
論理を利用し、メモ・リ一部分のテストを外部よりのビ
ンを使用せず・に、行うものである。

〔発明の実施例〕１５ 第２図に５本発明の実施例を示す。図の６〜１五はメモ
リ一部分を検査するために、増加した論。

環部分である。

本構成ではメモリ一部分のテストに、マーチ。

ングパターンを、使用する例である。マーチン、。

グパターンは、既知の如く、メモリー内を総て゛０クリ
アし、しかるのち０番地の０を読み出し。

１を書き込み、次に１番地に対して同様の操作゛を行い
番地を増やＩ−ながら総ての番地に、１が゛書き込１れ
た後に、パターンを逆転し、１読み−□出１−後に０を
１き込む操作を０番地から、最終。

番地まで繰り返し、最後に、全ビットの０読み。

出しを行う事によりメモリーデコーダの検査な。

行う方法である。

第２図において、１のカウンターは１通常の（「１動作
時と、テスト時の両方に使用し、メモリー・のワード方
向数に対応するビット数を持ち、６・は１の上位のカウ
ンターで、メモリーのビット・方向のアドレスに対応す
るビット数を持つ。７・は診断時のステータスを示すビ
ットで、６の上）−１位の６ビツトのカウンターよりな
る。７の内容。

が０，１０時、前記のマーチングの４つのモード。

のうちの、０クリアを行う即ち、１４の診断制御。

入力信号が入った時点で、７の内容を０とし、。

少くとも、カウンター７の中が′１′ノ１００　ＭＸＩ
ｌｖ、、。

・　５　・ ワード分り０′書き込みを行う（カウンター７が。

′０′の時の書き込み分は、一部重ね書きされも）。

７の内容が２の時には、前記マーチングの′０′。

読み出し、１書き込みを行い、７の内容が５の。

時には、′１′読み出し′０′書き込みを行い、７５の
内容が、４０時には、０の読み出しを行う。

７の内容が５以上は使用しない。８は、出力゛データＮ
ピット分のセレクタ５のアドレスを、。

診断用にするか１通常読み出しにするかの切シ・換え部
であり、５，６．８により、読み出しデータ１０は、診
断時にはＭワード×Ｎビットの形に、ア・ドレスに合わ
せて逐次読み出される。

１０は、デコーダでセレクタ１１を介してメモリ・−へ
の書き込み制御部２′に接続されカウンタ６・の示すビ
ット位置に書き込みを行う。　　　　　１５セレクタ１
１では診断時１０よりの出力を通常動。

作詩４よりの出力を、書き込み制御部２・に接続。

する。

１０により書き込みは、ＭワードｘＮビットの。

遂次書き込みが可能となる。

４　・ ９は書き込みデータのセレクタで、診断時に。

は、診断制御部１６よりのデータを２に書き込み゛通常
動作時は、データレジスタ５からのデータ゛をＮビット
並列に、メモリー２に入れる。　　　。

１２はメモリーの読み出しデータを期待値と比−□較す
る部分で、１５の診断制御部が、以上の制御。

を行う。

以上の構成により通常動作時は、カウンター′１のみを
使用し、データラッチ５に入力された。

計算機のステータス情報をセレクタ９を経由さ１ｃ・せ
メモリー２に遂次取り込み又メモリーよりの・遂次取り
出しを行う書き込み読み出しの制御はζ制御部４により
行う。

診断時には、診断制御部１５の制御により、診・所用に
設けた上位のカウンター６．７を動作させい上位アドレ
スを用いて、前記マーチングテスト。

を行う。

即ち、１４の診断制御信号が入力されると、力。

ウンタの７の６ビツトが０クリアされる。７の。

内容が０，１０間は、書き込みデータ０が１５より、。

出されセレクタ９を、経由して、メモリー２の。

データ入力に、Ｎビット並列に印加されるこの゛データ
を、カウンター１．乙の示すアドレスに遂。

次書き込む、デコーダ１０により対応するビット・位置
にのみ書き込みが行われる。７の内容が１５の間に１Ｍ
ワワー×Ｎビットの０クリアは完了・する。

遂次カウンタが増加し、７の内容が２となる・と書き込
みデータを′１′に変更し、又メモリー・２よりの出力
データのをセレクタ５を通して読１゜み出し期待値′０
′との比較を行い、比較完了後。

′１〆の書き込みを行う。デコーダ１０及びセレク。

り５のアドレスとしてビットアドレスのカラン。

ターを使用するため、読み出したビクトアドレ。

スの位ｔＫ、書き込みが行われる。カウンタ７１５の内
容が′２′の間に、Ｊ（ワードｘ　Ａｒビットの′０′
。

読み出し′１′書き込みを遂次行う。同様にして、７の
内容が５の時に、・１′読み出しＯ書き込み。

を遂次行い、７の内容が′４′となった時に、Ｍ。

ワード×Ｎビット分の０読み出しを行い診断を、。

完了する。

〔発明の効果〕

本発明によれば、記憶部分のアドレスデコー。

ダの不良記憶素子の不良を見つけるための診断。

が記憶部分に入出力ビンを付加する梁なく可能５となる
。特に記憶素子及び論理部分を１つの集・積回路により
製造する様な場合に、本説明の効・果は大きい、又論理
部、記憶部分を分割して製・遺した場合であっても１両
者を一つの基板に組・み立げた後の試験のために基板の
入出力ビンを１０削減する事が可能となる。

【図面の簡単な説明】

第１図は、従来技術による記憶素子の遂次的。 制御のブロック図を、第２λは、本発明の一実。 施例による記憶素子の遂次的制御に１診断のた。５めの
論理回路を付加した場合のブロック図であ。 る。 １・・・カウンター、　　　２・・・記憶素子、６・・
・セレクター、　　　４・・・制御部。 ５・・・入力データラッチ。 ・　７　・ ６．７・・・診断用カウンター。 ８．１１・・・セレクター、 ９・・・入力データセレクタ。 １０・・・デコーダ、１２・・・比較回路、　　　。 １３・・・診断制御部、１４・・・診断用制御入力。５
０ ５ ・　８　・

Claims (1)

1. 【特許請求の範囲】 ｔ　記憶素子のアドレスの制御を、カウンターで行い、
   遂次取シ込んだデータな遂時読み出す゛構成の論理回路
   に記憶素子の診断用の論理を付。 加する挙によシ、記１素子の診断のための入出。 カビンの削減を行った事を特徴とする論理回路°。