JPH05108499A - メモリのテストシステム - Google Patents
メモリのテストシステムInfo
- Publication number
- JPH05108499A JPH05108499A JP3264848A JP26484891A JPH05108499A JP H05108499 A JPH05108499 A JP H05108499A JP 3264848 A JP3264848 A JP 3264848A JP 26484891 A JP26484891 A JP 26484891A JP H05108499 A JPH05108499 A JP H05108499A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- address
- data
- ram
- bus
- Prior art date
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 本発明はメモリのテストシステムに関し、更
に詳しくは大容量のメモリのライト／リード試験を行う
メモリのテストシステムに関し、メモリチェックに要す
る時間を大幅に短縮することができるメモリのテストシ
ステムを提供することを目的としている。 【構成】 ＣＰＵ１にデータバス２とアドレスバス３が
接続され、かつそれぞれのバスに複数のバンクＲＡＭ４
が接続されたシステムにおいて、バンクＲＡＭ４にデー
タを書き込む時に、ＣＰＵ１からの指令によりアドレス
データの上位ビットをマスクするマスク信号を出力する
写像レジスタ１０と、該写像レジスタ１０の出力とアド
レスデータを受け、そのデコード信号が前記バンクＲＡ
Ｍ４にチップセレクト信号として与えられるアドレスデ
コーダ１１を設けて構成する。
に詳しくは大容量のメモリのライト／リード試験を行う
メモリのテストシステムに関し、メモリチェックに要す
る時間を大幅に短縮することができるメモリのテストシ
ステムを提供することを目的としている。 【構成】 ＣＰＵ１にデータバス２とアドレスバス３が
接続され、かつそれぞれのバスに複数のバンクＲＡＭ４
が接続されたシステムにおいて、バンクＲＡＭ４にデー
タを書き込む時に、ＣＰＵ１からの指令によりアドレス
データの上位ビットをマスクするマスク信号を出力する
写像レジスタ１０と、該写像レジスタ１０の出力とアド
レスデータを受け、そのデコード信号が前記バンクＲＡ
Ｍ４にチップセレクト信号として与えられるアドレスデ
コーダ１１を設けて構成する。
Description
【０００１】
【産業上の利用分野】本発明はメモリのテストシステム
に関し、更に詳しくは大容量のメモリのライト／リード
試験を行うメモリのテストシステムに関する。
に関し、更に詳しくは大容量のメモリのライト／リード
試験を行うメモリのテストシステムに関する。
【０００２】近年のプロセッサシステムにおいて、シス
テムの持つ記憶容量（メモリ容量）は急激に増加してい
る。これらのＣＰＵシステムにおいて、アドレスマッピ
ングされているＲＡＭ領域もまた増大している。このＲ
ＡＭ領域は、ほとんどのシステムにおいて増設機能があ
り、増設可能な領域も含めると膨大なメモリ容量とな
る。
テムの持つ記憶容量（メモリ容量）は急激に増加してい
る。これらのＣＰＵシステムにおいて、アドレスマッピ
ングされているＲＡＭ領域もまた増大している。このＲ
ＡＭ領域は、ほとんどのシステムにおいて増設機能があ
り、増設可能な領域も含めると膨大なメモリ容量とな
る。
【０００３】これらのアドレスマッピングされたＲＡＭ
領域は、そのシステムの立ち上げ時毎にそのＲＡＭ領域
が有効かどうかチェックされ、そのシステムの信頼性を
高めている。一般に、このＲＡＭ領域のチェックは、Ｃ
ＰＵのアドレス空間にリニアにマッピングされたＲＡＭ
領域に既知のデータをライト／リードしてチェックして
いる。
領域は、そのシステムの立ち上げ時毎にそのＲＡＭ領域
が有効かどうかチェックされ、そのシステムの信頼性を
高めている。一般に、このＲＡＭ領域のチェックは、Ｃ
ＰＵのアドレス空間にリニアにマッピングされたＲＡＭ
領域に既知のデータをライト／リードしてチェックして
いる。
【０００４】前述したように、チェックされるＲＡＭ領
域の容量は、非常に大きくこのライト／リードチェック
だけでも多くの時間が必要である。また、こうしたプロ
セッサシステムでは、ＲＡＭデータの信頼性を高めるた
めにパリティチェック機能がほとんどのシステムで取り
入れられている。このパリティチェック機能のために、
システム立ち上げ時に既知のデータをＲＡＭ領域にライ
トしてパリティジェネレートする必要がある。このパリ
ティジェネレートに際しても、全ＲＡＭ領域に行うため
には、多くの時間が必要である。
域の容量は、非常に大きくこのライト／リードチェック
だけでも多くの時間が必要である。また、こうしたプロ
セッサシステムでは、ＲＡＭデータの信頼性を高めるた
めにパリティチェック機能がほとんどのシステムで取り
入れられている。このパリティチェック機能のために、
システム立ち上げ時に既知のデータをＲＡＭ領域にライ
トしてパリティジェネレートする必要がある。このパリ
ティジェネレートに際しても、全ＲＡＭ領域に行うため
には、多くの時間が必要である。
【０００５】
【従来の技術】図４は従来システムの構成例を示すブロ
ック図である。図において、ＣＰＵ１にはデータバス２
とアドレスバス３がそれぞれ接続されている。これらデ
ータバス２及びアドレスバス３には複数のバンクＲＡＭ
４が接続されている。５はアドレスデータを受けてデコ
ードし、これらバンクＲＡＭ４にバンクセレクト信号を
与えるアドレスデコーダである。６はＣＰＵ１と接続さ
れ、各バンクＲＡＭ４にライト（ＷＴ）／リード（Ｒ
Ｄ）制御信号を与えるＣＰＵインタフェース制御部であ
る。このように構成されたシステムの動作を説明すれ
ば、以下のとおりである。
ック図である。図において、ＣＰＵ１にはデータバス２
とアドレスバス３がそれぞれ接続されている。これらデ
ータバス２及びアドレスバス３には複数のバンクＲＡＭ
４が接続されている。５はアドレスデータを受けてデコ
ードし、これらバンクＲＡＭ４にバンクセレクト信号を
与えるアドレスデコーダである。６はＣＰＵ１と接続さ
れ、各バンクＲＡＭ４にライト（ＷＴ）／リード（Ｒ
Ｄ）制御信号を与えるＣＰＵインタフェース制御部であ
る。このように構成されたシステムの動作を説明すれ
ば、以下のとおりである。
【０００６】システム立ち上げ時には、メモリ領域のラ
イト／リードチェックを行う。バンクＲＡＭ領域はアド
レスに対してリニアにマッピングされている。そこで、
ＣＰＵ１はＲＡＭ領域に対して順次アドレスデータを更
新していく。それと同時に、データバス２には既知のデ
ータを出力する。
イト／リードチェックを行う。バンクＲＡＭ領域はアド
レスに対してリニアにマッピングされている。そこで、
ＣＰＵ１はＲＡＭ領域に対して順次アドレスデータを更
新していく。それと同時に、データバス２には既知のデ
ータを出力する。
【０００７】アドレスデコーダ５は、アドレスバス３の
アドレスデータを受けてデコードし、当該アドレスの場
合に唯一セレクトされるバンクＲＡＭ４を１個セレクト
し、そのバンクＲＡＭ４に対してのみバンクセレクト信
号を出力する。今、例えばバンクＲＡＭ（１）がセレク
トされたものとする。
アドレスデータを受けてデコードし、当該アドレスの場
合に唯一セレクトされるバンクＲＡＭ４を１個セレクト
し、そのバンクＲＡＭ４に対してのみバンクセレクト信
号を出力する。今、例えばバンクＲＡＭ（１）がセレク
トされたものとする。
【０００８】ＣＰＵインタフェース制御部６は、このバ
ンクＲＡＭ（１）に対してライトモードに設定し、デー
タバス２に乗っている既知データにパリティビットを付
して書き込む。以下、バンクＲＡＭ（２）以下に対して
も同様にして既知データを書き込んでいく。
ンクＲＡＭ（１）に対してライトモードに設定し、デー
タバス２に乗っている既知データにパリティビットを付
して書き込む。以下、バンクＲＡＭ（２）以下に対して
も同様にして既知データを書き込んでいく。
【０００９】次に、ＣＰＵインタフェース制御部６は各
バンクＲＡＭ４をリードモードに設定する。全てのＲＡ
Ｍ領域に対する既知データの書き込みが終了したら、Ｃ
ＰＵ１はデータライト時と同様にアドレスを順次更新し
ていく。そして、アドレスデコーダ５によりセレクトさ
れたバンクＲＡＭ４から順次データが読み出される。Ｃ
ＰＵ１は、読み出されたデータとパリティビットとを読
み込み、ライト時とリード時とでデータに不一致又はパ
リティエラーが発生していないかチェックする。このよ
うにして、ＲＡＭ領域におけるライト／リードチェック
が行われる。
バンクＲＡＭ４をリードモードに設定する。全てのＲＡ
Ｍ領域に対する既知データの書き込みが終了したら、Ｃ
ＰＵ１はデータライト時と同様にアドレスを順次更新し
ていく。そして、アドレスデコーダ５によりセレクトさ
れたバンクＲＡＭ４から順次データが読み出される。Ｃ
ＰＵ１は、読み出されたデータとパリティビットとを読
み込み、ライト時とリード時とでデータに不一致又はパ
リティエラーが発生していないかチェックする。このよ
うにして、ＲＡＭ領域におけるライト／リードチェック
が行われる。
【００１０】図５は従来システムの他の構成例を示すブ
ロック図である。図４と同一のものは、同一の符号を付
して示す。この従来例は、アドレスデコーダ７の出力を
受けるバンクレジスタ８を持っている。そして、該バン
クレジスタ８により指定されるバンクはコード化されて
おり、そのコードの指定によりアクセスされるバンクＲ
ＡＭ４は必ず１つに限定される構成になっている。
ロック図である。図４と同一のものは、同一の符号を付
して示す。この従来例は、アドレスデコーダ７の出力を
受けるバンクレジスタ８を持っている。そして、該バン
クレジスタ８により指定されるバンクはコード化されて
おり、そのコードの指定によりアクセスされるバンクＲ
ＡＭ４は必ず１つに限定される構成になっている。
【００１１】このように構成されたシステムにおけるシ
ステム立ち上げ時のライト／リードチェック動作は、バ
ンクＲＡＭ４がバンクレジスタ８によりセレクトされる
ようになっている他は図４と同じである。つまり、バン
クレジスタ８によりセレクトされるバンクＲＡＭ４に対
して既知データの書き込みが行われ、バンクレジスタ８
によりセレクトされるバンクＲＡＭ４から書き込まれた
データの読出しが行われる。ＣＰＵ１はライトデータと
リードデータの比較及びパリティチェックによりＲＡＭ
領域のチェックを行うことになる。
ステム立ち上げ時のライト／リードチェック動作は、バ
ンクＲＡＭ４がバンクレジスタ８によりセレクトされる
ようになっている他は図４と同じである。つまり、バン
クレジスタ８によりセレクトされるバンクＲＡＭ４に対
して既知データの書き込みが行われ、バンクレジスタ８
によりセレクトされるバンクＲＡＭ４から書き込まれた
データの読出しが行われる。ＣＰＵ１はライトデータと
リードデータの比較及びパリティチェックによりＲＡＭ
領域のチェックを行うことになる。
【００１２】
【発明が解決しようとする課題】前述した従来システム
では、各バンクＲＡＭがアドレス空間にリニアにマッピ
ングされているため、マッピングされているＲＡＭ領域
全域のライト／リードチェックを行うためにはマッピン
グされたアドレス全域にライトとリードを行う必要があ
った。つまり、セレクトされたバンクＲＡＭに対する処
理が終了したら、次のバンクＲＡＭをセレクトして処理
を行うという操作をバンクＲＡＭの数だけ繰り返す必要
がある。
では、各バンクＲＡＭがアドレス空間にリニアにマッピ
ングされているため、マッピングされているＲＡＭ領域
全域のライト／リードチェックを行うためにはマッピン
グされたアドレス全域にライトとリードを行う必要があ
った。つまり、セレクトされたバンクＲＡＭに対する処
理が終了したら、次のバンクＲＡＭをセレクトして処理
を行うという操作をバンクＲＡＭの数だけ繰り返す必要
がある。
【００１３】また、図５に示すバンクレジスタを持つ構
成では、コード化されたバンクコードをバンクレジスタ
にライトし、バンク内のコードをセットして同様なチェ
ックを行なわなければならない。従って、従来のシステ
ムによればメモリチェックに膨大な時間を要してしまう
という問題があった。
成では、コード化されたバンクコードをバンクレジスタ
にライトし、バンク内のコードをセットして同様なチェ
ックを行なわなければならない。従って、従来のシステ
ムによればメモリチェックに膨大な時間を要してしまう
という問題があった。
【００１４】本発明はこのような課題に鑑みてなされた
ものであって、メモリチェックに要する時間を大幅に短
縮することができるメモリのテストシステムを提供する
ことを目的としている。
ものであって、メモリチェックに要する時間を大幅に短
縮することができるメモリのテストシステムを提供する
ことを目的としている。
【００１５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図４と同一のものは、同一の符号を付し
て示す。図に示すシステムは、ＣＰＵ１にデータバス２
とアドレスバス３が接続され、かつそれぞれのバスに複
数のバンクＲＡＭ４が接続されている。このようなシス
テムにおいて、１０はバンクＲＡＭ４にデータを書き込
む時に、ＣＰＵ１からの指令によりアドレスデータの上
位ビットをマスクするマスク信号を出力する写像レジス
タ、１１は該写像レジスタ１０の出力とアドレスデータ
を受け、そのデコード信号が前記バンクＲＡＭ４にチッ
プセレクト信号として与えられるアドレスデコーダ、６
は各バンク４に対するライト／リード制御を行うＣＰＵ
インタフェース制御部である。
ック図である。図４と同一のものは、同一の符号を付し
て示す。図に示すシステムは、ＣＰＵ１にデータバス２
とアドレスバス３が接続され、かつそれぞれのバスに複
数のバンクＲＡＭ４が接続されている。このようなシス
テムにおいて、１０はバンクＲＡＭ４にデータを書き込
む時に、ＣＰＵ１からの指令によりアドレスデータの上
位ビットをマスクするマスク信号を出力する写像レジス
タ、１１は該写像レジスタ１０の出力とアドレスデータ
を受け、そのデコード信号が前記バンクＲＡＭ４にチッ
プセレクト信号として与えられるアドレスデコーダ、６
は各バンク４に対するライト／リード制御を行うＣＰＵ
インタフェース制御部である。
【００１６】
【作用】写像レジスタ１０は、ライトモード時にアドレ
スの上位ビットをマスクするマスク信号をアドレスデコ
ーダ１１に与える。この結果、本来なら各バンクＲＡＭ
４を切り分けるアドレス上位ビットがなくなり、アドレ
スデコーダ１１は全てのバンクＲＡＭ４に対するセレク
ト信号を出力する。この結果、全てのバンクＲＡＭ４が
セレクトされ、同一のデータが書き込まれることにな
る。
スの上位ビットをマスクするマスク信号をアドレスデコ
ーダ１１に与える。この結果、本来なら各バンクＲＡＭ
４を切り分けるアドレス上位ビットがなくなり、アドレ
スデコーダ１１は全てのバンクＲＡＭ４に対するセレク
ト信号を出力する。この結果、全てのバンクＲＡＭ４が
セレクトされ、同一のデータが書き込まれることにな
る。
【００１７】リードモード時には、写像レジスタ１０は
アドレスデコーダ１１にアドレスマスク信号をオフにし
て与える。この結果、アドレスデコーダ１１は通常のモ
ードになり、バンクＲＡＭ４を１個ずつ順次セレクトす
る。アドレスデコーダ１１によりセレクトされたバンク
ＲＡＭ４の内容は読み出されてＣＰＵ１に与えられ、デ
ータチェックが行われる。
アドレスデコーダ１１にアドレスマスク信号をオフにし
て与える。この結果、アドレスデコーダ１１は通常のモ
ードになり、バンクＲＡＭ４を１個ずつ順次セレクトす
る。アドレスデコーダ１１によりセレクトされたバンク
ＲＡＭ４の内容は読み出されてＣＰＵ１に与えられ、デ
ータチェックが行われる。
【００１８】このように、本発明によればライトモード
時には全てのバンクＲＡＭ４に同時にデータを書き込む
ことができるので、メモリチェックに要する時間を大幅
に短縮することができる。
時には全てのバンクＲＡＭ４に同時にデータを書き込む
ことができるので、メモリチェックに要する時間を大幅
に短縮することができる。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図２は本発明の一実施例の要部を示す構成
ブロック図である。図１と同一のものは、同一の符号を
付して示す。写像レジスタ１０は、データ受信部１０ａ
とアドレス受信部１０ｂから構成されている。一方、ア
ドレスデコーダ１１はアドレスの上位ビットを受信する
ＭＳＢ受信部１１ａとデコード回路１１ｂから構成され
ている。この上位ビットは、例えばＭＳＢとそのすぐ下
のビットを含む数ビット程度である。
に説明する。図２は本発明の一実施例の要部を示す構成
ブロック図である。図１と同一のものは、同一の符号を
付して示す。写像レジスタ１０は、データ受信部１０ａ
とアドレス受信部１０ｂから構成されている。一方、ア
ドレスデコーダ１１はアドレスの上位ビットを受信する
ＭＳＢ受信部１１ａとデコード回路１１ｂから構成され
ている。この上位ビットは、例えばＭＳＢとそのすぐ下
のビットを含む数ビット程度である。
【００２０】データ受信部１０ａの出力はアドレス受信
部１０ｂに入り、アドレス受信部１０ｂの出力はＭＳＢ
受信部１１ａに入っている。デコード回路１１ｂには、
ＭＳＢを含む全アドレスビットが入る場合と、上位ビッ
ト以外のアドレスビットが入る場合とがある。このよう
に構成された回路の動作を説明すれば、以下のとおりで
ある。
部１０ｂに入り、アドレス受信部１０ｂの出力はＭＳＢ
受信部１１ａに入っている。デコード回路１１ｂには、
ＭＳＢを含む全アドレスビットが入る場合と、上位ビッ
ト以外のアドレスビットが入る場合とがある。このよう
に構成された回路の動作を説明すれば、以下のとおりで
ある。
【００２１】データ受信部１０ａは、ＣＰＵ２から出力
されるコマンドデータを受信し、ライトモードであるこ
とを認識すると、アドレス受信部１０ｂにその旨を通知
する。アドレス受信部１０ｂはライトモード通知を受け
ると、アドレスデコーダ１１に対して上位ビットマスク
信号を出力する。
されるコマンドデータを受信し、ライトモードであるこ
とを認識すると、アドレス受信部１０ｂにその旨を通知
する。アドレス受信部１０ｂはライトモード通知を受け
ると、アドレスデコーダ１１に対して上位ビットマスク
信号を出力する。
【００２２】アドレスデコーダ１１側では、ＭＳＢ受信
部１１ａがこのマスク信号を受信する。そして、上位ビ
ットをマスクした状態（例えば全て０ビット）でデコー
ド回路１１ｂに入れる。この結果、デコード回路１１ｂ
は、上位ビットがマスクされているため、全てのバンク
セレクト信号がアクティブとなるような信号を出力す
る。
部１１ａがこのマスク信号を受信する。そして、上位ビ
ットをマスクした状態（例えば全て０ビット）でデコー
ド回路１１ｂに入れる。この結果、デコード回路１１ｂ
は、上位ビットがマスクされているため、全てのバンク
セレクト信号がアクティブとなるような信号を出力す
る。
【００２３】この状態で、例えば（１）のバンクＲＡＭ
４にライトを行うと、バンク（１）で指定されたアドレ
スのデータが他のバンクの同一オフセットアドレス（各
バンクの先頭アドレスからのオフセットアドレス）に同
一シーケンスでライトされる。また、パリティのジェネ
レートデータも各バンクＲＡＭ４の同一オフセットアド
レスにライトされる。
４にライトを行うと、バンク（１）で指定されたアドレ
スのデータが他のバンクの同一オフセットアドレス（各
バンクの先頭アドレスからのオフセットアドレス）に同
一シーケンスでライトされる。また、パリティのジェネ
レートデータも各バンクＲＡＭ４の同一オフセットアド
レスにライトされる。
【００２４】このように、各バンクＲＡＭ４のアドレス
を写像化することにより、ＣＰＵ１からの１回のアクセ
スにより、複数のバンクＲＡＭ４内のアドレスに対して
ライトすることが可能である。これにより、ＣＰＵ１か
らＲＡＭ領域へのライトアクセスは、若しバンクＲＡＭ
４の数がｎ個あれば、従来の方法によりアクセスされる
回数の１／ｎ回のアクセスにより全領域のＲＡＭに既知
のデータがライトされたことになる。
を写像化することにより、ＣＰＵ１からの１回のアクセ
スにより、複数のバンクＲＡＭ４内のアドレスに対して
ライトすることが可能である。これにより、ＣＰＵ１か
らＲＡＭ領域へのライトアクセスは、若しバンクＲＡＭ
４の数がｎ個あれば、従来の方法によりアクセスされる
回数の１／ｎ回のアクセスにより全領域のＲＡＭに既知
のデータがライトされたことになる。
【００２５】その後、ＣＰＵ１はリードモードに変更す
るコマンドを発行する。写像レジスタ１０内のデータ受
信部１０ａは、このコマンドを受信すると、アドレス受
信部１０ｂに指令を送る。アドレス受信部１０ｂは、リ
ードモードになったことを認識すると、上位ビットのマ
スクの解除（オフ）信号をアドレスデコーダ１１に対し
て出力する。
るコマンドを発行する。写像レジスタ１０内のデータ受
信部１０ａは、このコマンドを受信すると、アドレス受
信部１０ｂに指令を送る。アドレス受信部１０ｂは、リ
ードモードになったことを認識すると、上位ビットのマ
スクの解除（オフ）信号をアドレスデコーダ１１に対し
て出力する。
【００２６】アドレスデコーダ１１側では、ＭＳＢ受信
部１１ａがこのマスク解除信号を受けると、デコード回
路１１ｂに対してマスクしないアドレス上位ビットを与
える。従って、この場合にはバンク領域のアドレスは元
のリニアなアドレスに戻る。そして、デコード回路１１
ｂはアドレスに応じて唯１個のバンクＲＡＭ４のみをセ
レクトするバンクセレクト信号を出力する。リードモー
ド時には、各バンクＲＡＭ４からのリードデータがデー
タバス２上で衝突するのを回避するため、元のリニアア
クセス状態に戻してやる必要があるためである。
部１１ａがこのマスク解除信号を受けると、デコード回
路１１ｂに対してマスクしないアドレス上位ビットを与
える。従って、この場合にはバンク領域のアドレスは元
のリニアなアドレスに戻る。そして、デコード回路１１
ｂはアドレスに応じて唯１個のバンクＲＡＭ４のみをセ
レクトするバンクセレクト信号を出力する。リードモー
ド時には、各バンクＲＡＭ４からのリードデータがデー
タバス２上で衝突するのを回避するため、元のリニアア
クセス状態に戻してやる必要があるためである。
【００２７】図３は本発明の他の実施例を示す構成ブロ
ック図である。図１と同一のものは、同一の符号を付し
て示す。図において、２０はアドレスデコーダ１２の出
力を受け、各バンクに１対１に対応するバンクセレクト
のイネーブルビットＥＮを持ち、該イネーブルビットＥ
Ｎが各バンクＲＡＭ４のセレクト信号になると共に、ラ
イトモードの時に全てを同時にイネーブルにするバンク
レジスタである。その他の構成は図１と同じである。
ック図である。図１と同一のものは、同一の符号を付し
て示す。図において、２０はアドレスデコーダ１２の出
力を受け、各バンクに１対１に対応するバンクセレクト
のイネーブルビットＥＮを持ち、該イネーブルビットＥ
Ｎが各バンクＲＡＭ４のセレクト信号になると共に、ラ
イトモードの時に全てを同時にイネーブルにするバンク
レジスタである。その他の構成は図１と同じである。
【００２８】このように構成されたシステムにおいて、
バンクレジスタ２０の各イネーブルビットＥＮはビット
対応でそれぞれのバンクＲＡＭ４にセレクト信号として
入っている。そして、ＣＰＵインタフェース制御部６か
らライトモード信号を受けると、バンクセレクトイネー
ブルビットＥＮの全てをイネーブルにする。この結果、
全てのバンクＲＡＭ４がセレクトされた状態になり、同
時に既知データをライトすることができる。パリティビ
ットも同時にライトされる。
バンクレジスタ２０の各イネーブルビットＥＮはビット
対応でそれぞれのバンクＲＡＭ４にセレクト信号として
入っている。そして、ＣＰＵインタフェース制御部６か
らライトモード信号を受けると、バンクセレクトイネー
ブルビットＥＮの全てをイネーブルにする。この結果、
全てのバンクＲＡＭ４がセレクトされた状態になり、同
時に既知データをライトすることができる。パリティビ
ットも同時にライトされる。
【００２９】一方、リードモード時にはＣＰＵインタフ
ェース制御部６からリードモード信号を受けると、バン
クレジスタ２０はアドレスデコーダ１２からの出力に応
じてそれぞれのバンクＲＡＭＡ４を１個ずつセレクトす
るようになる。そして、読み出されたデータはデータバ
ス２を介してＣＰＵ１に読み込まれ、データのチェック
が行われることになる。
ェース制御部６からリードモード信号を受けると、バン
クレジスタ２０はアドレスデコーダ１２からの出力に応
じてそれぞれのバンクＲＡＭＡ４を１個ずつセレクトす
るようになる。そして、読み出されたデータはデータバ
ス２を介してＣＰＵ１に読み込まれ、データのチェック
が行われることになる。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明に
よればメモリチェックに要する時間を大幅に短縮するこ
とができるメモリのテストシステムを提供することがで
きる。
よればメモリチェックに要する時間を大幅に短縮するこ
とができるメモリのテストシステムを提供することがで
きる。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例の要部を示す構成ブロック図
である。
である。
【図３】本発明の他の実施例を示す構成ブロック図であ
る。
る。
【図４】従来システムの構成例を示すブロック図であ
る。
る。
【図５】従来システムの他の構成例を示すブロック図で
ある。
ある。
１ ＣＰＵ ２ データバス ３ アドレスバス ４ バンクＲＡＭ ６ ＣＰＵインタフェース制御部 １０ 写像レジスタ １１ アドレスデコーダ
Claims (3)
- 【請求項１】 ＣＰＵ（１）にデータバス（２）とアド
レスバス（３）が接続され、かつそれぞれのバスに複数
のバンクＲＡＭ（４）が接続されたシステムにおいて、 バンクＲＡＭ（４）にデータを書き込む時に、ＣＰＵ
（１）からの指令によりアドレスデータの上位ビットを
マスクするマスク信号を出力する写像レジスタ（１０）
と、 該写像レジスタ（１０）の出力とアドレスデータを受
け、そのデコード信号が前記バンクＲＡＭ（４）にチッ
プセレクト信号として与えられるアドレスデコーダ（１
１）を設けたことを特徴とするメモリのテストシステ
ム。 - 【請求項２】 ライトモード時には前記写像レジスタ
（１０）の出力によりアドレス上位ビットをマスクし
て、アドレスデコーダ（１１）から各バンクＲＡＭ
（４）を共通にアクセスし、リードモード時には前記写
像レジスタ（１０）の出力をオフにして、アドレスデコ
ーダ（１１）から各バンクＲＡＭ（４）を独立にアクセ
スするようにしたことを特徴とする請求項１記載のメモ
リのテストシステム。 - 【請求項３】 ＣＰＵ（１）にデータバス（２）とアド
レスバス（３）が接続され、かつそれぞれのバスに複数
のバンクＲＡＭ（４）が接続されたシステムにおいて、 アドレスデータを受けるアドレスデコーダ（１２）と、 該アドレスデコーダ（１２）の出力を受け、各バンクに
１対１に対応するバンクセレクトのイネーブルビットを
持ち、該イネーブルビットが各バンクＲＡＭ（４）のセ
レクト信号になると共に、ライトモードの時に全てを同
時にイネーブルにするバンクレジスタ（２０）を設けた
ことを特徴とするメモリのテストシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264848A JPH05108499A (ja) | 1991-10-14 | 1991-10-14 | メモリのテストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264848A JPH05108499A (ja) | 1991-10-14 | 1991-10-14 | メモリのテストシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108499A true JPH05108499A (ja) | 1993-04-30 |
Family
ID=17409058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3264848A Pending JPH05108499A (ja) | 1991-10-14 | 1991-10-14 | メモリのテストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108499A (ja) |
-
1991
- 1991-10-14 JP JP3264848A patent/JPH05108499A/ja active Pending
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