JPH0573438A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0573438A JPH0573438A JP3231594A JP23159491A JPH0573438A JP H0573438 A JPH0573438 A JP H0573438A JP 3231594 A JP3231594 A JP 3231594A JP 23159491 A JP23159491 A JP 23159491A JP H0573438 A JPH0573438 A JP H0573438A
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- memory
- parity
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Abstract
(57)【要約】
【目的】 高速メモリクリア機能、高速パリティ生成機
能およびメモリテスト機能を簡単な構成で実現し、チェ
ック機能の簡略化とメモリクリア時間およびパリティ生
成時間の短縮とに好適なメモリ回路を提供する。 【構成】 メモリ回路に、データのリード／ライトを行
うための複数のメモリ素子１１，１７，２０，２３と、
入力アドレスに従い、各メモリ素子に対応するメモリ素
子選択信号を出力する機能、および入力アドレスに依存
せず、任意複数のメモリ素子選択信号を出力する機能を
有する制御部１５と、メモリ素子のデータのパリティチ
ェックを行う回路（パリティメモリ＆制御）１３，１
８，２１，２４とを備える。
能およびメモリテスト機能を簡単な構成で実現し、チェ
ック機能の簡略化とメモリクリア時間およびパリティ生
成時間の短縮とに好適なメモリ回路を提供する。 【構成】 メモリ回路に、データのリード／ライトを行
うための複数のメモリ素子１１，１７，２０，２３と、
入力アドレスに従い、各メモリ素子に対応するメモリ素
子選択信号を出力する機能、および入力アドレスに依存
せず、任意複数のメモリ素子選択信号を出力する機能を
有する制御部１５と、メモリ素子のデータのパリティチ
ェックを行う回路（パリティメモリ＆制御）１３，１
８，２１，２４とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、メモリシステムのテス
ト機能および高速クリア機能を有するメモリ回路に関
し、特にメモリクリア時間の短縮およびデータの信頼性
向上に好適なメモリ回路に関する。
ト機能および高速クリア機能を有するメモリ回路に関
し、特にメモリクリア時間の短縮およびデータの信頼性
向上に好適なメモリ回路に関する。
【０００２】
【従来の技術】従来、パリティビットを付加することで
メモリのデータの信頼性を向上させる方法が一般に知ら
れている。この際、１個のメモリブロックの各アドレス
に対してデータのライト／リードを行い、各アドレスか
ら読み出されたデータを、それらのアドレスと対応する
出力期待値と比較照合して良否の判定を行う方法では、
一度に１個のメモリブロックしかテストできない。ま
た、各アドレスに対応する出力期待値を必要とし、比較
照合の操作によりテスト時間が長い。このため、例えば
特開平２−２５３４５３号公報に記載されている回路で
は、メモリブロックを２個持ち、同一データをライト、
リードするとき、コンペアを行いチェックしている。ま
た、従来のメモリ回路では、１個のアドレスに対して１
個のデータのライト／リードしかできないため、全メモ
リ内容をクリアしたい場合、順次、全てのアドレスに対
して個々にクリアデータを書き込む必要がある。このた
め、アドレス空間が大きい場合には、全メモリ内容をク
リアするのに長時間かかる。このため、例えば特開平２
−２１０５５８号公報に記載されている回路では、メモ
リクリアのとき、複数のメモリを同時にアクセスしてク
リアデータを書き込んでいる。
メモリのデータの信頼性を向上させる方法が一般に知ら
れている。この際、１個のメモリブロックの各アドレス
に対してデータのライト／リードを行い、各アドレスか
ら読み出されたデータを、それらのアドレスと対応する
出力期待値と比較照合して良否の判定を行う方法では、
一度に１個のメモリブロックしかテストできない。ま
た、各アドレスに対応する出力期待値を必要とし、比較
照合の操作によりテスト時間が長い。このため、例えば
特開平２−２５３４５３号公報に記載されている回路で
は、メモリブロックを２個持ち、同一データをライト、
リードするとき、コンペアを行いチェックしている。ま
た、従来のメモリ回路では、１個のアドレスに対して１
個のデータのライト／リードしかできないため、全メモ
リ内容をクリアしたい場合、順次、全てのアドレスに対
して個々にクリアデータを書き込む必要がある。このた
め、アドレス空間が大きい場合には、全メモリ内容をク
リアするのに長時間かかる。このため、例えば特開平２
−２１０５５８号公報に記載されている回路では、メモ
リクリアのとき、複数のメモリを同時にアクセスしてク
リアデータを書き込んでいる。
【０００３】
【発明が解決しようとする課題】上記従来技術では、電
源投入等、初期状態では、パリティビット生成のために
書き込みをする必要があるため、アドレス空間が大きい
と長時間かかるという問題がある。また、これに対し
て、メモリクリアの際、複数のメモリを同時にセレクト
してクリアする方法、あるいは、同時に複数のメモリブ
ロックをセレクトしてデータを書き込み、同時にそれら
のブロックを読み出して比較する方法が提案されてい
る。しかし、前者の場合、メモリが何らかの原因で化け
た場合のチェック機能は無く、データの信頼性に問題が
ある。また、後者の場合、比較回路が必要なため、制御
の複雑さ、装置の高コスト化という問題がある。一方、
ファクスサーバでは、システム立ち上げ時（電源投入
時、リセット時等）にシステムのメインメモリの容量を
調べるのとパリティビット生成を兼ねてメモリテストを
行っているが、メモリ容量が大きくなるにつれて、テス
ト時間が増大するという問題がある。本発明の目的は、
このような問題点を改善し、高速メモリクリア機能、メ
モリテスト機能、あるいは高速パリティ生成機能を簡単
な構成で実現し、メモリクリア時間の短縮、チェック機
能の簡略化、あるいはパリティ生成時間の短縮に好適な
メモリ回路を提供することにある。また、高速メモリク
リア機能を有し、テスト時間を短縮するのに好適なファ
クスサーバを提供することにある。
源投入等、初期状態では、パリティビット生成のために
書き込みをする必要があるため、アドレス空間が大きい
と長時間かかるという問題がある。また、これに対し
て、メモリクリアの際、複数のメモリを同時にセレクト
してクリアする方法、あるいは、同時に複数のメモリブ
ロックをセレクトしてデータを書き込み、同時にそれら
のブロックを読み出して比較する方法が提案されてい
る。しかし、前者の場合、メモリが何らかの原因で化け
た場合のチェック機能は無く、データの信頼性に問題が
ある。また、後者の場合、比較回路が必要なため、制御
の複雑さ、装置の高コスト化という問題がある。一方、
ファクスサーバでは、システム立ち上げ時（電源投入
時、リセット時等）にシステムのメインメモリの容量を
調べるのとパリティビット生成を兼ねてメモリテストを
行っているが、メモリ容量が大きくなるにつれて、テス
ト時間が増大するという問題がある。本発明の目的は、
このような問題点を改善し、高速メモリクリア機能、メ
モリテスト機能、あるいは高速パリティ生成機能を簡単
な構成で実現し、メモリクリア時間の短縮、チェック機
能の簡略化、あるいはパリティ生成時間の短縮に好適な
メモリ回路を提供することにある。また、高速メモリク
リア機能を有し、テスト時間を短縮するのに好適なファ
クスサーバを提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ回路は、データのリード／ライトを
行うための複数のメモリ素子と、入力アドレスに従い、
各メモリ素子に対応するメモリ素子選択信号を出力する
アドレスデコード回路（制御部）と、入力アドレスに依
存せず、任意複数のメモリ素子選択信号を出力するアド
レスデコード回路（制御部）と、メモリ素子のデータの
パリティチェックを行う回路（パリティメモリ＆制御）
とを備えたことに特徴がある。また、本発明のメモリ回
路は、ＣＰＵ等のアクセス幅のｎ倍（ｎ：整数）のデー
タアクセス幅で構成された複数のメモリ素子と、そのア
クセス幅のｎ倍でメモリ素子から読み出されるデータに
対して、パリティチェックを行う回路（図３のパリティ
メモリ＆制御）と、入力アドレスに従い、メモリ素子に
対応するメモリ素子選択信号を出力するアドレスデコー
ド回路（制御部）と、入力アドレスに依存せず、任意複
数のメモリ素子選択信号を出力するアドレスデコード回
路（制御部）とを備えたことに特徴がある。また、本発
明のファクスサーバは、上記メモリ回路（ＣＰＵ等のア
クセス幅のｎ倍（ｎ：整数）のデータアクセス幅で構成
された複数のメモリ素子、任意複数のメモリ素子選択信
号を出力可能なアドレスデコード回路、およびパリティ
チェック回路を備えたパリティメモリ（ＰＭＥＭ2））
と、そのメモリ回路をアクセスするアプリケーションプ
ロセッサ（ＡＰ）とを備えたことに特徴がある。
め、本発明のメモリ回路は、データのリード／ライトを
行うための複数のメモリ素子と、入力アドレスに従い、
各メモリ素子に対応するメモリ素子選択信号を出力する
アドレスデコード回路（制御部）と、入力アドレスに依
存せず、任意複数のメモリ素子選択信号を出力するアド
レスデコード回路（制御部）と、メモリ素子のデータの
パリティチェックを行う回路（パリティメモリ＆制御）
とを備えたことに特徴がある。また、本発明のメモリ回
路は、ＣＰＵ等のアクセス幅のｎ倍（ｎ：整数）のデー
タアクセス幅で構成された複数のメモリ素子と、そのア
クセス幅のｎ倍でメモリ素子から読み出されるデータに
対して、パリティチェックを行う回路（図３のパリティ
メモリ＆制御）と、入力アドレスに従い、メモリ素子に
対応するメモリ素子選択信号を出力するアドレスデコー
ド回路（制御部）と、入力アドレスに依存せず、任意複
数のメモリ素子選択信号を出力するアドレスデコード回
路（制御部）とを備えたことに特徴がある。また、本発
明のファクスサーバは、上記メモリ回路（ＣＰＵ等のア
クセス幅のｎ倍（ｎ：整数）のデータアクセス幅で構成
された複数のメモリ素子、任意複数のメモリ素子選択信
号を出力可能なアドレスデコード回路、およびパリティ
チェック回路を備えたパリティメモリ（ＰＭＥＭ2））
と、そのメモリ回路をアクセスするアプリケーションプ
ロセッサ（ＡＰ）とを備えたことに特徴がある。
【０００５】
【作用】本発明においては、制御部のアドレスデコード
機能により、アドレス信号線の入力状態に拘らず、全て
のメモリブロックを有効として、高速メモリクリア動作
を行わせる。この場合、あるメモリに対して特定のデー
タ書き込めば、全メモリに対して同一内容のクリアデー
タが同時に書き込まれる。また、パリティメモリ＆制御
は、そのクリアデータをもとにパリティビットを生成
し、その内容をメモリ部に書き込んだ後、パリティチェ
ックのためのダミーリードサイクルを行う。この場合、
ＣＰＵのアクセス幅のｎ倍のデータアクセス幅で各メモ
リブロックをアクセスできるように構成することによ
り、ブロックごとにパリティチェックする方法に比べる
と、１／ｎのチェック回数でパリティチェックを行うこ
とができる。これにより、高速メモリクリア機能、メモ
リテスト機能、あるいは高速パリティ生成機能を簡単な
構成で実現し、メモリクリア時間の短縮、チェック機能
の簡略化、あるいはパリティ生成時間の短縮メモリクリ
ア時間を短縮することができる。
機能により、アドレス信号線の入力状態に拘らず、全て
のメモリブロックを有効として、高速メモリクリア動作
を行わせる。この場合、あるメモリに対して特定のデー
タ書き込めば、全メモリに対して同一内容のクリアデー
タが同時に書き込まれる。また、パリティメモリ＆制御
は、そのクリアデータをもとにパリティビットを生成
し、その内容をメモリ部に書き込んだ後、パリティチェ
ックのためのダミーリードサイクルを行う。この場合、
ＣＰＵのアクセス幅のｎ倍のデータアクセス幅で各メモ
リブロックをアクセスできるように構成することによ
り、ブロックごとにパリティチェックする方法に比べる
と、１／ｎのチェック回数でパリティチェックを行うこ
とができる。これにより、高速メモリクリア機能、メモ
リテスト機能、あるいは高速パリティ生成機能を簡単な
構成で実現し、メモリクリア時間の短縮、チェック機能
の簡略化、あるいはパリティ生成時間の短縮メモリクリ
ア時間を短縮することができる。
【０００６】
【実施例】以下、本発明の一実施例を図面により説明す
る。図１は、本発明の第１の実施例におけるメモリテス
ト回路の構成図である。図１において、１１，１７，２
０，２３はＣＰＵのデータアクセス幅の整数倍のメモリ
素子、１３，１８，２１，２４はメモリテストのための
パリティビットを生成・記憶するパリティメモリ＆制
御、１２，１６，１９，２２はデータと各メモリブロッ
ク１〜４とのインタフェースを司るバッファ、１４はシ
ステムバス２５からのデータと内部バスとのインタフェ
ースを司るバスインタフェース（Ｉ／Ｆ）、１５は回路
全体を制御する制御部である。この制御部１５は、シス
テムバス２５からアドレスを受け、入力アドレスに従っ
てメモリ素子選択信号を出力するアドレスデコード回路
と、高速メモリクリアおよびチェック機能を実現するた
め、入力アドレスに依存せず、任意複数のメモリ素子選
択信号を出力するアドレスデコード回路とを備え、全メ
モリ１１，１７，２０，２３を同時にデコードする機能
やパリティ制御機能を有する。本実施例では、メモリ１
１、バッファ１２、パリティメモリ＆制御１３はＣＰＵ
のバス幅に相当するメモリブロック１を構成し、同様に
ブロック２〜ブロック４を構成する。ここで、本実施例
の動作について述べる。図２は、本発明の第１の実施例
におけるメモリテスト回路で用いる信号のシーケンス図
である。本実施例のメモリ１１，１７，２０，２３に
は、ＲＡＳ、ＣＡＳ0〜ＣＡＳ3、ＷＥ、ＯＥＤが接続さ
れている。また、パリティメモリ＆制御１３，１８，２
１，２４は、ライト時は、メモリにライトされるデータ
の内容に従い、パリティデータを生成して、その内容を
パリティメモリに記憶し、リード時には、メモリのデー
タとパリティメモリ＆制御のメモリ部のデータより、パ
リティチェックを行い、異常があれば、エラー信号（Ｂ
ＥＲＲ）を、正常であれば、エラー無信号（ＤＴＡＫ）
をアサートする。これにより、通常動作を行う場合、制
御部１５に接続されるテスト信号は未動作の指示状態で
あるため、アドレス信号線の上位アドレス制御線に従っ
て、メモリブロック１〜４のうち一つが有効となり、そ
れに対応するメモリ、パリティメモリ＆制御、バッファ
が動作する。こうして選択されたメモリブロックでは、
下位アドレス制御線に従い、選択されたアドレスのメモ
リに対して書き込みおよび読み出しが行われる。また、
書き込み時にパリティビットの生成を、読み出し時にパ
リティチェックをそれぞれ行い、異常があれば、制御部
１５よりのＢＥＲＲをエラー状態にする。なお、異常が
なければ、ＤＴＡＣＫをアサートする。一方、高速メモ
リクリアおよびテストを行う場合には、テスト信号が動
作指示状態となる。この場合、制御部１５では、上位ア
ドレス制御線の入力状態に拘らず、全てのメモリブロッ
ク１〜４が有効となり、対応するメモリ、パリティ制御
バッファが動作する。このとき、メモリクリア動作、す
なわち、全てのメモリに対して特定のデータ書き込み動
作を行えば、全メモリに対して同一内容のクリアデータ
が同時に書き込まれる。また、このとき、そのクリアデ
ータＤをもとにパリティビットＰを生成し、その内容を
パリティメモリ＆制御のメモリ部に書き込む（ライトサ
イクル）。その直後、パリティチェックのためのダミー
リードサイクルを行う。これは、書き込み動作と同様
に、アドレス信号線の上位アドレスの入力状態に拘ら
ず、全てのメモリブロックを有効にし、対応するメモ
リ、パリティメモリ＆制御の制御部を動作させる。この
とき、パリティビットとデータより、パリティチェック
を行い、パリティエラーが発生すれば、制御部１５より
出力されるＢＥＲＲをエラー状態にする。なお、異常が
なければ、ＤＴＡＣＫをアサートする。
る。図１は、本発明の第１の実施例におけるメモリテス
ト回路の構成図である。図１において、１１，１７，２
０，２３はＣＰＵのデータアクセス幅の整数倍のメモリ
素子、１３，１８，２１，２４はメモリテストのための
パリティビットを生成・記憶するパリティメモリ＆制
御、１２，１６，１９，２２はデータと各メモリブロッ
ク１〜４とのインタフェースを司るバッファ、１４はシ
ステムバス２５からのデータと内部バスとのインタフェ
ースを司るバスインタフェース（Ｉ／Ｆ）、１５は回路
全体を制御する制御部である。この制御部１５は、シス
テムバス２５からアドレスを受け、入力アドレスに従っ
てメモリ素子選択信号を出力するアドレスデコード回路
と、高速メモリクリアおよびチェック機能を実現するた
め、入力アドレスに依存せず、任意複数のメモリ素子選
択信号を出力するアドレスデコード回路とを備え、全メ
モリ１１，１７，２０，２３を同時にデコードする機能
やパリティ制御機能を有する。本実施例では、メモリ１
１、バッファ１２、パリティメモリ＆制御１３はＣＰＵ
のバス幅に相当するメモリブロック１を構成し、同様に
ブロック２〜ブロック４を構成する。ここで、本実施例
の動作について述べる。図２は、本発明の第１の実施例
におけるメモリテスト回路で用いる信号のシーケンス図
である。本実施例のメモリ１１，１７，２０，２３に
は、ＲＡＳ、ＣＡＳ0〜ＣＡＳ3、ＷＥ、ＯＥＤが接続さ
れている。また、パリティメモリ＆制御１３，１８，２
１，２４は、ライト時は、メモリにライトされるデータ
の内容に従い、パリティデータを生成して、その内容を
パリティメモリに記憶し、リード時には、メモリのデー
タとパリティメモリ＆制御のメモリ部のデータより、パ
リティチェックを行い、異常があれば、エラー信号（Ｂ
ＥＲＲ）を、正常であれば、エラー無信号（ＤＴＡＫ）
をアサートする。これにより、通常動作を行う場合、制
御部１５に接続されるテスト信号は未動作の指示状態で
あるため、アドレス信号線の上位アドレス制御線に従っ
て、メモリブロック１〜４のうち一つが有効となり、そ
れに対応するメモリ、パリティメモリ＆制御、バッファ
が動作する。こうして選択されたメモリブロックでは、
下位アドレス制御線に従い、選択されたアドレスのメモ
リに対して書き込みおよび読み出しが行われる。また、
書き込み時にパリティビットの生成を、読み出し時にパ
リティチェックをそれぞれ行い、異常があれば、制御部
１５よりのＢＥＲＲをエラー状態にする。なお、異常が
なければ、ＤＴＡＣＫをアサートする。一方、高速メモ
リクリアおよびテストを行う場合には、テスト信号が動
作指示状態となる。この場合、制御部１５では、上位ア
ドレス制御線の入力状態に拘らず、全てのメモリブロッ
ク１〜４が有効となり、対応するメモリ、パリティ制御
バッファが動作する。このとき、メモリクリア動作、す
なわち、全てのメモリに対して特定のデータ書き込み動
作を行えば、全メモリに対して同一内容のクリアデータ
が同時に書き込まれる。また、このとき、そのクリアデ
ータＤをもとにパリティビットＰを生成し、その内容を
パリティメモリ＆制御のメモリ部に書き込む（ライトサ
イクル）。その直後、パリティチェックのためのダミー
リードサイクルを行う。これは、書き込み動作と同様
に、アドレス信号線の上位アドレスの入力状態に拘ら
ず、全てのメモリブロックを有効にし、対応するメモ
リ、パリティメモリ＆制御の制御部を動作させる。この
とき、パリティビットとデータより、パリティチェック
を行い、パリティエラーが発生すれば、制御部１５より
出力されるＢＥＲＲをエラー状態にする。なお、異常が
なければ、ＤＴＡＣＫをアサートする。
【０００７】次に、図１に示したパリティメモリ＆制御
の構成例について述べる。図３は、本発明の第２の実施
例におけるパリティメモリ＆制御の構成図である。図３
において、３１〜３８はパリティデータ生成部、３９〜
４６はメモリ部（パリティＲＡＭ）、４７は論理ゲー
ト、４８はＤＴＡＣＫ／ＢＥＲＲ生成部である。本実施
例のパリティメモリ＆制御は、ライト時は、パリティデ
ータ生成部３１〜３８が、メモリにライトされるデータ
の内容に従い、パリティデータを生成して、その内容を
メモリ部３９〜４６に記憶する。具体的には、ライトさ
れるデータより、パリティデータ生成部３１〜３８は偶
数（ＥＶＥＮ）パリティを生成し、その出力ＰＩをパリ
ティＲＡＭ３９〜４６にライトする。一方、リード時に
は、メモリとメモリ部のデータより、パリティチェック
を行い、ＢＥＲＲあるいはＤＴＡＣＫをアサートする。
具体的には、リードされたデータとパリティＲＡＭ３９
〜４６よりリードしたパリティデータ（ＰＯ）から、パ
リティデータ生成部３１〜３８によりＥＶＥＮパリティ
を生成する。この際、パリティエラーがなければ、ＥＶ
ＥＮ＝Ｈとなり、論理ゲート４７の出力は「Ｌ」となる
ため、ＤＴＡＣＫ／ＢＥＲＲ生成部４８のＤＴＡＣＫ出
力がアサートされる。また、パリティエラーがあれば、
ＥＶＥＮ＝Ｌとなり、論理ゲート４７の出力は「Ｈ」と
なるため、ＤＴＡＣＫ／ＢＥＲＲ生成部４８のＢＥＲＲ
出力がアサートされる。本実施例では、ＣＰＵのアクセ
ス幅が１６ビットの場合、その４倍のデータアクセス幅
で各メモリブロックをアクセスできるように構成したも
のである。そして、パリティチェックは、１６ビットの
４倍（６４ビット）に対して一括してチェックしてお
り、ブロックごとにパリティチェックする方法に比べる
と、１／４のチェック回数でチェック可能である。
の構成例について述べる。図３は、本発明の第２の実施
例におけるパリティメモリ＆制御の構成図である。図３
において、３１〜３８はパリティデータ生成部、３９〜
４６はメモリ部（パリティＲＡＭ）、４７は論理ゲー
ト、４８はＤＴＡＣＫ／ＢＥＲＲ生成部である。本実施
例のパリティメモリ＆制御は、ライト時は、パリティデ
ータ生成部３１〜３８が、メモリにライトされるデータ
の内容に従い、パリティデータを生成して、その内容を
メモリ部３９〜４６に記憶する。具体的には、ライトさ
れるデータより、パリティデータ生成部３１〜３８は偶
数（ＥＶＥＮ）パリティを生成し、その出力ＰＩをパリ
ティＲＡＭ３９〜４６にライトする。一方、リード時に
は、メモリとメモリ部のデータより、パリティチェック
を行い、ＢＥＲＲあるいはＤＴＡＣＫをアサートする。
具体的には、リードされたデータとパリティＲＡＭ３９
〜４６よりリードしたパリティデータ（ＰＯ）から、パ
リティデータ生成部３１〜３８によりＥＶＥＮパリティ
を生成する。この際、パリティエラーがなければ、ＥＶ
ＥＮ＝Ｈとなり、論理ゲート４７の出力は「Ｌ」となる
ため、ＤＴＡＣＫ／ＢＥＲＲ生成部４８のＤＴＡＣＫ出
力がアサートされる。また、パリティエラーがあれば、
ＥＶＥＮ＝Ｌとなり、論理ゲート４７の出力は「Ｈ」と
なるため、ＤＴＡＣＫ／ＢＥＲＲ生成部４８のＢＥＲＲ
出力がアサートされる。本実施例では、ＣＰＵのアクセ
ス幅が１６ビットの場合、その４倍のデータアクセス幅
で各メモリブロックをアクセスできるように構成したも
のである。そして、パリティチェックは、１６ビットの
４倍（６４ビット）に対して一括してチェックしてお
り、ブロックごとにパリティチェックする方法に比べる
と、１／４のチェック回数でチェック可能である。
【０００８】次に、メモリテスト回路の他の実施例につ
いて述べる。図４は、本発明の第３の実施例におけるメ
モリテスト回路の構成図、図５は図４のメモリテスト回
路で用いる信号のシーケンス図である。図４において、
４９はシステムバス、５０はバスインタフェース（Ｉ／
Ｆ）、５１，５２はメモリ、５３，５４はパリティメモ
リ＆制御、５５は制御部、５６はＣＰＵである。本実施
例では、２個のメモリブロック（点線で囲む部分）を備
え、図５のように、ＣＰＵ５６からの通常のアクセスの
場合は、アドレス信号の上位アドレスの内容に従い、メ
モリ５１あるいはメモリ５２の何れかをセレクトする。
一方、高速メモリクリアおよびテストの場合には、メモ
リ５１およびメモリ５２の両方とも同時にセレクトさ
れ、クリアデータがパリティメモリ＆制御に書き込まれ
る。その直後、ダミーリードを行い、パリティチェック
によるメモリテストを行う。その結果、正常であれば、
ＤＴＡＣＫを、異常であれば、ＢＥＲＲをそれぞれアサ
ートする。
いて述べる。図４は、本発明の第３の実施例におけるメ
モリテスト回路の構成図、図５は図４のメモリテスト回
路で用いる信号のシーケンス図である。図４において、
４９はシステムバス、５０はバスインタフェース（Ｉ／
Ｆ）、５１，５２はメモリ、５３，５４はパリティメモ
リ＆制御、５５は制御部、５６はＣＰＵである。本実施
例では、２個のメモリブロック（点線で囲む部分）を備
え、図５のように、ＣＰＵ５６からの通常のアクセスの
場合は、アドレス信号の上位アドレスの内容に従い、メ
モリ５１あるいはメモリ５２の何れかをセレクトする。
一方、高速メモリクリアおよびテストの場合には、メモ
リ５１およびメモリ５２の両方とも同時にセレクトさ
れ、クリアデータがパリティメモリ＆制御に書き込まれ
る。その直後、ダミーリードを行い、パリティチェック
によるメモリテストを行う。その結果、正常であれば、
ＤＴＡＣＫを、異常であれば、ＢＥＲＲをそれぞれアサ
ートする。
【０００９】次に、上記のメモリテスト回路を利用して
ファクスサーバを構成する場合について述べる。図６
は、本発明の第４の実施例におけるファクスサーバの構
成図である。図６において、６１はパリティメモリ（Ｐ
ＭＥＭ2）６３にアクセスしてメモリテストを行う１６
ビット幅のシステム制御部（ＳＹＳ2）、６２は６４ビ
ット幅のアプリケーションプロセッサ（ＡＰ）、６３は
６４ビット構成で、ＡＰ６２等からアクセスされるパリ
ティメモリ、６４はＩ／Ｏプロセッサ（ＩＯＰ2）、６
５は３２ビット幅のファイルプロセッサ（ＦＰ）、６６
はエクステーションメモリ（ＭＸ2）、６７はハードデ
ィスク制御用のＥＳＤＩ(Enhanced Small Device Inter
face)、６８はコンビネーション制御部（ＣＯＭＢ
Ｏ）、６９は網制御部（ＣＣＵ1）、７０はノイズフィ
ルタ、７１は電源部、７２は操作盤、７３はファクシミ
リ制御部（ＦＣＵ2）、７４はＩＳＤＮ通信制御部（Ｉ
ＣＣＵ1）である。本実施例では、ＳＹＳ2６１、ＡＰ６
２、ＦＰ６５がＰＭＥＭ2６３にアクセスする。そし
て、本装置を立ち上げる際（電源ＯＮあるいはリセッ
ト）、メモリクリアはＳＹＳ2６１（アクセス幅は１６
ビット）により行なわれるが、図４に示したメモリブロ
ックを利用することにより、６４ビット幅でクリアでき
る。本実施例によれば、大巾に初期化時間を短縮でき
る。
ファクスサーバを構成する場合について述べる。図６
は、本発明の第４の実施例におけるファクスサーバの構
成図である。図６において、６１はパリティメモリ（Ｐ
ＭＥＭ2）６３にアクセスしてメモリテストを行う１６
ビット幅のシステム制御部（ＳＹＳ2）、６２は６４ビ
ット幅のアプリケーションプロセッサ（ＡＰ）、６３は
６４ビット構成で、ＡＰ６２等からアクセスされるパリ
ティメモリ、６４はＩ／Ｏプロセッサ（ＩＯＰ2）、６
５は３２ビット幅のファイルプロセッサ（ＦＰ）、６６
はエクステーションメモリ（ＭＸ2）、６７はハードデ
ィスク制御用のＥＳＤＩ(Enhanced Small Device Inter
face)、６８はコンビネーション制御部（ＣＯＭＢ
Ｏ）、６９は網制御部（ＣＣＵ1）、７０はノイズフィ
ルタ、７１は電源部、７２は操作盤、７３はファクシミ
リ制御部（ＦＣＵ2）、７４はＩＳＤＮ通信制御部（Ｉ
ＣＣＵ1）である。本実施例では、ＳＹＳ2６１、ＡＰ６
２、ＦＰ６５がＰＭＥＭ2６３にアクセスする。そし
て、本装置を立ち上げる際（電源ＯＮあるいはリセッ
ト）、メモリクリアはＳＹＳ2６１（アクセス幅は１６
ビット）により行なわれるが、図４に示したメモリブロ
ックを利用することにより、６４ビット幅でクリアでき
る。本実施例によれば、大巾に初期化時間を短縮でき
る。
【００１０】
【発明の効果】本発明によれば、単位メモリをクリアす
る動作時間で全ブロックのメモリ内容をクリアすること
ができ、かつ、パリティチェックによるメモリテストを
行うことができるので、少い構成部品でメモリクリア時
間を大幅に短縮するとともに、メモリのデータに対する
信頼性向上に役立つ。さらに、アクセス幅のｎ倍のデー
タアクセス幅を一括してパリティチェックできるので、
少い構成部品でメモリクリア時間の大幅な短縮し、メモ
リのデータに対する信頼性を向上させるとともに、パリ
ティチェック時間の短縮をはかることができる。また、
本発明をファクスサーバに利用することにより、立ち上
がり時間の大幅な短縮、メモリデータの信頼性向上を実
現して、操作性および信頼性のより高いネットワークシ
ステムを構築することが可能である。
る動作時間で全ブロックのメモリ内容をクリアすること
ができ、かつ、パリティチェックによるメモリテストを
行うことができるので、少い構成部品でメモリクリア時
間を大幅に短縮するとともに、メモリのデータに対する
信頼性向上に役立つ。さらに、アクセス幅のｎ倍のデー
タアクセス幅を一括してパリティチェックできるので、
少い構成部品でメモリクリア時間の大幅な短縮し、メモ
リのデータに対する信頼性を向上させるとともに、パリ
ティチェック時間の短縮をはかることができる。また、
本発明をファクスサーバに利用することにより、立ち上
がり時間の大幅な短縮、メモリデータの信頼性向上を実
現して、操作性および信頼性のより高いネットワークシ
ステムを構築することが可能である。
【００１１】
【図１】本発明の第１の実施例におけるメモリテスト回
路の構成図である。
路の構成図である。
【図２】本発明の第１の実施例におけるメモリテスト回
路で用いる信号のシーケンス図である。
路で用いる信号のシーケンス図である。
【図３】本発明の第２の実施例におけるパリティメモリ
＆制御の構成図である。
＆制御の構成図である。
【図４】本発明の第３の実施例におけるメモリテスト回
路の構成図である。
路の構成図である。
【図５】図４のメモリテスト回路で用いる信号のシーケ
ンス図である。
ンス図である。
【図６】本発明の第４の実施例におけるファクスサーバ
の構成図である。
の構成図である。
１１ メモリ素子 １２ バッファ １３ パリティメモリ＆制御 １４ バスインタフェース １５ 制御部 １６ バッファ １７ メモリ素子 １８ パリティメモリ＆制御 １９ バッファ ２０ メモリ素子 ２１ パリティメモリ＆制御 ２２ バッファ ２３ メモリ素子 ２４ パリティメモリ＆制御 ３１ パリティデータ生成部 ３２ パリティデータ生成部 ３３ パリティデータ生成部 ３４ パリティデータ生成部 ３５ パリティデータ生成部 ３６ パリティデータ生成部 ３７ パリティデータ生成部 ３８ パリティデータ生成部 ３９ メモリ部（パリティＲＡＭ） ４０ メモリ部（パリティＲＡＭ） ３１ メモリ部（パリティＲＡＭ） ４２ メモリ部（パリティＲＡＭ） ４３ メモリ部（パリティＲＡＭ） ４４ メモリ部（パリティＲＡＭ） ４５ メモリ部（パリティＲＡＭ） ４６ メモリ部（パリティＲＡＭ） ４７ 論理ゲート ４８ ＤＴＡＣＫ／ＢＥＲＲ生成部 ４９ システムバス ５０ バスインタフェース ５１ メモリ ５２ メモリ ５３ パリティメモリ＆制御 ５４ パリティメモリ＆制御 ５５ 制御部 ５６ ＣＰＵ ６１ システム制御部 ６２ アプリケーションプロセッサ ６３ パリティメモリ ６４ Ｉ／Ｏプロセッサ ６５ ファイルプロセッサ ６６ エクステーションメモリ ６７ ＥＳＤＩ ６８ コンビネーション制御部 ６９ 網制御部 ７０ ノイズフィルタ ７１ 電源部 ７２ 操作盤 ７３ ファクシミリ制御部 ７４ ＩＳＤＮ通信制御部
Claims (3)
- 【請求項１】 メモリ回路において、データの書き込み
／読み出しを行うための複数のメモリ素子と、入力アド
レスに従い、各該メモリ素子に対応するメモリ素子選択
信号を出力するアドレスデコード回路と、該入力アドレ
スに依存せず、任意複数のメモリ素子選択信号を出力す
るアドレスデコード回路と、該メモリ素子のデータのパ
リティチェックを含む誤り検出を行う回路とを備えたこ
とを特徴とするメモリ回路。 - 【請求項２】 メモリ回路において、ＣＰＵを含むプロ
セッサのアクセス幅のｎ倍（ｎ：整数）のデータアクセ
ス幅で構成された複数のメモリ素子と、該アクセス幅の
ｎ倍で該メモリ素子から読み出されるデータに対して、
パリティチェックを含む誤り検出を行う回路と、入力ア
ドレスに従い、メモリ素子に対応するメモリ素子選択信
号を出力するアドレスデコード回路と、該入力アドレス
に依存せず、任意複数のメモリ素子選択信号を出力する
アドレスデコード回路とを備えたことを特徴とするメモ
リ回路。 - 【請求項３】 請求項２記載のメモリ回路と、該メモリ
回路をアクセスするアプリケーションプロセッサとを備
えたことを特徴とするファクスサーバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231594A JPH0573438A (ja) | 1991-09-11 | 1991-09-11 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231594A JPH0573438A (ja) | 1991-09-11 | 1991-09-11 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573438A true JPH0573438A (ja) | 1993-03-26 |
Family
ID=16925968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231594A Pending JPH0573438A (ja) | 1991-09-11 | 1991-09-11 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573438A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008100495A1 (en) * | 2007-02-13 | 2008-08-21 | Gainspan Corporation | Method and system of fast clearing of memory using a built-in self-test circuit |
| JP2009170081A (ja) * | 2008-01-11 | 2009-07-30 | Arm Ltd | メモリ・デバイス内のメモリ・セルの安定性をテストするためのデータ処理装置および方法 |
-
1991
- 1991-09-11 JP JP3231594A patent/JPH0573438A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008100495A1 (en) * | 2007-02-13 | 2008-08-21 | Gainspan Corporation | Method and system of fast clearing of memory using a built-in self-test circuit |
| JP2009170081A (ja) * | 2008-01-11 | 2009-07-30 | Arm Ltd | メモリ・デバイス内のメモリ・セルの安定性をテストするためのデータ処理装置および方法 |
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