JPH0520210A

JPH0520210A - メモリモジユール

Info

Publication number: JPH0520210A
Application number: JP19872991A
Authority: JP
Inventors: Katsuhiko Nakazawa; 勝彦中沢
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-07-12
Filing date: 1991-07-12
Publication date: 1993-01-29

Abstract

(57)【要約】【目的】メモリモジュールにおいて、ＲＯＭチップ内
のデータの変更を容易に、かつ、低コストにて行う。【構成】メモリモジュールは、複数のＲＯＭチップ１
１〜１ｎと、ＰＲＯＭ製のサブメモリ１０１〜１０ｍ
と、を有する。ＲＯＭチップ１１〜１ｎにおける修正を
要するアドレスデータを比較器７１〜７ｍに書き込み、
かつ、その修正データをサブメモリ１０１〜１０ｍに書
き込んでおく。比較器７１〜７ｍはこれらのアドレスデ
ータと入力されたアドレスデータとの比較する。一致し
ている場合は、該当するサブメモリ１０１〜１０ｍを活
性化し、その修正データが出力バッファ６を介してデー
タバス４に出力される。不一致の場合は、対応するＲＯ
Ｍチップ１１〜１ｍが活性化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリモジュール、詳し
くは読み出し専用メモリＩＣ（ＲＯＭ）を有するメモリ
モジュールに関する。

【０００２】

【従来の技術】従来のメモリモジュールを図４を参照し
ながら説明する。

【０００３】図４は、従来のメモリモジュールのブロッ
ク図である。従来のメモリモジュールは、例えば、モジ
ュール基板（図示されていない）上に、ｎ個のＲＯＭチ
ップ１１、１２、・・・、１ｎと、デコーダ２とを有し
て構成されていた。

【０００４】ＲＯＭチップ１１、１２、・・・、１ｎは
マスクＲＯＭ等の読み出し専用メモリである。それぞれ
のＲＯＭチップ１１、１２、・・・、１ｎには、リード
ストローブ信号線３と、データバス４と、アドレスバス
５の上位ビットのアドレス線５Ｍとが接続されている。
一方、デコーダ２にはアドレスバス５の下位ビット５Ｌ
のアドレス線が接続されている。さらに、このデコーダ
２と前記ＲＯＭチップ１１、１２、・・・、１ｎとはチ
ップイネーブル線２１、２２、・・・、２ｎとを介して
互いに接続されている。

【０００５】アドレスバス５の上位ビットのアドレスデ
ータがデコーダ２に入力されると、この上位ビットのア
ドレスデータがデコードされる。すると、チップイネー
ブル線２１〜２ｎのいずれかが活性化し、このチップイ
ネーブル線に接続されたＲＯＭチップもまた活性化す
る。したがって、いずれかのＲＯＭチップが活性化し、
このＲＯＭチップに入力された上位アドレスデータにて
指定されたメモリセルがアクセスされる。このメモリセ
ルに書き込まれたデータはデータバス４に出力される。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
メモリモジュールにおいては、ＲＯＭチップ１１、１
２、・・・、１ｎ内のデータに誤り等が発見され、これ
らのＲＯＭチップ内のデータを変更する必要が生じた場
合には、該ＲＯＭチップを交換しなければならない。こ
の場合、ＲＯＭチップ１１、１２、・・・、１ｎはモジ
ュール基板に高密度実装されているため、ＲＯＭチップ
１１、１２、・・・、１ｎの交換は極めて困難である。
一方、メモリモジュール全体を交換すればＲＯＭチップ
内のデータの変更は容易であるが、コスト高となる。

【０００７】

【発明の目的】そこで、本発明は、ＲＯＭチップ内のデ
ータの変更を容易、かつ、低コストにて行うことのでき
るメモリモジュールを提供することを、その目的として
いる。

【０００８】

【課題を解決するための手段】請求項１に記載の発明に
係るメモリモジュールは、入力されたアドレスデータに
対応してデータを出力する複数の読み出し専用メモリＩ
Ｃと、前記入力されたアドレスデータに対応して前記複
数の読み出し専用メモリＩＣのいずれかを活性化させる
アドレスデコーダと、を有するメモリモジュールにおい
て、読み書き可能なメモリセルを有する補償用メモリＩ
Ｃと、所定のアドレスデータが書き込まれたアドレスデ
ータ保持回路と、前記アドレスデータ保持回路に保持さ
れたアドレスデータと前記アドレスデータとの比較結果
に従い、前記補償用メモリＩＣを活性化させるとともに
前記読み出し専用メモリＩＣを非活性化させる比較器
と、を備えている。

【０００９】

【作用】請求項１記載の発明に係るメモリモジュール
は、アドレスデータ保持回路には読み出し専用メモリＩ
Ｃ内の変更を必要とするアドレスデータが保持されてい
る。比較器は、アドレスデータ保持回路に保持されたア
ドレスデータと入力されたアドレスデータとを比較す
る。比較の結果、前記２種類のアドレスデータが一致し
ていなければ、補償用メモリＩＣを非活性化し、読み出
し専用メモリＩＣを活性化させる。アドレスデコーダは
入力されたアドレスデータをデコードして、いずれかの
読み出し専用メモリを活性化させる。活性化された読み
出し専用メモリＩＣは、入力されたアドレスデータにし
たがいデータを出力する。一方、比較器による前記２種
類のアドレスデータが一致する場合には、補償用メモリ
ＩＣを活性化し、読み出し専用メモリＩＣを非活性化さ
せる。よって、補償用メモリＩＣ内のデータが出力され
る。

【００１０】

【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。

【００１１】図１は、本発明の第１実施例に係るメモリ
モジュールを示すブロック図である。

【００１２】図１の実施例に係るメモリモジュールは、
Ｎ個のＲＯＭチップ１１〜１ｎと、記憶回路１を含んで
構成されている。

【００１３】ＲＯＭチップ１１〜１ｎはマスクＲＯＭ等
の読み出し専用メモリＩＣである。また、記憶回路１は
デコーダ２と、ｍ個の比較器７１〜７ｍと、Ｍ個のサブ
メモリＩＣ１０１〜１０ｍと、出力バッファ６と、ＯＲ
ゲート９と、を有している。

【００１４】それぞれのＲＯＭチップ１１〜１ｎのアウ
トプットイネーブル端子には、リードストローブ信号線
３が接続されている。同様に、データ出力端子にはデー
タバス４が、アドレス入力端子にはアドレスバス５の上
位ビットのアドレス線５が、それぞれ接続されている。

【００１５】記憶回路１のデコーダ２にはアドレスバス
５の下位ビットのアドレス線が接続されている。さら
に、このデコーダ２と前記ＲＯＭチップ１１〜１ｎとは
チップイネーブル線２１〜２ｎとを介して互いに接続さ
れている。

【００１６】それぞれの比較器７１〜７ｍには、アドレ
スバス５の全てのアドレス線が接続されており、出力端
子にはチップイネーブル線８１〜８ｍがそれぞれ接続さ
れている。これらのチップイネーブル線８１〜８ｍはサ
ブメモリ１０１〜１０ｍのチップイネーブル端子ＣＥ１
０１〜ＣＥ１０ｍに接続されている。

【００１７】サブメモリ１０１〜１０ｍのそれぞれのア
ドレス入力端子Ａ１０１〜Ａ１０ｍにはアドレスバス５
の全てのアドレス線が接続されており、データ入出力端
子Ｄ１０１〜１０ｍは出力バッファ６の入力端子に接続
されている。この出力バッファ６の出力端子はデータバ
ス４に接続されている。またこの出力バッファのアウト
プットイネーブル端子ＯＥ６にはリードストローブ信号
線３が接続されている。

【００１８】一方、ＯＲゲート９の入力端子にはチップ
イネーブル線８１〜８ｍが接続されており、この出力端
子にはイネーブル線９Ｅが接続されている。このイネー
ブル線９Ｅは、デコーダ２のイネーブル端子ＥＮ２と、
出力バッファ６のイネーブル端子ＥＮ６とに接続されて
いる。

【００１９】以上の構成を有するメモリモジュールにお
いて、ＲＯＭチップ１１〜１ｎ内のデータの一部を修正
する必要が生じたとする。この場合、修正を要するアド
レスデータを比較器７１〜７ｍ内のＰＲＯＭ（書き込み
可能なＲＯＭ）等にて構成されたアドレスレジスタに順
次、書き込む。それぞれの比較器７１〜７ｍには連続し
た複数のアドレスデータ（例えば１０００ｈから１００
Ｆｈ）を書き込むことができる。

【００２０】次に、修正後の正しいデータ、すなわち、
比較器７１〜７ｍに書き込まれたそれぞれのアドレスに
おけるデータが、サブメモリ１０１〜１０ｍに書き込ま
れる。例えば、サブメモリ１０１には１０００ｈ〜１０
０Ｆｈのアドレスにおける修正後の正しいデータが書き
込まれる。なお、サブメモリ１０１〜１０ｍはＰＲＯＭ
等にて構成されているため、サブメモリ１０１〜１０ｍ
がメモリモジュールに組み込まれた後に、前記のデータ
書き込み作業を行うことができる。

【００２１】このようにして、サブメモリ１０１〜１０
ｍに修正後の正しいデータが書き込まれたメモリモジュ
ールは、通常の動作においては以下に示される動作を行
う。

【００２２】すなわち、アドレスバス５にアドレスデー
タが入力されると、比較器７１〜７ｍにも該アドレスデ
ータが入力される。それぞれの比較器７１〜７ｍは該入
力されたアドレスデータと、予め比較器７１〜７ｍに書
き込まれた前記アドレスデータとを比較する。例えば、
１００Ａｈのアドレスデータが比較器７１に入力される
と、このアドレスデータ（１００Ａｈ）と、比較器７１
〜７ｍに予め書き込まれたアドレスデータ（１０００ｈ
〜１００Ｆｈ）とを比較する。１００Ａｈのアドレスデ
ータは１０００ｈ〜１００Ｆｈのアドレスデータに含ま
れている。よって、比較器７１は、比較器７１に接続さ
れたチップイネーブル線８１をハイレベルにする。

【００２３】チップイネーブル線８１がハイレベルにな
ると、このチップイネーブル線８１に接続されたこのサ
ブメモリ１０１が活性化する。サブメモリ１０１が活性
化すると、サブメモリ１０１に入力されたアドレスデー
タ（１００Ａｈ）に対応したデータがデータ出力端子Ｄ
１０１に出力される。データ出力端子から出力されたデ
ータは出力バッファ６の入力端子に入力される。

【００２４】一方、チップイネーブル信号線８１〜８ｍ
の信号のいずれかが、ハイレベルとなると、ＯＲゲート
９の出力端子に接続されたイネーブル線９Ｅの信号もま
たハイレベルとなる。イネーブル線９Ｅの信号が活性化
すると、デコーダ２は非活性化し、出力バッファ６は活
性化する。デコーダ２が非活性化すると、チップイネー
ブル線２１〜２ｎにおける全ての信号がハイレベルとな
り、ＲＯＭチップ１１〜１ｎは非活性化する。よって、
ＲＯＭチップ１１〜１ｎのデータ出力端子Ｄ１０１〜Ｄ
１０ｎはハイインピーダンス状態となる。ここでアウト
プットイネーブル端子ＯＥ６における信号がロウレベル
になると、出力バッファ６のデータ入力端子に印加され
たデータが、出力端子に出力される。よって、サブメモ
リ１０１〜１０ｍ内のデータがデータバス４に出力され
る。

【００２５】次に、アドレスバス５に他のアドレスデー
タ（例えば２０００ｈ）が入力されたとする。このアド
レスデータ（２０００ｈ）が、比較器７１〜７ｍに予め
書き込まれたアドレスデータ（１０００ｈ〜１００Ｆ
ｈ）に含まれていない場合には、チップイネーブル信号
線８１〜８ｍの信号はロウレベルとなる。すると、サブ
メモリ１０１〜１０ｍは全て非活性化する。ＯＲゲート
９もまた非活性化するので、ＯＲゲート９の出力端子に
接続されたイネーブル線９Ｅの信号はロウレベルとな
る。イネーブル線９Ｅの出力がロウレベルとなると、出
力バッファ６は非活性化し、デコーダ２は活性化する。
アドレスバス５の上位ビットのアドレスデータがデコー
ダ２に入力されると、この上位ビットのアドレスデータ
がデコードされる。すると、いずれかのチップイネーブ
ル線が活性化し、このチップイネーブル線に接続された
ＲＯＭチップもまた活性化する。したがって、いずれか
のＲＯＭチップが活性化すると、このＲＯＭチップに入
力された上位アドレスデータに対応したメモリセルがア
クセスされる。このメモリセルに書き込まれたデータは
データバス４に出力される。

【００２６】図２は本第１実施例に係るメモリモジュー
ルの比較器７１〜７ｍを示すブロック図である。

【００２７】それぞれの比較器７１〜７ｍは同様の構成
を有しているため、比較器７１を例に説明する。比較器
７１はアドレスデータレジスタ７１１、７１２と、マグ
ニチュードコンパレータ７１３、７１４と、ＡＮＤゲー
ト７１５と、を有して構成されている。

【００２８】２個のアドレスデータレジスタ７１１、７
１２はＰＲＯＭ等よりなり、アドレスデータが書き込ま
れている。すなわち、連続したアドレスデータのうち、
最大値のアドレスデータがアドレスデータレジスタ７１
１に書き込まれ、最小値のアドレスデータがアドレスデ
ータレジスタ７１２に書き込まれる。

【００２９】アドレスバス５を介して、アドレスデータ
がマグニチュードコンパレータ７１３、７１４に入力さ
れる。マグニチュードコンパレータ７１３、７１４は、
入力されたアドレスデータとアドレスデータレジスタ７
１１、７１２に書き込まれたアドレスデータとの大小を
判断する。入力されたアドレスデータが、アドレスデー
タレジスタ７１１に書き込まれたアドレスデータよりも
小さい場合には、出力線７１３Ｃの信号はハイレベルと
なる。また。前記入力されたアドレスデータがアドレス
データレジスタ７１２に書き込まれたアドレスデータよ
りも大きい場合には、出力線７１４Ｃの信号はハイレベ
ルとなる、よって、ＡＮＤゲート７１５の出力信号はハ
イレベルとなる。すなわち、入力されたアドレスデータ
の値が、アドレスデータレジスタ７１１、７１２に書き
込まれた２個のアドレスデータの値の間にある場合に限
り、チップイネーブル信号線８１の信号がハイレベルと
なる。

【００３０】図３は本発明の第２実施例に係るメモリモ
ジュールの比較器７００を示すブロック図である。

【００３１】第２実施例に係るメモリモジュールは、第
１実施例に係るメモリモジュールの比較器７１〜７ｍを
比較器７００にて置き換えた点を除いて同一の構成とな
っている。よって、比較器７００を中心に説明する。

【００３２】比較器７００はＰＬＡ（Ｐｌｏｇｒａｍｍ
ｍａｂｌｅＬｏｇｉｃＡｒｒａｙ）にて構成されてお
り、Ｋ個のインバータＩ１〜Ｉｋと、ｍ個のＡＮＤゲー
トＡ８１〜Ａ８ｍとを有している。

【００３３】アドレスバス５のＫ個のアドレス線はそれ
ぞれインバータＩ１〜Ｉｋの入力端子に接続されてい
る。正相のアドレス線１Ａ〜ｋＡと、逆相のアドレス線
１Ｂ〜ｋＢとが、比較器７００内に配設されている。Ａ
ＮＤゲートＡ８１〜Ａ８ｍはそれぞれＫ個の入力端子を
有しており、これらの入力端子には、入力線８１１〜８
１ｋ、８２１〜８２ｋ，・・・、８ｍ１〜８ｍｋが前記
アドレス線１Ａ〜１ｋ、１Ｂ〜１ｋに直交するように配
設されている。

【００３４】互いに直交して配設されたアドレス線１Ａ
〜１ｋ、１Ｂ〜１ｋと入力線８１１〜８１ｋとは、修正
を要するアドレスデータに基づいて所定の交差箇所を接
合する。アドレスバスにこの修正を要するアドレスデー
タが入力されると、ＡＮＤゲートＡ８１が活性化する。
ＲＯＭチップ１１〜１ｎ内の修正を要するアドレスデー
タが比較器７００に入力されると、チップイネーブル信
号線８１〜８ｍのいずれかの信号がハイレベルとなる。
よって、このチップイネーブル信号が接続されたサブメ
モリは活性化する。

【００３５】本第２実施例に係るメモリモジュールの比
較器７００はＰＬＡにて構成されている。このため、比
較器７００は、前記第１実施例に係るメモリモジュール
の比較器７１〜７ｍと比較して、回路の簡略化、およ
び、信号の遅延時間の低減を実現できるという特徴があ
る。

【００３６】

【発明の効果】以上説明してきたように、本発明によれ
ば、メモリモジュールにおいて、ＲＯＭチップ内のデー
タの変更を容易に、かつ、低コストにて行うことができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るメモリモジュールを
示すブロック図である。

【図２】本発明の第２実施例に係るメモリモジュールの
比較器を示すブロック図である。

【図３】本発明の第２実施例に係るメモリモジュールの
比較器を示すブロック図である。

【図４】従来のメモリモジュールのブロック図である。

【符号の説明】

２デコーダ（デコーダ、比較器）９ＯＲゲート（比較器）１１〜１ｎＲＯＭチップ（読み出し専用メモリＩ
Ｃ）１０１〜１０ｍサブメモリ（補償用メモリＩＣ）７１〜７ｍ比較器（比較器）７００比較器（比較器、アドレスデータ保持
回路）７１１、７１２アドレスデータレジスタ（アドレスデ
ータ保持回路）７１３、７１４マグニチュードコンパレータ（比較
器）

Claims

【特許請求の範囲】【請求項１】入力されたアドレスデータに対応してデ
ータを出力する複数の読み出し専用メモリＩＣと、前記入力されたアドレスデータに対応して前記複数の読
み出し専用メモリＩＣのいずれかを活性化させるアドレ
スデコーダと、を有するメモリモジュールにおいて、読み書き可能なメモリセルを有する補償用メモリＩＣ
と、所定のアドレスデータが書き込まれたアドレスデータ保
持回路と、前記アドレスデータ保持回路に保持されたアドレスデー
タと前記アドレスデータとの比較結果に従い、前記補償
用メモリＩＣを活性化させるとともに前記読み出し専用
メモリＩＣを非活性化させる比較器と、を備えたことを
特徴とするメモリモジュール。