JPS6230663B2 - - Google Patents
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- Publication number
- JPS6230663B2 JPS6230663B2 JP57052062A JP5206282A JPS6230663B2 JP S6230663 B2 JPS6230663 B2 JP S6230663B2 JP 57052062 A JP57052062 A JP 57052062A JP 5206282 A JP5206282 A JP 5206282A JP S6230663 B2 JPS6230663 B2 JP S6230663B2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- bit
- memory device
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は比較的小容量のメモリにパリテイビツ
ト用のメモリを付設した場合、パリテイ用のメモ
リとパリテイチエツク回路との結合のための周辺
回路を簡単化した新規な構成に関するものであ
る。
ト用のメモリを付設した場合、パリテイ用のメモ
リとパリテイチエツク回路との結合のための周辺
回路を簡単化した新規な構成に関するものであ
る。
(2) 技術の背景
表示装置等において、種々の命令情報を記憶さ
せた読出し専用メモリ（ROM）が使用される。
そして信頼性向上のためにパリテイビツト情報を
記憶させた別のROMが付設される。一般に市販
されているROMは８ビツト出力すなわち１バイ
ト出力であるため、例えば１ビツトよりなるバリ
テイビツト情報を記憶させる場合出力端の使い方
によつて種々の弊害を来たす。
せた読出し専用メモリ（ROM）が使用される。
そして信頼性向上のためにパリテイビツト情報を
記憶させた別のROMが付設される。一般に市販
されているROMは８ビツト出力すなわち１バイ
ト出力であるため、例えば１ビツトよりなるバリ
テイビツト情報を記憶させる場合出力端の使い方
によつて種々の弊害を来たす。
(3) 従来技術と問題点
第１図は従来のパリテイチエツク付記憶装置の
ブロツク図で、本例では、Ｍ×Ｎビツト容量のリ
アルメモリ装置１として2Kbit×８のROMを２個
使用し、Ｋ×Ｌビツト容量のパリテイメモリ装置
２として2Kbit×８のROMを１個使用している。
すなわちＭ×Ｎ＝（2Kbit×８）×２＝4Kbit×８
で、Ｋ×Ｌ＝2Kbit×８である。リアルメモリ１
の出力O0〜O7の８ビツトはパリテイメモリ２の
８ビツトの出力O0〜O7のうち１ビツトと共にパ
リテイチエツク回路に入力され、そこでパリテイ
チエツクが行なわれる。
ブロツク図で、本例では、Ｍ×Ｎビツト容量のリ
アルメモリ装置１として2Kbit×８のROMを２個
使用し、Ｋ×Ｌビツト容量のパリテイメモリ装置
２として2Kbit×８のROMを１個使用している。
すなわちＭ×Ｎ＝（2Kbit×８）×２＝4Kbit×８
で、Ｋ×Ｌ＝2Kbit×８である。リアルメモリ１
の出力O0〜O7の８ビツトはパリテイメモリ２の
８ビツトの出力O0〜O7のうち１ビツトと共にパ
リテイチエツク回路に入力され、そこでパリテイ
チエツクが行なわれる。
パリテイメモリ２は、リアルメモリ１の容量が
さらに増えて、例えば16Kbyteになつても十分対
応できるよう８ビツト出力全てを利用することが
できるように構成されている。すなわちパリテイ
メモリ２へのアドレス信号には、リアルメモリの
アドレス信号A0〜A11のうち上位３ビツトを除い
たA3〜A11を使用することで、８個のパリテイビ
ツトが一度に出力O0〜O7に出力されるようにし
ている。そしてそのうちの１出力を選択するため
にデコーダ４にてアドレスA0〜A2をデコード
し、NANDゲート５及びNORゲート６にて選択
し、所望の１ビツトだけパリテイチエツク回路に
入力している。ところがリアルメモリの容量が比
較的小容量に限定される場合、パリテイメモリ２
では全ての容量を使用することはなく、未使用の
空間ができてしまう。それを第２図に示す。
さらに増えて、例えば16Kbyteになつても十分対
応できるよう８ビツト出力全てを利用することが
できるように構成されている。すなわちパリテイ
メモリ２へのアドレス信号には、リアルメモリの
アドレス信号A0〜A11のうち上位３ビツトを除い
たA3〜A11を使用することで、８個のパリテイビ
ツトが一度に出力O0〜O7に出力されるようにし
ている。そしてそのうちの１出力を選択するため
にデコーダ４にてアドレスA0〜A2をデコード
し、NANDゲート５及びNORゲート６にて選択
し、所望の１ビツトだけパリテイチエツク回路に
入力している。ところがリアルメモリの容量が比
較的小容量に限定される場合、パリテイメモリ２
では全ての容量を使用することはなく、未使用の
空間ができてしまう。それを第２図に示す。
第２図では、アドレス入力により指定されるメ
モリのアドレス０〜2047と、その各アドレスに対
して出力O0〜O7に表われるパリテイビツトの対
応リアルメモリのアドレス０〜4095を示してい
る。なたちA3〜A11が（Ｏ、Ｏ、……Ｏ）の場
合、パリテイメモリの出力O0〜O7にはリアルメ
モリ０〜７番地の各バイト単位の出力に対応する
パリテイビツトが同時に出力される。そしてその
８個のうちデコーダ４により決定されるいずれか
１個が選ばれることになるＫ×Ｌ＞Ｍであるた
め、第２図に示すようにパリテイメモリ２のアド
レス０〜511番地までしか使用されず、512〜2047
番地は未使用の空間になつている。
モリのアドレス０〜2047と、その各アドレスに対
して出力O0〜O7に表われるパリテイビツトの対
応リアルメモリのアドレス０〜4095を示してい
る。なたちA3〜A11が（Ｏ、Ｏ、……Ｏ）の場
合、パリテイメモリの出力O0〜O7にはリアルメ
モリ０〜７番地の各バイト単位の出力に対応する
パリテイビツトが同時に出力される。そしてその
８個のうちデコーダ４により決定されるいずれか
１個が選ばれることになるＫ×Ｌ＞Ｍであるた
め、第２図に示すようにパリテイメモリ２のアド
レス０〜511番地までしか使用されず、512〜2047
番地は未使用の空間になつている。
すなわちリアルメモリが小容量に限定される場
合は、パリテイメモリの領域は余りが生じ、汎用
性のために全出力O0〜O7に対してNANDゲート
６を設けたのが無駄になつてしまう。
合は、パリテイメモリの領域は余りが生じ、汎用
性のために全出力O0〜O7に対してNANDゲート
６を設けたのが無駄になつてしまう。
４ 発明の目的
本発明はパリテイメモリ２とパリテイチエツク
回路３との接続部分を簡単化することを目的とす
る。
回路３との接続部分を簡単化することを目的とす
る。
(5) 発明の構成
本発明のパリテイチエツク付記憶装置は、所定
の情報を記憶しＮビツト出力でＭ×Ｎビツト容量
のリアルメモリ装置と、該Ｎビツト出力毎に割当
てられるパリテイビツト情報を記憶しＬビツト
（Ｌは複数）出力でＫ×Ｌビツト（且しＫ×Ｌ＞
Ｍ）容量のパリテイメモリ装置と、該リアルメモ
リ装置のＮビツト出力と該パリテイメモリ装置の
出力とを入力するパリテイチエツク回路とを具備
し、該リアルメモリ装置のアドレス入力Ao〜Am
（２m+1Ｍ）の上位ビツト又は全ビツトを該パリテ
イメモリ装置のアドレス入力として使用し、該パ
リテイメモリ装置の出力のＩビツト（Ｉ＜Ｌ）を
ゲートを介して該パリテイチエツク回路に入力
し、該パリテイメモリ装置の使用出力端子数Ｉを
全出力端子数Ｌより小としたことを特徴とする。
の情報を記憶しＮビツト出力でＭ×Ｎビツト容量
のリアルメモリ装置と、該Ｎビツト出力毎に割当
てられるパリテイビツト情報を記憶しＬビツト
（Ｌは複数）出力でＫ×Ｌビツト（且しＫ×Ｌ＞
Ｍ）容量のパリテイメモリ装置と、該リアルメモ
リ装置のＮビツト出力と該パリテイメモリ装置の
出力とを入力するパリテイチエツク回路とを具備
し、該リアルメモリ装置のアドレス入力Ao〜Am
（２m+1Ｍ）の上位ビツト又は全ビツトを該パリテ
イメモリ装置のアドレス入力として使用し、該パ
リテイメモリ装置の出力のＩビツト（Ｉ＜Ｌ）を
ゲートを介して該パリテイチエツク回路に入力
し、該パリテイメモリ装置の使用出力端子数Ｉを
全出力端子数Ｌより小としたことを特徴とする。
(6) 発明の実施例
第３図、第４図はそれぞれ従来例の第１図、第
２図に対応する図であり、本実施例ではリアルメ
モリ１、パリテイメモリ２の容量等は第１図、第
２図の場合と全く同一である。
２図に対応する図であり、本実施例ではリアルメ
モリ１、パリテイメモリ２の容量等は第１図、第
２図の場合と全く同一である。
本実施例ではリアルメモリ１へのアドレス入力
A0〜A11のうちの上位ビツトA0〜A10をパリテイ
メモリ２のアドレス入力として使用し、パリテイ
メモリ２の出力端子はO0〜O1の２ビツトのみを
使用すれば足りるよう構成している。そして２ビ
ツトの出力O0〜O1のうちいずれかを選択するの
は２個のNANDゲート５と２入力のNORゲート
６とで行ない、そこにはアドレス信号A11を利用
している。
A0〜A11のうちの上位ビツトA0〜A10をパリテイ
メモリ２のアドレス入力として使用し、パリテイ
メモリ２の出力端子はO0〜O1の２ビツトのみを
使用すれば足りるよう構成している。そして２ビ
ツトの出力O0〜O1のうちいずれかを選択するの
は２個のNANDゲート５と２入力のNORゲート
６とで行ない、そこにはアドレス信号A11を利用
している。
第４図にパリテイメモリ内の空間の利用状況を
示す。アドレス入力にリアルメモリのアドレスの
上位ビツトを利用したために、パリテイメモリの
アドレス０〜2047全てが使用され、使用される出
力端子はO0〜O1のみとなつている。
示す。アドレス入力にリアルメモリのアドレスの
上位ビツトを利用したために、パリテイメモリの
アドレス０〜2047全てが使用され、使用される出
力端子はO0〜O1のみとなつている。
この様にリアルメモリ（Ｍ×Ｎ）に対しパリテ
イメモリ（Ｋ×Ｌ）の容量が大きい場合、より具
体的にいうとＫ×Ｌ＞Ｍの場合、パリテイメモリ
の空間は未使用部分が生じるので、リアルメモリ
の容量が限定的に小容量で利用される場合は本発
明の如く、パリテイメモリ内での領域の使い方を
変えることで、周辺回路５，６を簡単化できるわ
けである。
イメモリ（Ｋ×Ｌ）の容量が大きい場合、より具
体的にいうとＫ×Ｌ＞Ｍの場合、パリテイメモリ
の空間は未使用部分が生じるので、リアルメモリ
の容量が限定的に小容量で利用される場合は本発
明の如く、パリテイメモリ内での領域の使い方を
変えることで、周辺回路５，６を簡単化できるわ
けである。
なお上記実施例では1byte（８ビツト出力）に
対してパリテイビツトが１ビツトの場合について
説明したが２ビツト又はそれ以上でも同様であ
る。
対してパリテイビツトが１ビツトの場合について
説明したが２ビツト又はそれ以上でも同様であ
る。
(7) 発明の効果
本発明によれば周辺回路を簡単化することがで
きる。
きる。
第１図は従来の記憶装置のブロツク図、第２図
は従来のパリテイメモリ装置の使用状況図、第３
図は本発明の一実施例の記憶装置のブロツク図、
第４図は同実施例のパリテイメモリ装置の使用状
況図である。 図中、１はリアルメモリ装置、２はパリテイメ
モリ装置、３はパリテイチエツク回路である。
は従来のパリテイメモリ装置の使用状況図、第３
図は本発明の一実施例の記憶装置のブロツク図、
第４図は同実施例のパリテイメモリ装置の使用状
況図である。 図中、１はリアルメモリ装置、２はパリテイメ
モリ装置、３はパリテイチエツク回路である。
Claims (1)
- 【特許請求の範囲】 １ 所定の情報を記憶しＮビツト出力でＭ×Ｎビ
ツト内容のリアルメモリ装置と、該Ｎビツト出力
ごとに割当てられるバリテイビツト情報を記憶し
Ｌビツト（Ｌは複数）出力でＫ×Ｌビツト（且し
Ｋ×Ｌ＞Ｍ）容量のパリテイメモリ装置と、該リ
アルメモリ装置のＮビツト出力と該パリテイメモ
リ装置の出力の１ビツトを選択するゲートを設
け、該ゲートの出力を入力するパリテイチエツク
回路とを具備し、 該リアルメモリ装置のアドレス入力の少なくと
も上位ビツトを該パリテイメモリ装置のアドレス
入力とし、該パリテイメモリ装置の有効な出力の
Ｉビツト（Ｉ＜Ｌ）のうち１ビツトを該ゲートに
より選択して該パリテイチエツク回路に入力し、
該パリテイメモリ装置の使用出力端子数Ｉを全出
力端子数Ｌより小としたことを特徴とするパリテ
イチエツク付記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052062A JPS58169399A (ja) | 1982-03-30 | 1982-03-30 | パリテイチエツク付記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052062A JPS58169399A (ja) | 1982-03-30 | 1982-03-30 | パリテイチエツク付記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169399A JPS58169399A (ja) | 1983-10-05 |
| JPS6230663B2 true JPS6230663B2 (ja) | 1987-07-03 |
Family
ID=12904321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052062A Granted JPS58169399A (ja) | 1982-03-30 | 1982-03-30 | パリテイチエツク付記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169399A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276650A (ja) * | 1986-05-26 | 1987-12-01 | Yokogawa Electric Corp | スタテツク・ランダム・アクセス・メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750395A (en) * | 1980-09-08 | 1982-03-24 | Toshiba Corp | Adding system of check bit |
-
1982
- 1982-03-30 JP JP57052062A patent/JPS58169399A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750395A (en) * | 1980-09-08 | 1982-03-24 | Toshiba Corp | Adding system of check bit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169399A (ja) | 1983-10-05 |
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