JPH0784937A - 周辺回路のマイクロプロセッサ接続回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は周辺回路のマイクロプロセッサ接続
回路に関し、周辺回路に対する動作指示のためのマイク
ロプロセッサのアクセス回数を最小限にし、専有するア
ドレス空間が少なくて済むことを目的とする。 【構成】 少なくとも２つのデータレジスタ２０，２１
は、マイクロプロセッサ１０とのデータの受授を行な
う。シフトレジスタ２２，２３は、上記マイクロプロセ
ッサ１０が出力する上記周辺回路１１に割り当てられた
アドレスをアドレスデコーダでデコードして得た制御信
号を供給され、少なくとも２アドレス分の制御信号をシ
フトして格納する。命令デコーダ２４は、上記シフトレ
ジスタに格納された制御信号から上記周辺回路に対する
命令をデコードする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は周辺回路のマイクロプロ
セッサ接続回路に関し、マイクロプロセッサと周辺回路
との接続を行なう回路に関する。

【０００２】

【従来の技術】従来、マイクロプロセッサから周辺回路
に動作を指示する方法として次の２つの方法がある。第
１の方法は、マイクロプロセッサからレジスタにパラメ
ータを設定した後、制御レジスタに命令を設定して周辺
回路の動作を指示する。第２の方法は、アドレス空間に
予め命令を割り当て、マイクロプロセッサより命令を割
り当てた特定のアドレスに値を書き込むことにより周辺
回路に指示する。

【０００３】

【発明が解決しようとする課題】第１の方法では例えば
２つの値を加算することを周辺回路に指示する場合、２
つ値夫々をレジスタに書き込んだ後、制御レジスタに加
算命令を書き込む。つまり、レジスタ及び制御レジスタ
を３回アクセスしなければならない。また、タイマ等の
周辺回路では動作が単純なため、制御レジスタの１回の
アクセスで書き込めるビット全てが動作指示に必要な
く、関係のないビットを書き換えないようなマスク動作
が必要となり、マイクロプロセッサのオーバーヘッドが
大きくなるという問題があった。

【０００４】第２の方法では、２つの値を加算すること
を周辺回路に指示する場合、１つ目の値をレジスタに書
き込み、２つ目の値を特定のアドレスのレジスタに書き
込む。これにより特定アドレスをアドレスデコーダでデ
コードして周辺回路に加算が指示され、２回のアクセス
で周辺回路に動作指示がなされる。しかし、周辺回路が
多機能であればあるほど専有するアドレス空間が広くな
り、周辺回路に割り当てることのできるアドレス空間の
大きさに制限のあるマイクロプロセッサでは周辺回路の
全ての機能を上記アドレス空間では割り当てることがで
きないという問題があった。

【０００５】本発明は上記の点に鑑みなされたもので、
周辺回路に対する動作指示のためのマイクロプロセッサ
のアクセス回数を最小限にし、専有するアドレス空間が
少なくて済む周辺回路のマイクロプロセッサ接続回路を
提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の周辺回路のマイ
クロプロセッサ接続回路は、マイクロプロセッサから動
作指示を行なわれる周辺回路のマイクロプロセッサ接続
回路において、マイクロプロセッサとのデータの受授を
行なう少なくとも２つのデータレジスタと、上記マイク
ロプロセッサが出力する上記周辺回路に割り当てられた
アドレスをアドレスデコーダでデコードして得た制御信
号を供給され、少なくとも２アドレス分の制御信号をシ
フトして格納するシフトレジスタと、上記シフトレジス
タに格納された制御信号から上記周辺回路に対する命令
をデコードする命令デコーダとを有し、上記マイクロプ
ロセッサからの１回以上のアクセスによるアドレスの組
み合わせに応じた上記周辺回路の動作指示を行なう。

【０００７】また、自己の周辺回路を選択する特定アド
レスがアクセスされるまで上記自己の周辺回路内のデー
タレジスタ及びシフトレジスタのアクセスを禁止し、上
記特定アドレスのアクセスにより上記自己の周辺回路内
のデータレジスタ及びシフトレジスタのアクセスを許可
する選択制御回路を有し、前記マイクロプロセッサに接
続される複数の周辺回路のアドレスを一部共用させる。

【０００８】

【作用】本発明においては、マイクロプロセッサから２
回のアクセスで２つのデータレジスタにデータを書き込
むとき、シフトレジスタに２アドレス分の制御信号が格
納され、この制御信号をデコードすることにより周辺回
路の動作指示が行なわれるため、マイクロプロセッサの
アクセス回数は２回で済み、この２回のアクセスによる
アドレスの組み合わせから周辺回路の動作指示を行なう
ため、動作指示に必要とするアドレス空間が大幅に小さ
くなる。

【０００９】また、選択制御回路を設け、複数の周辺回
路のアドレスを一部共用させることにより、更にアドレ
ス空間を小さくすることができる。

【００１０】

【実施例】図２は本発明回路を適用したシステムの構成
図を示す。同図中、マイクロプロセッサ１０は周辺回路
１１との間はデータバス１２で接続されており、またマ
イクロプロセッサ１０の出力するアドレスはアドレスバ
ス１４を通してアドレスデコーダ１５に供給される。ア
ドレスデコーダ１５は周辺回路１１を指定するアドレス
をデコードして周辺回路１１内のデータレジスタに対す
るリード／ライト信号及び制御信号を生成し、信号線１
６，１７を通して周辺回路１１に供給する。図１は本発
明回路の第１実施例のブロック図を示す。同図中、周辺
回路１１内には、マイクロプロセッサと周辺回路との接
続回路を構成するデータレジスタ２０，２１、シフトレ
ジスタ２２，２３、命令デコーダ２４が設けられてい
る。

【００１１】ここで、アドレスデコーダ１５は周辺回路
１１に割り当てられたアドレス８０Ｈ（Ｈは１６進表示
を表わす）をマイクロプロセッサ１０から供給される
と、値１，０の制御信号を生成して信号線１７₁ ，１７
₂ 夫々からシフトレジスタ２２，２３夫々に供給すると
共に、ライト信号をデータレジスタ２０，２１に供給
し、また、アドレス８４Ｈを供給されると、値０，１の
制御信号を生成して信号線１７₁ ，１７₂ 夫々からシフ
トレジスタ２２，２３夫々に供給すると共に、ライト信
号をデータレジスタ２０，２１に供給するものとする。

【００１２】また、シフトレジスタ２２，２３夫々は制
御信号が供給されると夫々のビット１に格納し、次の制
御信号の供給によりビット１からビット０にシフトす
る。命令デコーダ２４はシフトレジスタ２２，２３夫々
のビット０及びビット１の合計４ビットの値から従えば
図３に示す如き、四則演算の命令をデコードして周辺回
路１１の主要部３０に通知する。

【００１３】まず、マイクロプロセッサ１０の１回目の
アクセスでマイクロプロセッサ１０の出力データがデー
タレジスタ２０に書き込まれると共に、シフトレジスタ
２２，２３夫々のビット１にアドレスデコーダ１５より
の制御信号が書き込まれる。次のマイクロプロセッサ１
０の２回目のアクセスでは、データレジスタ２０の書き
込みデータはデータレジスタ２１に転送され、シフトレ
ジスタ２２，２３夫々のビット１の制御信号がビット０
にシフトされ、マイクロプロセッサ１０の出力データが
データレジスタ２０に書き込まれると共に、シフトレジ
スタ２２，２３のビット１にアドレスデコーダ１５より
の制御信号が書き込まれる。

【００１４】主要部３０はシフトレジスタ２２，２３の
ビット０及びビット１の内容に応じた命令デコーダ２４
の演算指示（図３に示す演算のいずれか）に従ってデー
タレジスタ２０，２１のデータを演算し、その演算結果
をデータレジスタ２０に書き込む。マイクロプロセッサ
１０はデータレジスタ２０に書き込まれたデータを読み
出すことにより演算結果を受け取る。

【００１５】図４は本発明回路の変形例のブロック図を
示す。同図中、図１と同一部分には同一符号を付し、そ
の説明を省略する。

【００１６】図４において、アドレスデコーダ２５は周
辺回路１１に割り当てられたアドレス（例えば８０Ｈ，
８４Ｈ，８８Ｈ）をマイクロプロセッサ１０より供給さ
れると、そのアドレス値に応じて信号線１７₁ ，１
７₂ ，１７₃ のいずれか１つから値１の制御信号をシフ
トレジスタ３２，３３，３４に夫々供給すると共にデー
タレジスタ２０，２１にライト信号を供給する。シフト
レジスタ３２〜３４は図１のシフトレジスタ２２，２３
と同一動作を行なう。

【００１７】命令デコーダ３５はシフトレジスタ３２，
３３，３４夫々のビット０及びビット１の合計６ビット
から例えば図５に示す如き演算の命令をデコードして周
辺回路１１の主要部３０に通知する。図５において、Ｎ
ＯＰはノー・オペレーションを指示しており、また、シ
フトレジスタ３２〜３４のビット１が値１００の場合は
ビット０の値に拘らず、データレジスタ２０の値を正負
反転させることを指示している。

【００１８】このように、マイクロプロセッサ１０から
２回のアクセスで２つのデータレジスタ２０，２１にデ
ータを書き込むとき、シフトレジスタ２２，２３に２ア
ドレス分の制御信号が格納され、この制御信号をデコー
ドすることにより周辺回路１１の動作指示が行なわれる
ため、マイクロプロセッサ１０のアクセス回数は２回で
済み、この２回のアクセスによるアドレスの組み合わせ
から周辺回路１１の動作指示を行なうため、動作指示に
必要とするアドレス空間が大幅に小さくなる。また、ア
ドレス８８Ｈへの１回のダミーリードによりデータレジ
スタ２０の値を正負反転させることができ、図５の命令
の割り当て方により単純動作は１回のアクセスで済ます
ことができる。

【００１９】図６は本発明回路の第２実施例のブロック
図を示す。図６においては、マイクロプロセッサ１０は
周辺回路４０，５０夫々の動作指示を行なう。周辺回路
４０，５０夫々には選択制御回路４１，５１、データレ
ジスタ４２，４３，５２，５３、シフトレジスタ４４，
５４、命令デコーダ４５，５５が設けられている。また
周辺回路４０，５０夫々に対応してアドレスデコーダ４
６，５６が設けられている。

【００２０】ここで、マイクロコンピュータ１０のアド
レス空間は、図７に示す如く、８０Ｈ及び８８Ｈが周辺
回路４０のデータレジスタ４２，４３に割り当てられ、
８４Ｈ及び８８Ｈが周辺回路５０のデータレジスタ５
２，５３に割り当てられている。

【００２１】周辺回路４０，５０内の選択制御回路４
１，５１夫々の内蔵するフラグは当初リセットされてい
る。この状態でアドレス８０Ｈ又は８４Ｈがアクセスさ
れると、そのアドレス値に割り当てられた周辺回路４０
又は５０のみが選択される。例えばアドレス８０Ｈがア
クセスされると、アドレスデコーダ４６は選択制御回路
４１のフラグをセットすると共に、このアドレスに応じ
た値の制御信号を上記フラグのセットにより書き込みが
許可されたシフトレジスタ４４に書き込む。このフラグ
のセットによりデータバス１２よりのデータはアドレス
に応じたデータレジスタ４２に書き込まれる。

【００２２】次に、アドレス８８Ｈがアクセスされる
と、アドレスデコーダ４６はこのアドレスに応じた値の
制御信号をシフトレジスタ４４に書き込む。データバス
１２よりのデータはアドレスに応じたデータレジスタ４
３に書き込まれる。一方、周辺回路５０のアドレスデコ
ーダ５６はデータレジスタ５３へのライト信号を出すが
選択制御回路５１のフラグは既にリセット状態であるた
めデータバス１２よりのデータがアドレスに応じたデー
タレジスタ５３に書き込まれることはなく、また、アド
レスデコーダ５６の制御信号がシフトレジスタ５４に書
き込まれることもない。

【００２３】これによって周辺回路４０の命令デコーダ
４５はシフトレジスタ４４のビット０及びビット１をデ
コードして主要部４７に演算指示を出し、主要部４７は
データレジスタ４２，４３のデータを演算して、その演
算結果をデータレジスタ４２に書き込む。

【００２４】このように、選択制御回路４１，５１内に
フラグを設けることにより、特定アドレス８０Ｈ（又は
８４Ｈ）をアクセスされた周辺回路４０（又は５０）の
みが、次の周辺回路４０及び５０に対応するアドレス８
８Ｈを有効とし他の周辺回路５０（又は４０）はこのア
ドレス８８Ｈのアクセスが禁止される。これによりアド
レス８８Ｈを周辺回路４０，５０で共用でき、専用する
アドレス空間を更に小さくできる。

【００２５】

【発明の効果】上述の如く、本発明の周辺回路のマイク
ロプロセッサ接続回路によれば、周辺回路に対する動作
指示のためのマイクロプロセッサのアクセス回数を最小
限にし、専有するアドレス空間が少なくて済み、実用上
きわめて有用である。

【図面の簡単な説明】

【図１】本発明回路のブロック図である。

【図２】本発明回路を適用したシステムの構成図であ
る。

【図３】シフトレジスタの値による命令の割り当てを説
明するための図である。

【図４】本発明回路のブロック図である。

【図５】シフトレジスタの値による命令の割り当てを説
明するための図である。

【図６】本発明回路のブロック図である。

【図７】アドレス空間でのレジスタ割り当てを説明する
ための図である。

【符号の説明】

１０ マイクロプロセッサ １１ 周辺回路 １５ アドレスデコーダ ２０，２１ データレジスタ ２２，２３，３２〜３４ シフトレジスタ ２４，３５ 命令デコーダ ３０ 主要部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ（１０）から動作指
   示を行なわれる周辺回路（１１）のマイクロプロセッサ
   接続回路において、 マイクロプロセッサとのデータの受授を行なう少なくと
   も２つのデータレジスタ（２０，２１）と、 上記マイクロプロセッサが出力する上記周辺回路に割り
   当てられたアドレスをアドレスデコーダでデコードして
   得た制御信号を供給され、少なくとも２アドレス分の制
   御信号をシフトして格納するシフトレジスタ（２２，２
   ３）と、 上記シフトレジスタに格納された制御信号から上記周辺
   回路に対する命令をデコードする命令デコーダ（２４）
   とを有し、 上記マイクロプロセッサからの１回以上のアクセスによ
   るアドレスの組み合わせに応じた上記周辺回路の動作指
   示を行なうことを特徴とする周辺回路のマイクロプロセ
   ッサ接続回路。
2. 【請求項２】 請求項１記載の周辺回路のマイクロプロ
   セッサ接続回路において、 自己の周辺回路を選択する特定アドレスがアクセスされ
   るまで上記自己の周辺回路内のデータレジスタ（２０，
   ２１）及びシフトレジスタ（２２，２３）のアクセスを
   禁止し、上記特定アドレスのアクセスにより上記自己の
   周辺回路内のデータレジスタ及びシフトレジスタのアク
   セスを許可する選択制御回路（４１，５１）を有し、 前記マイクロプロセッサ（１０）に接続される複数の周
   辺回路（４０，５０）のアドレスを一部共用させたこと
   を特徴とする周辺回路のマイクロプロセッサ接続回路。