JPH02118989A - 読出し専用メモリ回路 - Google Patents
読出し専用メモリ回路Info
- Publication number
- JPH02118989A JPH02118989A JP63271863A JP27186388A JPH02118989A JP H02118989 A JPH02118989 A JP H02118989A JP 63271863 A JP63271863 A JP 63271863A JP 27186388 A JP27186388 A JP 27186388A JP H02118989 A JPH02118989 A JP H02118989A
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- JP
- Japan
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- memory
- output
- signal
- data
- address
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ回路、特に読出し専用メモリ回路に関
する。
する。
１つのアドレス信号に対して２つ以上のデータを有し、
複数のデータからビット情報により１つを選択して出力
する読出し専用メモリ回路の一例を第２図に示す。この
読出し専用メモリ回路は、アドレスデコーダ１１と、メ
モリ１２と、レジスタ１３とを備えており、メモ１月２
は、１つの入力データに対して２つの出力データの状態
を持ち、出力データのディスパリティの有無（出力デー
タが平衡であるか不平衡であるか）を表すディスパリテ
ィ信号を出力する。このディスパリティ信号は、上述し
たビット情報として用いられる。
複数のデータからビット情報により１つを選択して出力
する読出し専用メモリ回路の一例を第２図に示す。この
読出し専用メモリ回路は、アドレスデコーダ１１と、メ
モリ１２と、レジスタ１３とを備えており、メモ１月２
は、１つの入力データに対して２つの出力データの状態
を持ち、出力データのディスパリティの有無（出力デー
タが平衡であるか不平衡であるか）を表すディスパリテ
ィ信号を出力する。このディスパリティ信号は、上述し
たビット情報として用いられる。
このような続出し専用メモリ回路では、アドレスデコー
ダ１１に入力端子１４から入力データを、ディスパリテ
ィ信号を保持するレジスタ１３からディスパリティ信号
を入力してアドレス信号を出力させ、２つの状態の出力
データを持つメモリ弗に入力する。メモ１月２はアドレ
ス信号に対応する出力データとディスパリティ信号とを
発生し、出力データを出力端子１５から出力し、ディス
パリティ信号をレジスタ１３に入力する。
ダ１１に入力端子１４から入力データを、ディスパリテ
ィ信号を保持するレジスタ１３からディスパリティ信号
を入力してアドレス信号を出力させ、２つの状態の出力
データを持つメモリ弗に入力する。メモ１月２はアドレ
ス信号に対応する出力データとディスパリティ信号とを
発生し、出力データを出力端子１５から出力し、ディス
パリティ信号をレジスタ１３に入力する。
第２図の従来の読出し専用メモリ回路において、１つの
入力データに対して２つの出力データの状態を持つメモ
リは２つの状態のデータを持ち、アドレスデコーダの出
力するアドレス信号と１対１で対応させるため回路規模
が大きくなるという欠点がある。
入力データに対して２つの出力データの状態を持つメモ
リは２つの状態のデータを持ち、アドレスデコーダの出
力するアドレス信号と１対１で対応させるため回路規模
が大きくなるという欠点がある。
本発明の目的は、このような従来技術の欠点を除去し、
小規模な回路構成の読出し専用メモリ回路を提供するこ
とにある。
小規模な回路構成の読出し専用メモリ回路を提供するこ
とにある。
本発明の読出し専用メモリ回路は、
入力データに対応するアドレス信号を出力するアドレス
デコーダと、 このアドレスデコーダからのアドレス信号に対応した一
状態の出力データと、この出力データのディスパリティ
の有無を表すディスパリティ信号を出力するメモリと、 このメモリからの出力データを反転する反転器と、 この反転器を、前記アドレス信号および前記ディスパリ
ティ信号に基づいて制御■する制御回路とを備えている
。
デコーダと、 このアドレスデコーダからのアドレス信号に対応した一
状態の出力データと、この出力データのディスパリティ
の有無を表すディスパリティ信号を出力するメモリと、 このメモリからの出力データを反転する反転器と、 この反転器を、前記アドレス信号および前記ディスパリ
ティ信号に基づいて制御■する制御回路とを備えている
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す。この読出し専用メモ
リ回路は、アドレスデコーダ１と、メモ＋Ｊ ２と、反
転器３と、レジスタ４と、ＡＮＤ回路５と、反転器６と
、入力端子７と、出力端子８とを備えている。メモリ２
は、従来例と異なり、１つの状態のデータのみを持って
いる。
リ回路は、アドレスデコーダ１と、メモ＋Ｊ ２と、反
転器３と、レジスタ４と、ＡＮＤ回路５と、反転器６と
、入力端子７と、出力端子８とを備えている。メモリ２
は、従来例と異なり、１つの状態のデータのみを持って
いる。
アドレスデコーダ１の出力の一部をメモリ２の入力の一
部に接続し、アドレスデコーダ１の他の出力をメモリ２
の他の人力とＡＮＤ回路５の入力の一部に接続し、メモ
リ２の出力の一部を反転器３の入力の一部に接続し、メ
モリ２の他の出力をレジスタ４の入力に接続し、レジス
タ４の出力を反転′２′ｊｉ３の他の入力とＡＮＤ回路
５の他の入力に接続し、反転器３の出力の一部を反転器
６の入力の一部に接続し、反転器３の他の出力を出力端
子８の一部に接続し、ＡＮＤ回路５の出力を反転器６の
他の入力に接続し、反転器６の出力を他の出力端子８に
接続している。
部に接続し、アドレスデコーダ１の他の出力をメモリ２
の他の人力とＡＮＤ回路５の入力の一部に接続し、メモ
リ２の出力の一部を反転器３の入力の一部に接続し、メ
モリ２の他の出力をレジスタ４の入力に接続し、レジス
タ４の出力を反転′２′ｊｉ３の他の入力とＡＮＤ回路
５の他の入力に接続し、反転器３の出力の一部を反転器
６の入力の一部に接続し、反転器３の他の出力を出力端
子８の一部に接続し、ＡＮＤ回路５の出力を反転器６の
他の入力に接続し、反転器６の出力を他の出力端子８に
接続している。
レジスタ４およびＡＮＤ回路５は、反転器３および６を
制御する制御回路を構成する。
制御する制御回路を構成する。
次に、本実施例の動作を説明する。
アドレスデコーダ１は入力端子７からの入力データに対
応するアドレス信号を出力する。そのアドレス信号の中
で、メモリ２の対応する出力データの内容が一状態と他
状態の間において同等もしくは反転している関係がある
アドレス信号はメモリ２に入力する。
応するアドレス信号を出力する。そのアドレス信号の中
で、メモリ２の対応する出力データの内容が一状態と他
状態の間において同等もしくは反転している関係がある
アドレス信号はメモリ２に入力する。
また、アドレスデコーダ１の出力するアドレス信号の中
で、メモリ２の対応する出力データの内容が一状態と他
状態の間において同等もしくは反転している関係がない
アドレス信号はメモリ２とＡＮＤ回路５に入力する。
で、メモリ２の対応する出力データの内容が一状態と他
状態の間において同等もしくは反転している関係がない
アドレス信号はメモリ２とＡＮＤ回路５に入力する。
メモリ２は入力アドレス信号に対応して一状態の出力デ
ータと、その出力データのディスパリティの有無を表す
ディスパリティ信号を出力する。
ータと、その出力データのディスパリティの有無を表す
ディスパリティ信号を出力する。
レジスタ４には、そのディスパリティ信号が入力される
。反転器３にはメモリ２の出力データとレジスタ４の出
力信号とが入力され、レジスタ４の出力信号により反転
の有無を決定し、データを出力する。反転を行わない場
合には、メモリ２からの一状態の出力データがそのまま
反転器３から出力端子８の一部へ出力される。反転を行
う場合には、メモリ２からの一状態の出力データが反転
器３で反転され出力データとして出力端子８の一部へ出
力される。
。反転器３にはメモリ２の出力データとレジスタ４の出
力信号とが入力され、レジスタ４の出力信号により反転
の有無を決定し、データを出力する。反転を行わない場
合には、メモリ２からの一状態の出力データがそのまま
反転器３から出力端子８の一部へ出力される。反転を行
う場合には、メモリ２からの一状態の出力データが反転
器３で反転され出力データとして出力端子８の一部へ出
力される。
ＡＮＤ回路５は、アドレスデコーダ１がらのアドレス信
号とレジスタ４からの出力信号（ディスパリティ信号）
とのＡＮＤをとり、反転器６の反転の有無を決定する反
転制御信号を出力する。反転器６はその反転制御信号に
より反転器３からのデータの反転を決定しデータを出力
する。
号とレジスタ４からの出力信号（ディスパリティ信号）
とのＡＮＤをとり、反転器６の反転の有無を決定する反
転制御信号を出力する。反転器６はその反転制御信号に
より反転器３からのデータの反転を決定しデータを出力
する。
出力データは、反転器３と反転器６との出力により構成
され、出力端子８から出力される。
され、出力端子８から出力される。
以上説明したように本発明は、メモリと反転器と反転器
を制御する回路とで構成することにより、メモリは１つ
の状態のデータのみ持ち、かつアドレスデコーダの出力
するアドレス信号表１対１で対応するため、メモリの回
路規模およびアドレスデコーダの回路規模を１／２にす
る効果がある。
を制御する回路とで構成することにより、メモリは１つ
の状態のデータのみ持ち、かつアドレスデコーダの出力
するアドレス信号表１対１で対応するため、メモリの回
路規模およびアドレスデコーダの回路規模を１／２にす
る効果がある。
第１図は本発明の一実施例を示す構成図、第２図は従来
の読出し専用メモリ回路の構成図である。 ■・・・・・アドレスデコーダ ２・・・・・メモリ ３．６・・・反転器 ４・・・・・レジスタ ５・・・・・ＡＮＤ回路 ７・・・・・入力端子 ８・・・・・出力端子 代理人 弁理士 岩 佐 義 幸 兜 図
の読出し専用メモリ回路の構成図である。 ■・・・・・アドレスデコーダ ２・・・・・メモリ ３．６・・・反転器 ４・・・・・レジスタ ５・・・・・ＡＮＤ回路 ７・・・・・入力端子 ８・・・・・出力端子 代理人 弁理士 岩 佐 義 幸 兜 図
Claims (1)
- （１）入力データに対応するアドレス信号を出力するア
ドレスデコーダと、 このアドレスデコーダからのアドレス信号に対応した一
状態の出力データと、この出力データのディスパリテイ
の有無を表すディスパリテイ信号を出力するメモリと、 このメモリからの出力データを反転する反転器と、 この反転器を、前記アドレス信号および前記ディスパリ
テイ信号に基づいて制御する制御回路とを備える読出し
専用メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271863A JPH02118989A (ja) | 1988-10-27 | 1988-10-27 | 読出し専用メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271863A JPH02118989A (ja) | 1988-10-27 | 1988-10-27 | 読出し専用メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118989A true JPH02118989A (ja) | 1990-05-07 |
Family
ID=17505945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271863A Pending JPH02118989A (ja) | 1988-10-27 | 1988-10-27 | 読出し専用メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02118989A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180917A (ja) * | 1984-09-28 | 1986-04-24 | Nec Corp | 符号化回路 |
| JPS63116525A (ja) * | 1986-11-04 | 1988-05-20 | Matsushita Electric Ind Co Ltd | 符号変換装置 |
-
1988
- 1988-10-27 JP JP63271863A patent/JPH02118989A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180917A (ja) * | 1984-09-28 | 1986-04-24 | Nec Corp | 符号化回路 |
| JPS63116525A (ja) * | 1986-11-04 | 1988-05-20 | Matsushita Electric Ind Co Ltd | 符号変換装置 |
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