JPH03160537A

JPH03160537A - メモリ制御装置

Info

Publication number: JPH03160537A
Application number: JP1301071A
Authority: JP
Inventors: Tomio Henmi; 逸見　富美夫
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1989-11-20
Filing date: 1989-11-20
Publication date: 1991-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、画像データを保管する画像メモリに対し複数
ビット単位でデータを読み書き制御するメモリ制御装置
に関する。

〔従来の技術〕

従来の画像メモリは、例えば、第６図に示すように、ビ
ット位置８７〜ＢＯの各ビット位置に対応して構或され
、さらに各メモリアドレスＡＤＲに対応した複数のメモ
リセルを有するメモリモジュールが、同一アドレスデー
タに対し１ビットのデータが複数ビット並列に読み書き
可能なように複数個並列に接続されて構成されている。

なお、図中、例えば、Ｄ　７−０　、Ｄ　Ｂ−０等の表
示は、アドレスＡＤＲＯに書き込まれるデータのビット
Ｎを示しており、例えばＤ７−０　、ＤＯ−０ではビッ
ト７又は６を示している。またＤ７−Ｉ　ＳＤ８−１等
の表示は、アドレスＡＤＲＩに書き込まれるデータのビ
ットＮを示しており、例えばＤ７−１、Ｄ　Ｂ−１では
ビット７又は６を示している。

このような画像メモリにおいて、特定のビット位置に対
応するメモリモジュール、例えば、ビット位置Ｂ７に対
応するメモリモジュールＭＯＤ７に対しては、ビット位
置Ｂ７に書込みされるべきデータＤ７が読み書きされる
ようなっている。

〔発明が解決しようとする課題〕

ところで、上記従来の画像メモリに記憶された画像デー
タに対して９０度回転処理を施す場合には、専用の画像
処理プロセッサ、シフトレジスタ等を使用して回転処理
を施さなければならない。

このため、画像メモリからの画像データの読み出し、そ
の読み出した画像データのシフトレジスタへの書込みお
よび回転結果の読出しを行わなければならず、９０度回
転処理の処理速度が遅くなるという欠点があった。

本発明は上記欠点を解消し、画像データの回転処理を高
速に行うことのできるメモリ制御装置を提供することを
目的とする。

〔課題を解決するための手段および作用〕本発明では、
所定の画像データを各アドレス毎に所定の複数ビット単
位で並列に読み書きが行えるメモリと、所定のビット位
置に書き込みされるベきデータを、前記各アドレス毎に
異なるビット位置に書き込みするとともに、前記各アド
レス毎に異なったビット位置に書き込まれた前記所定の
ビット位置に書き込みされるべきデータをアクセスして
前記所定の複数ビット単位で並列に読出し制御する制御
手段とを具えており、メモリに書き込みされた画像デー
タを、複数ビット単位で並列に読出すことにより、当該
画像データは回転処理が施されて出力される。

〔実施例〕

以下、本発明に係るメモリ制御装置の実施例を添付図面
を参照して説明する。

第１図は本発明に係るメモリ制御装置の一実施例を示す
概略構成図である。同図において、メモリ制御装置は、
メモリ１と、メモリ１に対し１バイト単位でデータを書
き込む書き込み回路部２と、メモリ１から１バイト単位
でデータを読出す読出し回路部３とを有している。

なお本実施例では、８ビット×８ビットの画像データの
９０度回転の処理動作について説明することにする。従
って、上記メモリ１は、１バイト単位でデータの読み書
きが可能なように、メモリモジュール（以下、メモリＭ
ＯＤという）が８個並列に接続されており、該各メモリ
ＭＯＤは各メモリアドレスＡＤＨに対応するメモリセル
をｎ個（実施例では８個）より構成されている。

さらに、メモリ１は、第１図に示すように、書き込み回
路部２の出力端子ＷＸ７と読出し回路部３の入力端子Ｒ
Ｙ７との間にメモリＭＯＤ１７、同様に、出力端子ＷＸ
６と入力端子ＲＹ６との間にメモリＭＯＤ１６、・・・
、出力端子ＷＸＯと入力端子ＲＹＯとの間にメモリＭＯ
ＤＩＯがそれぞれ接続されている。

第２図は、書き込み回路部２の詳細構戊を示す回路図で
あり、書き込み回路部２は、メモリＭＯＤ１７〜ＭＯＤ
ＩＯの各メモリＭＯＤに対応する８個の８Ｔ０１のデー
タセレクタ（以下、ＭＵＸという）２０Ａ〜２０Ｈを有
している。

上記各メモリＭＯＤのアドレスにはアドレスバスＡ　Ｂ
　ｎ　−　Ａ　Ｂ　Ｏが接続されている。従って各メモ
リＭＯＤのメモリＡＤＨのアドレス値は、アドレスバス
Ａ　Ｂ　ｎ　−　Ａ　Ｂ　Ｏからのアドレスデータによ
って決定され、実施例では、アドレスバスＡＢ２〜ＡＢ
Ｏからの３ビットのアドレスデータＡ２〜ＡＯに基づい
て決定される。

また前記ＭＵＸ２ＯＡ−ＭＵＸ２０Ｈの各ＭＵＸの出力
端子ＷＸ７〜ＷＸＯからは、各ＭＵＸの８個の入力端子
に接続されたデータパスＤＢ７〜ＤＢＯ上のデータＤ７
〜ＤＯのうち、当該各ＭＵＸの制御入力端子Ｓに入力さ
れるアドレスバスＡＢ２〜ＡＢＯからの３ビットのアド
レスデータＡ２〜ＡＯに基づいて、選択された１つのデ
ータがそれぞれ出力される。

この時、各ＭＵＸの出力端子ＷＸ７〜ＷｘＯのそれぞれ
の出力端子からデータＤ７〜ＤＯのうちどのデータが出
力されるかは、第３図に示すように、アドレスデータＡ
２〜ＡＯの値により定まる。

なお、第３図において、例えば記号Ｄ７、記号Ｄ６等は
、それぞれデータパスＤＢ７、データパスＤＢ６からの
データ（この場合は、データＤ７、データＤ６）を示し
ている。

ここに、出力端子ＷＸ７〜ＷＸＯの各出力端子からのそ
れぞれの出力データをＷＤ７〜ＷＤＯとすると、各ＭＵ
Ｘの出力端子ＷＸ７〜ＷＸＯからの出力データは、例え
ばアドレスデータＡ２〜ＡＯの値が「０」であれば、Ｗ
Ｄ７−Ｄ７、ＷＤ６−ＤＯ、・・・、ＷＤＯ−Ｄ６とな
る。また、アドレスデータＡ２〜ＡＯの値が「１」であ
れば、ＷＤ７−Ｄ６、ＷＤ６−Ｄ７、ＷＤ５−ＤＯ，−
・・、ＷＤＯ−Ｄ５となる。以下順に、データパスＤＢ
７〜ＤＢＯ上のデータが、第３図に示すように、アドレ
スデータＡ２〜ＡＯの値に従って出力端子ＷＸ７〜ＷＸ
Ｏから出力されるように設定されている。

この出力データＷＤ７〜ＷＤＯは、ＷＤ７がメモリＭＯ
Ｄ１７に、以下順にＷＤ６がメモリＭＯＤ］６、・・・
、ＷＤＯがメモリＭＯＤＩＯの各人力データとなる。そ
の各メモリＭＯＤのメモリアドレスＡＤＨには、上述し
たようにアドレスバスＡＢｎ−ＡＢＯが接続されている
。従って、同一データバス上のデータであっても、アド
レスデータ毎に各ビットが、第３図に示す設定内容に従
って異なるメモリＭＯＤに書き込まれることになる。

第４図は読出し回路部３の詳細構成を示す回路図であり
、読出し回路部３は、モジュロ７（セブン）加算器を７
つカスケード接続したモジュロ７加算器モジュール３０
と、メモリＭＯＤ１７〜ＭＯＤＩＯの各メモリＭＯＤに
対応する８個のＩＴＯ８のデータセレクタ（以下、ＭＵ
Ｘという）３１Ａ〜３１Ｈとを有している。

上記各メモリＭＯＤのアドレスには、アドレスバスＡ　
Ｂ　ｎ　＝　Ａ　Ｂ　Ｏが接続されている。従って各メ
モリＭＯＤのメモリＡＤＲのアドレス値は、書き込み回
路部２の構或で説明したように、アドレスバスＡＢｎ−
ＡＢＯ　（実施例では、ＡＢ２〜ＡＢＯ）からのアドレ
スデータに基づいて決定される。

ＭＵＸ３１Ａ−ＭＵＸ３１Ｈの各ＭＵＸのそれぞれの出
力端子からは、アドレスバスＡ８２〜ＡＢＯを経て制御
人力端子Ｓに入力される３ビットのアドレスデータＡ２
〜ＡＯに基づいて、各ＭＵＸの人力端子ＲＹ７〜ＲＹＯ
のそれぞれの人カ端子に人力されたメモリＭＯＤ１７〜
ＭｏＤ１ｏからの出力データが、データパスＤＢ７〜Ｄ
　Ｂ　Ｏ　ｌ：出力される。

上記各ＭＵＸの出力端子から出力されるデータが、アド
レスデータＡ２〜ＡＯの値に基づいて、データパスＤＢ
７〜ＤＢＯのどこに出力されるかを、第５図に示してい
る。

ここに、ＭＵＸ３１Ａ〜ＭＵＸ３　１　Ｈの各入力端子
ＲＹ７〜ＲＹＯに人力される各メモリＭＯＤから読出さ
れた出力データをＲＤ７〜ＲＤＯとすると、例えば、Ａ
２〜ＡＯの値がｒＯＪであれば、Ｒ　Ｄ　７　（；ｔ　
Ｄ　Ｂ　７、Ｒ　Ｄ　６　ハＤ　Ｂ　６、・Ｒ　Ｄ　Ｏ
　ハＤＢＯにそれぞれ出力される。さらにＡ２〜ＡＯの
値が「１」であれば、ＲＤ７はＤＢ６、ＲＤ６ｌｅｔ　
Ｄ　Ｂ　５、・Ｒ　Ｄ　１　１．ｔ　Ｄ　Ｂ　Ｏ、Ｒ　
Ｄ　Ｏ　４；ｉ　Ｄ　Ｂ　７にそれぞれ出力される。以
下順にアドレスデータＡ２〜ＡＯの値に従ってＭＵＸの
各人力端子に人力されるデータが、第５図に示すように
、データバスＤＢ７〜ＤＢＯに出力されるように設定さ
れている。

次に、書き込み回路部２によるデータの書き込み動作を
説明する。

まず、第２図に示したように、アドレスバスＡＢ２〜Ａ
ＢＯから入力される３ビットのアドレスデータに基づい
て、ＭＵＸ２０ＡＳＭＵＸ２ＯＢ，・・・、ＭＵＸ２０
Ｈが動作する。

コノ時、ＭＵＸ２ＯＡ−ＭＵＸ２０Ｈ（７）各ＭＵＸに
は、データパスＤＢ７〜ＤＢＯを経てデータＤ７〜Ｄｏ
の８ビットのデータが人力されている。

そして、各ＭＵＸは、人力したデータＤ７〜ＤＯの８ビ
ットのデータのうち、特定の１ビットのデータを選択し
て出力端子ＷＸ７〜ｗＸｏ々）ら出カする。

ここで、各メモリＭＯＤに対しメモリアドレスＡＤＲの
アドレス値ｒＯＪに対応する記憶場所（メモリセル）に
データを格納するものとすると、つまりアドレスデータ
Ａ２〜ＡＯの値がｒＯＪであった場合には、第３図に示
すように、例えば、ＭＵＸ２ＯＡはデータパスＤＢ７上
のデータＤ７を選択し、またＭＵＸ２０Ｂはデータパス
ＤＢＯ上のデータＤＯを選択する。同様に、ＭＵＸ２０
Ｃ−ＭＵＸ２０Ｈは、データパスＤＢ１〜ＤＢ６上のデ
ータＤ１〜Ｄ６を選択する。このようにして選択された
各データは、該当するＭＵＸの出力端子ＷＸから出力さ
れ、対応するメモリＭＯＤに書き込まれる。

次に、各メモリＭＯＤに対しメモリアドレスＡＤＲのア
ドレス値「１」に対応する記憶場所（メモリセル）にデ
ータを格納するものとすると、前記各ＭＵＸは、メモリ
アドレスＡＤＲのアドレス値が変化する毎に、異なった
データパスＤＢ上のデータを選択するため、例えば、Ｍ
ＵＸ２ＯＡは、データパスＤＢ７上のデータＤ７を選択
しないで今度はデータパスＤＢ６上のデータＤ６を選択
し、またＭＵＸ２０Ｂは、データパスＤＢＯ上のデータ
ＤＯを遣択しないで今度はデータパスＤＢ７上のデータ
Ｄ７を選択する。同様に、ＭＵＸ２０Ｃ〜ＭＵＸ２０Ｈ
も異なるデータパスＤＢからのデ一夕を選択する。この
ようにして選択された各データは、上記同様に、該当す
るＭＵＸの出力端子ＷＸから出力され、対応するメモリ
ＭＯＤに書き込まれる。

以下、メモリアドレスＡＤＲのアドレス値「２」以降の
メモリＭＯＤへのデータ書き込みについても、書き込み
回路部２は、上述したような書き込み動作を行う。この
ようにしてデータが書き込まれたメモリ１のメモリ内容
を第１図に示している。

なお、第１図の図中、Ｄ７−０　、ＤＯ−０等の記号は
アドレス値「０」のメモリアドレスＡＤＨに書き込まれ
るデータのビットＮを示しており、例えばＤ７−０　、
ＤＯ−０ではビット７又は０を示している。またＤＢ−
Ｉ　ＳＤ７−１等の記号はアドレス値「１」のメモリア
ドレスＡＤＲに書き込まれるデータのビットＮを示して
おり、例えばＤＢ−ＩＳＤ７−１ではビット６又は７を
示している。

続いて、読出し回路部３によるデータの読出し動作を説
明する。

いま、第１図に示したメモリ内容からデータＤ７の８ビ
ットを読出すことにする。

この場合、メモリアドレスＡＤＨのアドレス値ｒＯＪよ
り読出すことになる。この場合は、アドレスデータＡ２
〜ＡＯの値が「０」になるので、まず、メモリＭＯＤ１
７にはアドレス値「０」が入力され、またメモリＭＯＤ
１６にはアドレス値ｒＯＪに「１」が加算されたアドレ
ス値「１」が人力され、さらにメモリＭＯＤ１５にはア
ドレス値「１ノに「１」が加算されたアドレス値「２」
が入力され、同様にメモリＭＯＤ１４〜ＭＯＤＩＯには
それぞれ順に「１」が加算されたアドレス値が入力され
る。

従って、第１図のメモリ１の内容に示すように、メモリ
ＭＯＤ１７からはデータＤ７−０が出力され、メモリＭ
ＯＤ１６からはデータＤ　７−１が出力され、以下順に
、メモリＭＯＤＩＯからはデータＤ７−７が出力される
。

すなわち、上記各メモリＭＯＤには、データＤ７が書き
込まれているメモリ１の記憶場所がアクセスされること
になるので、メモリ１からは全てデータＤ７の８ビット
のデータが出力される。

メモリ１から出力された８ビットのデータＲＤ７〜ＲＤ
Ｏは、それぞれＭＵＸ３１Ａ−ＭＵＸ３１Ｈの各ＭＵＸ
に人力される。そして各ＭＵＸは、制御入力端子Ｓに入
力される３ビットのアドレスデータに基づいて、メモリ
ＭＯＤから入力されたデータＲＤを上記データパスＤＢ
７〜ＤＢＯのどのデータパスに出力するか選択する。

この時、上述したように各ＭＵＸの人力端子ＲＹに人力
される各メモリＭＯＤから読出されたデータをＲＤとす
ると、各ＭＵＸは、第５図に示す設定内容に従っ・てメ
モリ１の出力ＲＤ７〜ＲＤＯをデータパスＤＢ７〜ＤＢ
Ｏに出力することになるので、アドレス値「０」のとき
は、例えば、ＭＵＸ３１Ａは、メモリＭＯＤ１７から出
力されたデータＲＤ７１１図に示すＤ７−０）を選択し
てデータパスＤＢ７に出力し、またＭＵＸ３　１　Ｂは
、メモリＭＯＤ１６から出力されたデータＲＤ６（第１
図に示すＤ７−１）を選択してデータパスＤＢ６に出力
し、さらにＭＵＸ３１Ｃ〜ＭＵＸ３１Ｇも所定のデータ
を選択して該当するデータパスに出力し、ＭＵＸ３０Ｈ
は、メモリＭＯＤＩＯから出力されたデータＲＤＯ　（
第１図に示すＤ７−７）を選択してデータパスＤＢＯに
出力することになる。これにより、データパスＤＢ７〜
ＤＢＯに出力されたデータは、第１図におけるＤ７−０
　−Ｄ７−７となり、元の画像データに対して９０度回
転処理されたデータとなっている。

次に、メモリ１から他のデータを読出す場合を例にとり
説明する。例えば、第１図に示すメモリ内容からデータ
Ｄ１の８ビットを読出す場合には、メモリアドレスＡＤ
Ｒのアドレス値「１」を読み出すことにより実現される
。

メモリＭＯＤ１７にはアドレス１が印加されるので、メ
モリＭＯＤ１７からは、第１図に示すように、Ｄ　ｅ−
ｔが出力され、このＤＢ−１は人力端子ＲＹ７に人力さ
れる。またＭＯＤ１６にはアドレス２が印加されるので
、ＭＯＤ１６からは同様にＤ６−２が出力され、このＤ
６−２は人力端子ＲＹ６に入力される。以下同様に、モ
ジュロ７加算器モジュール３０によって加算されたアド
レス値に基づいてＭＯＤ１５〜ＭＯＤＩＯの出力が定ま
り、全てのデータＤ６が書き込まれている記憶場所がア
クセスされることになる。

各メモリＭＯＤの出力は、ＭＵＸ３１Ａ〜３１Ｈを経て
データパスＤＢ７〜ＤＢＯに出力されるが、この場合は
ＭＵＸのアドレスデータＡＤＲのアドレス値が「１」に
なっているので、第５図に示すように、ＲＤ７はＤＢ６
に出力され、ＲＤ６はＤＢＳに出力され、・・・　ＲＤ
ＯはＤＢ７に出力されることになり、結果として、ＤＢ
７にＤ６−０、ＤＢ６にＤＢ−１，・・・　ＤＢＯにＤ
Ｂ−７がそれぞれ出力される。これによって、データパ
スＤＢ７〜ＤＢＯには、元の画像データが９０度回転処
理されて出力されることになる。

上記実施例では、８ビット×８ビットの画像データの９
０度回転処理について説明したが、本発明はこれに限定
されることなく、１６ビット×１６ビット、あるいは２
４ビット×２４ビット等のように、複数のＮビット×複
数のＮビットの画像データの９０度回転処理に適用でき
る。

またＭＵＸの組み合わせの変更により逆方向の回転処理
も簡単に実現できることはいうまでもない。

上記実施例によれば、所定のビット位置に書き込みされ
るべきデータに対し、各アドレス毎に異なるビット位置
に書き込みするとともに、前記各アドレス毎に異なった
ビット位置に書き込まれた前記所定のビット位置に書き
込みされるべきデータをアクセスして前記所定の複数ビ
ット単位で並列に読出し制御しているので、画像データ
をメモリに書き込みし、その書き込まれた画像データを
読出すことにより、９０度回転処理された画像データを
得ることができる。

〔発明の効果〕

以上説明したように本発明によれば、従来の如く、画像
メモリから読み出した画像データのシフトレジスタへの
書込み及び回転結果の読出しを行う必要がなく、画像デ
ータの回転処理を高速に行うことができるという利点が
ある。

【図面の簡単な説明】

第１図は本発明に係るメモリ制御装置の一実施例を示す
概略構成図、第２図は本実施例における書き込み回路部
の詳細構成を示す回路図、第３図は書き込み回路部内の
データセレクタ部を説明するための説明図、第４図は本
実施例における読出し回路部の詳細構成を示す回路図、
第５図は読出し回路部内のデータセレクタ部を説明する
ための説明図、第６図は従来の画像メモリのメモリ内容
を説明するための説明図である。ｌ・・・メモリ、２・・・書き込み回路部、３・・・読
出し回路部、１０〜ｌ７・・・メモリモジュール、２０
Ａ〜２０Ｈ・・・８ＴＯ１データセレクタ、３１Ａ〜３
１Ｈ・・・ＩＴＯ８データセレクタ、３０・・・モジュ
ロ７加算器モジュール。第１図第３図第６図

Claims

【特許請求の範囲】所定の画像データを各アドレス毎に所定の複数ビット単
位で並列に読み書きが行えるメモリを有し、該メモリに
記憶される画像データに対し回転処理を施すメモリ制御
装置において、所定のビット位置に書き込みされるべきデータを前記各
アドレス毎に異なるビット位置に書き込みするとともに
、前記各アドレス毎に異なったビット位置に書き込まれ
た前記所定のビット位置に書き込みされるべきデータを
アクセスして前記所定の複数ビット単位で並列に読出し
制御する制御手段を具えたことを特徴とするメモリ制御装置。