JPH0793040B2 - 書込み・消去可能な読出し専用メモリ - Google Patents
書込み・消去可能な読出し専用メモリInfo
- Publication number
- JPH0793040B2 JPH0793040B2 JP28611487A JP28611487A JPH0793040B2 JP H0793040 B2 JPH0793040 B2 JP H0793040B2 JP 28611487 A JP28611487 A JP 28611487A JP 28611487 A JP28611487 A JP 28611487A JP H0793040 B2 JPH0793040 B2 JP H0793040B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- circuit
- write control
- memory
- writable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は書込み・消去可能な読出し専用メモリに関し、
特に通常の書込み動作時と書込みテスト動作時の書込み
動作を制御する書込み制御回路を備えた書込み・消去可
能な読出し専用メモリに関する。
特に通常の書込み動作時と書込みテスト動作時の書込み
動作を制御する書込み制御回路を備えた書込み・消去可
能な読出し専用メモリに関する。
近年、書込み，消去可能な読出し専用メモリ（以下EPRO
Mという）内蔵の１チップマイクロコンピュータやEPROM
組込みデバイスにおいては、そのEPROM容量が増大して
いる。そのため、これらEPROM内蔵の１チップマイクロ
コンピュータやEPROM組込みデバイスは、EPROMセルの書
込みテストをするときのテスト時間を短縮するために、
１バイトのデータを複数バイト分、EPROMセルに同時に
書込む複数の書込み回路をもっている。
Mという）内蔵の１チップマイクロコンピュータやEPROM
組込みデバイスにおいては、そのEPROM容量が増大して
いる。そのため、これらEPROM内蔵の１チップマイクロ
コンピュータやEPROM組込みデバイスは、EPROMセルの書
込みテストをするときのテスト時間を短縮するために、
１バイトのデータを複数バイト分、EPROMセルに同時に
書込む複数の書込み回路をもっている。
この場合、例えば8KバイトのEPROMを書込みテストする
とき、通常の１バイトずつ行なった場合に８分かかると
すると、４バイトの書込み回路をもったEPROMにおいて
は、テスト時間は1/4の２分にすることができる。
とき、通常の１バイトずつ行なった場合に８分かかると
すると、４バイトの書込み回路をもったEPROMにおいて
は、テスト時間は1/4の２分にすることができる。
第４図は従来のEPROMの一般的な一例を示すブロック図
である。
である。
第４図において、１は8Kバイトのメモリセルアレイ、２
はメモリセルアレイ１の行を選択する行選択回路、３は
メモリセルアレイ１の列を選択する列選択回路、4bは書
込み制御回路、5a〜5dはそれぞれ１バイトの書込み回
路、６は読出し制御回路、７は読出し回路、８は１バイ
トのデータを扱う入出力データ・バスを示す。
はメモリセルアレイ１の行を選択する行選択回路、３は
メモリセルアレイ１の列を選択する列選択回路、4bは書
込み制御回路、5a〜5dはそれぞれ１バイトの書込み回
路、６は読出し制御回路、７は読出し回路、８は１バイ
トのデータを扱う入出力データ・バスを示す。
次に、このEPROMの書込み動作及び書込み制御回路の動
作を説明する。
作を説明する。
通常、EPROMのメモリセルアレイ１に対する書込み動作
をテストする場合、所定のメモリセルを選択するアドレ
ス信号AD1〜AD3,書込み動作を実行させる書込みストロ
ーブ信号WR,書込み電圧VPP及び入出力データバス８から
書込みデータを与えることにより書込みが行なわれる。
をテストする場合、所定のメモリセルを選択するアドレ
ス信号AD1〜AD3,書込み動作を実行させる書込みストロ
ーブ信号WR,書込み電圧VPP及び入出力データバス８から
書込みデータを与えることにより書込みが行なわれる。
この書込み動作について各部回路図を参照して説明をす
る。
る。
第５図に行選択回路２の一例を示す。
この行選択回路は、アドレス信号AD1を入力するデコー
ダ21と、この出力を入力するNAND回路G21〜G2nとインバ
ータI21〜I2nとで構成される。
ダ21と、この出力を入力するNAND回路G21〜G2nとインバ
ータI21〜I2nとで構成される。
この行選択回路２は、外部より与えられたアドレス信号
AD1により行線X0〜X255のうちの１つを選択する。
AD1により行線X0〜X255のうちの１つを選択する。
第６図に列選択回路３の１バイトのうちの１ビット分の
回路の一例を示す。
回路の一例を示す。
この列選択回路３は、アドレス信号AD2を入力するデコ
ーダ31と、この出力を入力するNAND回路G31〜G3mと、イ
ンバータI31〜I3mと列選択用のトランジスタQ31〜Q3mと
で構成されている。
ーダ31と、この出力を入力するNAND回路G31〜G3mと、イ
ンバータI31〜I3mと列選択用のトランジスタQ31〜Q3mと
で構成されている。
この列選択回路３は、外部より与えられたアドレス信号
AD2によりインバータI31〜I3mのうち１つを高レベルに
し、１バイト分のトランジスタQ31〜Q3mの１つをオンに
して書込み回路5a〜5dからのデータをメモリセルアレイ
１へ伝達する。
AD2によりインバータI31〜I3mのうち１つを高レベルに
し、１バイト分のトランジスタQ31〜Q3mの１つをオンに
して書込み回路5a〜5dからのデータをメモリセルアレイ
１へ伝達する。
第７図に従来の書込み制御回路4dの一例を示す。
この書込み制御路4bは、外部から与えられるアドレス信
号AD3を入力し書込み回路5a〜5dを選択するためのNAND
回路G41〜G44及びインバータI41,I42（以下書込み回路
選択ゲートという）と、書込みストローブ信号WR及びメ
モリセルアレイ１への書込みを４バイト同時に行い書込
み時間を短かくするためのテストモード信号MWRを入力
し通常書込みとテストモード書込みとを区別し書込み回
路5a〜5dを駆動するNAND回路G45〜G49（以下書込み回路
駆動ゲートという）とにより構成されている。
号AD3を入力し書込み回路5a〜5dを選択するためのNAND
回路G41〜G44及びインバータI41,I42（以下書込み回路
選択ゲートという）と、書込みストローブ信号WR及びメ
モリセルアレイ１への書込みを４バイト同時に行い書込
み時間を短かくするためのテストモード信号MWRを入力
し通常書込みとテストモード書込みとを区別し書込み回
路5a〜5dを駆動するNAND回路G45〜G49（以下書込み回路
駆動ゲートという）とにより構成されている。
この書込み制御回路4bは、通常モード時（テストモード
信号MWRが低レベル時）、外部より与えられるアドレス
信号AD3及び書込みストローブ信号WRにより書込み回路
選択ゲートのNAND回路G41〜G44のいづれか１つを低レベ
ルにし書込み回路駆動ゲートのNAND回路G45〜G48の１
つ、即ち書込み制御信号ZW0〜ZW3のうちの１つを高レベ
ルにして書込み回路5a〜5dの１つを選択する。
信号MWRが低レベル時）、外部より与えられるアドレス
信号AD3及び書込みストローブ信号WRにより書込み回路
選択ゲートのNAND回路G41〜G44のいづれか１つを低レベ
ルにし書込み回路駆動ゲートのNAND回路G45〜G48の１
つ、即ち書込み制御信号ZW0〜ZW3のうちの１つを高レベ
ルにして書込み回路5a〜5dの１つを選択する。
また、テストモード時（テストモード信号MWRが高レベ
ル時）には、NAND回路G49の出力は低レベルであるので
書込み回路駆動ゲートのNAND回路G45〜G48の出力（書込
み制御信号2W0〜2W3）がすべて高レベルとなり書込み回
路5a〜5d全てを選択する。
ル時）には、NAND回路G49の出力は低レベルであるので
書込み回路駆動ゲートのNAND回路G45〜G48の出力（書込
み制御信号2W0〜2W3）がすべて高レベルとなり書込み回
路5a〜5d全てを選択する。
通常モード及びテストモードにおいて、書込み回路5a〜
5dからメモリセルアレイ１に供給される電源電流特性
（以下書込み電流特性という）を第８図に示す。
5dからメモリセルアレイ１に供給される電源電流特性
（以下書込み電流特性という）を第８図に示す。
この特性は、書込み前のメモリセルつまり閾値電圧の低
いメモリセルに書込み電圧及び書込みデータが印加され
た直後は、メモリセルの閾値電圧が低いために最大の電
流が流れることを示し、メモリセルのフローティングゲ
ートに電子が注入されてメモリセルの閾値電圧が高くな
るとメモリセルに流れる電流が減っていくことを示して
いる。
いメモリセルに書込み電圧及び書込みデータが印加され
た直後は、メモリセルの閾値電圧が低いために最大の電
流が流れることを示し、メモリセルのフローティングゲ
ートに電子が注入されてメモリセルの閾値電圧が高くな
るとメモリセルに流れる電流が減っていくことを示して
いる。
つまり、書込み電流特性は、書込み直後に最大値の電流
が流れ書込み動作が進むに従ってその電流が少なくなる
ことを示している。
が流れ書込み動作が進むに従ってその電流が少なくなる
ことを示している。
上述した従来の書込み・消去可能な読出し専用メモリ
は、テストモード時、４バイト分を同時に書込む構成と
なっているので、１バイト書込みの通常モード時に比で
４倍の書込み電流が流れ、従って半導体基板上に形成さ
れたメモリセルアレイ１を含む各部への電源を供給する
金属配線（電源配線，接地配線）の電流密度を１バイト
書込み時と同等にするためには、これら電源配線や接地
配線の幾何学的寸法を４倍にする必要があり、そのため
に半導体基板上の電源配線，接地配線の専有面積が増大
するという欠点があり、またLSIテスタ又はPROMライタ
ー等の電流駆動能力を上げなければならないという欠点
がある。
は、テストモード時、４バイト分を同時に書込む構成と
なっているので、１バイト書込みの通常モード時に比で
４倍の書込み電流が流れ、従って半導体基板上に形成さ
れたメモリセルアレイ１を含む各部への電源を供給する
金属配線（電源配線，接地配線）の電流密度を１バイト
書込み時と同等にするためには、これら電源配線や接地
配線の幾何学的寸法を４倍にする必要があり、そのため
に半導体基板上の電源配線，接地配線の専有面積が増大
するという欠点があり、またLSIテスタ又はPROMライタ
ー等の電流駆動能力を上げなければならないという欠点
がある。
本発明の目的は、テストモード時の最大書込み電流を低
減することができ、従って電源配線，接地配線の専有面
積が低減でき、LSIテスタやPROMライター等の電流駆動
能力を上げなくても使用できる書込み・消去可能な読出
し専用メモリを提供することにある。
減することができ、従って電源配線，接地配線の専有面
積が低減でき、LSIテスタやPROMライター等の電流駆動
能力を上げなくても使用できる書込み・消去可能な読出
し専用メモリを提供することにある。
本発明は、通常の書込み動作時には、アドレス信号に対
応する複数の書込み制御信号のうちの１つを能動状態と
し、書込みテスト動作時には、前記複数の書込み制御信
号全部を能動状態とする書込み制御回路と、対応する前
記書込み制御信号が能動状態のとき、それぞれ列選択回
路により選択された所定のディジット線に入出力データ
バスからのデータを伝達する書込み回路とを有する書込
み・消去可能な読出し専用メモリにおいて、前記書込み
制御回路に、書込みテスト動作時にのみ前記各書込み制
御信号が互いに所定の時間ずつずれて順次能動状態にな
るようにした順次遅延手段を設けた構成を有している。
応する複数の書込み制御信号のうちの１つを能動状態と
し、書込みテスト動作時には、前記複数の書込み制御信
号全部を能動状態とする書込み制御回路と、対応する前
記書込み制御信号が能動状態のとき、それぞれ列選択回
路により選択された所定のディジット線に入出力データ
バスからのデータを伝達する書込み回路とを有する書込
み・消去可能な読出し専用メモリにおいて、前記書込み
制御回路に、書込みテスト動作時にのみ前記各書込み制
御信号が互いに所定の時間ずつずれて順次能動状態にな
るようにした順次遅延手段を設けた構成を有している。
次に、本発明の実施例を図面を参照して説明する。
第１図（ａ），（ｂ）はそれぞれ本発明の第１の実施例
を示すブロック図及び書込み制御回路の回路図である。
を示すブロック図及び書込み制御回路の回路図である。
この実施例が第４図〜第７図に示された従来の書込み・
消去可能な読出し専用メモリと相違する点は、書込み制
御回路４を、書込みテスト動作時（テストモード時）に
のみ、書込み制御信号ZW0〜ZW3を互いに所定の時間ずつ
ずれて順次能動状態になるようにした順次遅延手段を含
む回路とした点にある。
消去可能な読出し専用メモリと相違する点は、書込み制
御回路４を、書込みテスト動作時（テストモード時）に
のみ、書込み制御信号ZW0〜ZW3を互いに所定の時間ずつ
ずれて順次能動状態になるようにした順次遅延手段を含
む回路とした点にある。
この書込み制御回路４は、書込み回路駆動ゲートのNAND
回路G45〜G48の１入力端に、通常モード，テストモード
を区別するNAND回路G49の出力を、遅延回路D41〜D43に
より順次遅延させて入力し、テストモード時に書込み制
御信号ZW0〜ZW3が所定の時間ずつずれて順次能動状態に
なるようにしたものである。
回路G45〜G48の１入力端に、通常モード，テストモード
を区別するNAND回路G49の出力を、遅延回路D41〜D43に
より順次遅延させて入力し、テストモード時に書込み制
御信号ZW0〜ZW3が所定の時間ずつずれて順次能動状態に
なるようにしたものである。
次に、この書込み制御回路４の動作について説明する。
通常モード時は従来例と同様であるので、テストモード
時について説明する。
時について説明する。
外部より与えられるテストモード信号MWR及び書込みス
トローブ信号WRが高レベルになると、NAND回路G49の出
力が低レベルになり、書込み回路駆動ゲートのNAND回路
G48の出力即ち書込み制御信号ZW0がまず、高レベルの能
動状態となる。
トローブ信号WRが高レベルになると、NAND回路G49の出
力が低レベルになり、書込み回路駆動ゲートのNAND回路
G48の出力即ち書込み制御信号ZW0がまず、高レベルの能
動状態となる。
NAND回路G49の出力は遅延回路D41にも入力されており、
この遅延回路D41により所定の時間d1経過後、NAND回路G
47の出力即ち書込み制御信号ZW1が能動状態となる。
この遅延回路D41により所定の時間d1経過後、NAND回路G
47の出力即ち書込み制御信号ZW1が能動状態となる。
同様にして、遅延回路D42により更に時間d2経過後、NAN
D回路G46の出力即ち書込み制御信号ZW2が能動状態とな
り、続いて遅延回路D43により更に時間d3経過後、NAND
回路G45の出力即ち書込み制御信号ZW3が能動状態とな
る。
D回路G46の出力即ち書込み制御信号ZW2が能動状態とな
り、続いて遅延回路D43により更に時間d3経過後、NAND
回路G45の出力即ち書込み制御信号ZW3が能動状態とな
る。
従って、各書込み回路5a〜5dからメモリセルアレイ１へ
流れる書込み電流は第２図に示されるように分散され
（個別）、これら書込み回路5a〜5d全体の書込み電流
（総合）の最大値を低くくすることができる。
流れる書込み電流は第２図に示されるように分散され
（個別）、これら書込み回路5a〜5d全体の書込み電流
（総合）の最大値を低くくすることができる。
第３図は本発明の第２の実施例を示す書込み制御回路の
回路図である。
回路図である。
この実施例は、遅延回路D44〜D46を全て直接NAND回路G
49の出力端と接続し、その出力をそれぞれNAND回路G47,
G46,G45に入力し、これら遅延回路D44〜D46の遅延量を
変えることにより書込み制御信号ZW0〜ZW3を順次能動状
態とするもので、遅延回路D44〜D46の各遅延量のみで駆
動タイミングが決定できる利点がある。
49の出力端と接続し、その出力をそれぞれNAND回路G47,
G46,G45に入力し、これら遅延回路D44〜D46の遅延量を
変えることにより書込み制御信号ZW0〜ZW3を順次能動状
態とするもので、遅延回路D44〜D46の各遅延量のみで駆
動タイミングが決定できる利点がある。
以上説明したように本発明は、書込みテスト動作時に複
数バイトを書込むのに、各バイトを互いに所定の時間ず
つ順次ずらして書込む構成とすることにより、各バイト
の書込み電流が分散されるので全体の書込み電流の最大
値を低くくすることができ、従って、電源配線，接地配
線の専有面積を低減することができ、かつLSIテスタやP
ROMライター等の電源駆動能力を上げなくても使用する
ことができる効果がある。
数バイトを書込むのに、各バイトを互いに所定の時間ず
つ順次ずらして書込む構成とすることにより、各バイト
の書込み電流が分散されるので全体の書込み電流の最大
値を低くくすることができ、従って、電源配線，接地配
線の専有面積を低減することができ、かつLSIテスタやP
ROMライター等の電源駆動能力を上げなくても使用する
ことができる効果がある。
第１図（ａ），（ｂ）はそれぞれ本発明の第１の実施例
を示すブロック図及び書込み制御回路の回路図、第２図
は第１図に示された実施例の書込み電流特性図、第３図
は本発明の第２の実施例を示す書込み制御回路の回路
図、第４図は従来の書込み・消去可能な読出し専用メモ
リの一例を示すブロック図、第５図〜第７図はそれぞれ
第４図に示された書込み・消去可能な読出し専用メモリ
の行選択回路、列選択回路及び書込み制御回路を示す回
路図、第８図は第４図に示された書込み・消去可能な読
出し専用メモリの書込み電流特性図である。 １……メモリセルアレイ、２……行選択回路、３……列
選択回路、4,4a,4b……書込み制御回路、5a〜5d……書
込み回路、６……読出し制御回路、７……読出し回路、
８……入出力データバス、21,31……デコーダ、D41〜D
46……遅延回路、G21〜G2n,G31〜G3m,G41〜G49……NAND
回路、I21〜I2n,I31〜I3mI41〜I43……インバータ、Q31
〜Q3m……トランジスタ。
を示すブロック図及び書込み制御回路の回路図、第２図
は第１図に示された実施例の書込み電流特性図、第３図
は本発明の第２の実施例を示す書込み制御回路の回路
図、第４図は従来の書込み・消去可能な読出し専用メモ
リの一例を示すブロック図、第５図〜第７図はそれぞれ
第４図に示された書込み・消去可能な読出し専用メモリ
の行選択回路、列選択回路及び書込み制御回路を示す回
路図、第８図は第４図に示された書込み・消去可能な読
出し専用メモリの書込み電流特性図である。 １……メモリセルアレイ、２……行選択回路、３……列
選択回路、4,4a,4b……書込み制御回路、5a〜5d……書
込み回路、６……読出し制御回路、７……読出し回路、
８……入出力データバス、21,31……デコーダ、D41〜D
46……遅延回路、G21〜G2n,G31〜G3m,G41〜G49……NAND
回路、I21〜I2n,I31〜I3mI41〜I43……インバータ、Q31
〜Q3m……トランジスタ。
Claims (1)
- 【請求項１】通常の書込み動作時には、アドレス信号に
対応する複数の書込み制御信号のうちの１つを能動状態
とし、書込みテスト動作時には、前記複数の書込み制御
信号全部を能動状態とする書込み制御回路と、対応する
前記書込み制御信号が能動状態のとき、それぞれ列選択
回路により選択された所定のディジット線に入出力デー
タバスからのデータを伝達する書込み回路とを有する書
込み・消去可能な読出し専用メモリにおいて、前記書込
み制御回路に、書込みテスト動作時にのみ前記各書込み
制御信号が互いに所定の時間ずつずれて順次能動状態に
なるようにした順次遅延手段を設けたことを特徴とする
書込み・消去可能な読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28611487A JPH0793040B2 (ja) | 1987-11-11 | 1987-11-11 | 書込み・消去可能な読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28611487A JPH0793040B2 (ja) | 1987-11-11 | 1987-11-11 | 書込み・消去可能な読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125800A JPH01125800A (ja) | 1989-05-18 |
| JPH0793040B2 true JPH0793040B2 (ja) | 1995-10-09 |
Family
ID=17700114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28611487A Expired - Lifetime JPH0793040B2 (ja) | 1987-11-11 | 1987-11-11 | 書込み・消去可能な読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793040B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203597A (ja) * | 1992-09-25 | 1994-07-22 | Nec Corp | ダイナミックｒａｍ |
| US6256224B1 (en) * | 2000-05-03 | 2001-07-03 | Hewlett-Packard Co | Write circuit for large MRAM arrays |
| KR100268434B1 (ko) * | 1997-12-29 | 2000-10-16 | 윤종용 | 반도체 메모리 장치 및 그것의 번-인 테스트방법 |
| KR100268442B1 (ko) * | 1997-12-31 | 2000-10-16 | 윤종용 | 불 휘발성 반도체 메모리 장치의 프로그램 방법 |
| US6236611B1 (en) * | 1999-12-20 | 2001-05-22 | Motorola, Inc. | Peak program current reduction apparatus and method |
| JP3902159B2 (ja) * | 2003-06-13 | 2007-04-04 | 株式会社日立製作所 | 不揮発性メモリ装置 |
| KR100694967B1 (ko) * | 2005-06-29 | 2007-03-14 | 주식회사 하이닉스반도체 | 프로그램 동작시 에러 발생 비율을 감소시키는 플래시메모리 장치 및 그 프로그램 동작 제어 방법 |
| JP4777807B2 (ja) * | 2006-03-29 | 2011-09-21 | エルピーダメモリ株式会社 | 積層メモリ |
| JP5240135B2 (ja) * | 2009-09-08 | 2013-07-17 | 富士通株式会社 | 半導体記憶装置の試験方法及び半導体記憶装置 |
| US8243532B2 (en) * | 2010-02-09 | 2012-08-14 | Infineon Technologies Ag | NVM overlapping write method |
| JP5395784B2 (ja) | 2010-12-27 | 2014-01-22 | 株式会社東芝 | 半導体記憶システム |
| JP2013097843A (ja) | 2011-11-02 | 2013-05-20 | Toshiba Corp | 半導体記憶装置 |
-
1987
- 1987-11-11 JP JP28611487A patent/JPH0793040B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01125800A (ja) | 1989-05-18 |
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