JP5014907B2 - 半導体記憶装置及びそのテスト方法 - Google Patents
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Description
・特定アドレスに対して、データを、連続、且つ高速に、書き込み・読み出しするテストや、
・UDL(ユーザ回路)を経由して書き込んだデータ信号を実スピードで読み出すテスト等を行うことが必要となるに到っている。
X2=XOR(A2、F2)、
X3=XOR(A3、F3)、
・・・
Xj=XOR(Aj、Fj)、
・・・
Xn=XOR(An、Fn)
である。
Fj=0のときは、
Xj=XOR(Aj、0)=Aj
である。
Xj=XOR(Aj、1)=/Aj
である。ここで、“/”(スラッシュ)は論理反転を表している。
{F1、F2、F3、…、Fj、…Fn}={0、0、1、…0、…、1}
とすると、
{X1、X2、X3、…、Xj、…Xn}={A1、A2、/A3、…、Aj、…/An}
となる。
とすると、
{X1、X2、X3、…、Xj、…Xn}={/A1、A2、/A3、…、/Aj、…An}
となる。
Dx={D1、D2、D3、…、Dn}
とする。
Ix={I1、I2、I3、…、In}
とする。
Kx={K1、K2、K3、…、Kn}
とする。
Ex={E1、E2、E3、…、En}
とする。
Ix=Dx、
Ex=Kx
である。
Ex=Dx
であれば、
Kx=Ix
であることから、被検査メモリ912における書き込み動作及び読み出し動作が適正に行われたと判定される。
Ix=/Dx(つまり、/Ix=Dx)であり、
また、
Ex=/Kx={/K1、/K2、/K3、…、/Kn}
である。
Ex=Dxであれば、
/Kx=/Ix
であることから、被検査メモリ912における書き込み動作及び読み出し動作が適正に行われたと判定される。
”00000”→”00010”→”00100”
とアドレス信号を生成するものとすると、アドレス変更用レジスタ915からは、
”00010”→”00000”→”00110”
を出力するように設定しなくてはならない。
データの書き込み及び読み出し可能なメモリの書き込み/読み出しを制御する信号を、書き込みモードに設定して前記メモリに与え、
前記スキャンフリップフロップに設定された値に基づき生成された、データとアドレス信号を前記メモリに供給し、
前記メモリの書き込み/読み出しを制御する信号を、読み出しモードに設定して前記メモリからの読み出しデータを、スキャンフリップフロップに取り込み、
スキャンシフト動作により前記スキャンフリップフロップに取り込まれた読み出しデータをスキャンアウト端子に出力し期待値と比較する。
RAM_MODE端子とRAM_REP端子に入力が接続された2入力ANDゲート41と、
RAM_MODE端子とRAM_BIT_DI端子に入力が接続された2入力ANDゲート42と、
RAM_MODE端子とRAM_BIT_AD端子に入力が接続された2入力ANDゲート43と、
BIST_MODE端子の信号とANDゲート42の出力信号42−56を入力とする2入力ORゲート44と、
BIST_MODE端子の信号とANDゲート43の出力信号43−57を入力とする2入力ORゲート45と、
を備えている。
RAM_MODE端子とRAM_INV端子に入力が接続された2入力ANDゲート51と、
ANDゲート51の出力信号と、BIST内部のScanFF20eの出力信号20e−10を入力する2入力EXORゲート55と、
EXORゲート55の出力信号と、BIST内部のScanFF20a(図1参照)からの信号とを入力し、テスト信号制御回路部4の出力信号43−57を選択制御信号として切り替えるセレクタ回路57と、
セレクタ回路57の出力信号をデータ入力端子に入力し、クロック信号CLKでラッチするScanFF20e(図1のBIST内部のScanFF)と、を備えている。ScanFF20eの出力信号20e−10は、データ信号として、図1のデータ信号切り替え回路(セレクタ)10に入力される。
テスト信号制御回路部4の出力信号41−31−52を入力とするインバータ回路52と、
インバータ回路52の出力信号とANDゲート51の出力信号を入力する2入力ANDゲート53と、
ANDゲート53の出力信号と、アドレス信号20d−9を入力とする2入力EXORゲート54と、
EXORゲート54の出力信号と、BIST内部信号のScanFF20c(図1参照)からの信号とを入力し、テスト信号制御回路部4の出力信号43−57を選択制御信号として切り替えるセレクタ回路56と、
セレクタ回路56の出力信号をデータ入力端子に入力し、クロック信号CLKでラッチするScanFF20d(図1のBIST内部のScanFF)と、を備えている。ScanFF20dの出力は、アドレス信号20d−9として図1のアドレス信号切り替え回路(セレクタ)9に入力される。
「テスト1」は、特定アドレスに対して実スピードでUDLを経由した書き込み・読み出しを行うテストである。
「テスト2(1)」は、特定アドレスに対して複数回連続した書き込み・読み出しを行うテストである(データ固定)。
「テスト2(2)」は、特定アドレスに対して複数回連続した書き込み・読み出しを行うテストである(データ反転)。
・特定アドレスにデータを、連続且つ実スピードで書き込み・読み出しするテスト、及び、
・UDLを経由して書き込んだデータ信号を実スピードで読み出すテスト
を実現することができる。この結果、RAMの動作に沿ったテストを実施可能としている。
2:BIST回路
3:WEB生成回路部
4:テスト信号制御回路部
5:データ・アドレス信号生成回路部
6:テストモード制御回路(ANDゲート)
7:テストモード制御回路(インバータ)
8:チップセレクト信号切り替え回路(セレクタ)
9:アドレス信号切り替え回路(セレクタ)
10:データ信号切り替え回路(セレクタ)
11:Wrapper回路(ScanFF)
12:Wrapper回路(セレクタ)
13、14、15、16、17:UDL部
20a、20b、20c、20d、20e:ScanFF(BIST内部)
31:セレクタ回路
32:ScanFF
33:インバータ回路
34:シフトレジスタ
41、42、43、51、53:ANDゲート
44、45:ORゲート
52:インバータ回路
54、55:EXORゲート
56、57:セレクタ回路
911:アドレス発生器
912:被検査メモリ
913:データ発生器
914:データ比較器
915:アドレス変更用レジスタ
916:排他的論理和回路
917:反転パターン設定用レジスタ
918:論理反転回路
919:メモリコントロール用レジスタ
919a、919b、…919n:シフトレジスタ
Claims (12)
- BIST(Built In Self Test)が、シリアルに接続自在とされ、スキャンシフト動作により0/1の任意値にそれぞれ設定される複数のスキャンフリップフロップを備え、
第1のスキャンフリップフロップの設定値に基づき、データ信号を生成し、第2のスキャンフリップフロップの設定値に基づき、アドレス信号を生成する、データ・アドレス生成回路部と、
データの書き込み及び読み出し可能なメモリの書き込み/読み出しを制御する信号を生成して前記メモリに与える書き込み/読み出し信号生成回路部と、
入力された制御信号に基づき、前記データ・アドレス信号生成回路部と、前記書き込み/読み出し信号生成回路部を制御し、前記メモリへ与えるデータ信号、アドレス信号として、前記データ・アドレス信号生成回路部からのデータ信号及び/又はアドレスを選択するテスト信号制御回路部と、
を備えている、ことを特徴とする半導体装置。 - 前記メモリへ与えるデータ信号として、前記データ・アドレス信号生成回路部からのデータ信号とユーザ定義回路経由のデータのいずれかを選択するデータ信号切り替え回路と、
前記メモリへ与えるアドレス信号として、前記データ・アドレス信号生成回路部からのアドレス信号と別のユーザ定義回路経由のアドレス信号を選択するアドレス信号切り替え回路と、
を備え、
前記テスト信号制御回路部は、前記入力された制御信号に基づき、前記データ信号切り替え回路の切り替えを制御する信号と、前記アドレス信号切り替え回路の切り替えを制御する信号とをそれぞれ生成出力する、ことを特徴とする請求項1記載の半導体装置。 - 前記メモリからの読み出しデータを保持する第3のスキャンフリップフロップを備え、前記第3のスキャンフリップフロップに取り込まれた読み出しデータは、スキャンシフト動作により、スキャン出力端子から外部に出力される、ことを特徴とする請求項1又は2記載の半導体装置。
- 前記データ・アドレス信号生成回路部が、
前記BIST内部からのデータ信号と、前記第1のスキャンフリップフロップの出力信号を帰還させた信号とを入力し、前記テスト信号制御回路部からの選択制御信号に基づき、一方を選択出力する第1のセレクタ回路を備え、
前記第1のセレクタ回路の出力信号は、前記第1のスキャンフリップフロップの入力端子に供給され、
前記テスト信号制御回路部からの制御信号に基づき、前記第1のスキャンフリップフロップの出力信号、又は、前記第1のスキャンフリップフロップの出力信号を反転した信号の一方が、前記帰還信号として、前記第1のセレクタ回路に入力される、ことを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。 - 前記データ・アドレス信号生成回路部が、
前記BIST内部からのアドレス信号と、前記第2のスキャンフリップフロップの出力信号を帰還させた信号とを入力し、前記テスト信号制御回路部からの選択制御信号に基づき、一方を選択出力する第2のセレクタ回路を備え、
前記第2のセレクタ回路の出力信号は、前記第2のスキャンフリップフロップの入力端子に供給され、
前記テスト信号制御回路部からの制御信号に基づき、前記第2のスキャンフリップフロップの出力信号、又は、前記第2のスキャンフリップフロップの出力信号を反転回路で反転した信号の一方が、前記帰還信号として、前記第2のセレクタ回路に入力される、ことを特徴とする請求項1乃至4のいずれか1項記載の半導体装置。 - 前記データ・アドレス信号生成回路部の前記第1のセレクタ回路は、前記BIST内部からのデータ信号として、第4のスキャンフリップフロップからの出力を入力する、ことを特徴とする請求項4記載の半導体装置。
- 前記データ・アドレス信号生成回路部の前記第2のセレクタ回路は、前記BIST内部からのアドレス信号として、第5のスキャンフリップフロップからの出力を入力する、ことを特徴とする請求項5記載の半導体装置。
- 前記書き込み/読み出し信号生成回路部は、クロック信号に応答して、現在の信号値を反転回路で反転した値を取り込み、保持するフリップフロップと、
前記フリップフロップの出力と、入力された書き込み/読み出し信号の一方を、前記テスト信号制御回路部からの選択制御信号に基づき選択するセレクタ回路と、
を備えている、ことを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。 - 前記書き込み/読み出し信号生成回路部が、
縦続形態に接続される複数のフリップフロップよりなるシフトレジスタを備え、
前記シフトレジスタの出力信号を反転回路で反転した値が、前記シフトレジスタの入力に入力され、
前記シフトレジスタの出力信号と、入力された書き込み/読み出し信号の一方を、前記テスト信号制御回路部からの選択制御信号に基づき選択するセレクタ回路を備えている、ことを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。 - 前記書き込み/読み出し信号生成回路部において、前記フリップフロップがスキャンフリップフロップよりなる、ことを特徴とする請求項8又は9記載の半導体装置。
- BIST(Built In Self Test)内のスキャンフリップフロップに設定された値に基づき、データとアドレス信号をそれぞれ生成し、
データの書き込み及び読み出し可能なメモリの書き込み/読み出しを制御する信号を、書き込みモードに設定して前記メモリに与え、
前記スキャンフリップフロップに設定された値に基づき生成された、データとアドレス信号を前記メモリに供給し、
前記メモリの書き込み/読み出しを制御する信号を、読み出しモードに設定して前記メモリからの読み出しデータを、スキャンフリップフロップに取り込み、
スキャンシフト動作により前記スキャンフリップフロップに取り込まれた読み出しデータをスキャンアウト端子に出力し期待値と比較する半導体装置のテスト方法であって、
前記スキャンフリップフロップに設定された値に基づき生成された、データとアドレス信号、又は、ユーザ定義回路を経由したデータとアドレス信号のいずれかを選択して前記メモリに与える工程を含む、ことを特徴とする半導体装置のテスト方法。 - BIST(Built In Self Test)内のスキャンフリップフロップに設定された値に基づき、データとアドレス信号をそれぞれ生成し、
データの書き込み及び読み出し可能なメモリの書き込み/読み出しを制御する信号を、書き込みモードに設定して前記メモリに与え、
前記スキャンフリップフロップに設定された値に基づき生成された、データとアドレス信号を前記メモリに供給し、
前記メモリの書き込み/読み出しを制御する信号を、読み出しモードに設定して前記メモリからの読み出しデータを、スキャンフリップフロップに取り込み、
スキャンシフト動作により前記スキャンフリップフロップに取り込まれた読み出しデータをスキャンアウト端子に出力し期待値と比較する半導体装置のテスト方法であって、
前記スキャンフリップフロップに設定された値を反転した値に基づき生成されたデータ信号又はアドレス信号を前記メモリに与える工程を含む、ことを特徴とする半導体装置のテスト方法。
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