KR20090008152A

KR20090008152A - 반도체 기억 장치 및 그의 테스트 방법

Info

Publication number: KR20090008152A
Application number: KR1020080069258A
Authority: KR
Inventors: 다카요시 산노미야
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2007-07-17
Filing date: 2008-07-16
Publication date: 2009-01-21
Also published as: JP5014907B2; US20090022000A1; KR100960254B1; US7971116B2; JP2009026351A

Abstract

과제

BIST 회로를 사용한 테스트에 있어서, 반도체 메모리의 특정 어드레스에 데이터를 연속 또한 고속으로 기록·판독하는 테스트를 실현할 수 있는 반도체 장치의 제공.

해결 수단

BIST (2) 가 복수의 스캔 플립플롭 (ScanFF) 을 구비하고, ScanFF 의 설정값에 기초하여 데이터 신호 (20e-10) 와 어드레스 신호 (20d-9) 를 각각 생성하는 데이터·어드레스 신호 생성 회로부 (5) 와, ScanFF 의 값에 기초하여 반도체 메모리 (1) 의 기록/판독을 제어하는 신호 WEB 을 생성하는 WEB 생성 회로부 (3) 와, 입력된 제어 신호에 기초하여, 데이터·어드레스 신호 생성 회로부 (5) 와 WEB 생성 회로부 (3) 를 제어하고, 셀렉터 (10, 9) 를 제어하며, 메모리 (1) 에 입력하는 데이터, 어드레스 신호를, 데이터·어드레스 신호 생성 회로부 (5) 로부터의 데이터와 어드레스 신호, 또는 사용자 정의 회로 (UDL : 15, 16) 를 경유한 데이터와 어드레스 신호를 선택 제어하는 테스트 신호 제어 회로부 (4) 를 구비한다.

스캔 플립플롭, 데이터·어드레스 신호 생성 회로부, 제어 신호

Description

반도체 기억 장치 및 그의 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF TESTING THE SAME}

본 발명은 반도체 장치에 관련되고, 특히 RAM (Random Access Memory) 을 탑재한 장치의 테스트에 바람직한 구성에 관한 것이다.

SoC (System on Chip) 에 탑재된 RAM 의 테스트는, 일반적으로, BIST (Built In Self Test) 회로에 형성된 알고리즘에 따른 패턴을 사용하여 실시된다. BIST 는, 디바이스 내의 피테스트 회로 (Circuit Under Test) 에 공급하는 테스트 패턴을 발생시키는 테스트 패턴 생성기와, 피테스트 회로로부터의 출력 패턴을 압축하는 테스트 패턴 압축기와, 압축된 테스트 패턴을 기대 출력 패턴과 비교하는 비교기를 디바이스 내에 장착함으로써 자기 테스트를 실시한다.

반도체 프로세스의 미세화에 수반하여, SoC 에 탑재한 RAM 에 있어서,

·특정 어드레스에 대하여, 데이터를 연속 또한 고속으로 기록·판독하는 테스트나,

·UDL (사용자 회로) 을 경유하여 기록한 데이터 신호를 실속도로 판독하는 테스트 등을 실시하는 것이 필요해지기에 이르렀다.

도 12 는, 특허 문헌 1 에 개시된 구성 (특허 문헌 1 의 도 1) 을 나타내는 도면이다. 도 12 에 있어서, 911 은 어드레스 발생기, 912 는 검사 대상의 메모리 (피검사 메모리), 913 은 데이터 발생기, 914 는 데이터 비교기, 915 는 플립플롭 군으로 이루어지는 어드레스 변경용 레지스터, 916 은 배타적 논리합 (XOR) 회로, 917 은 시프트 레지스터로 이루어지는 반전 패턴 설정용 레지스터, 918 은 논리 반전 회로 (인버터), 919 는 시프트 레지스터 (919a, 919b … 919n) 로 이루어지는 메모리 제어용 레지스터이다.

어드레스 발생기 (911) 는, 클록 (CLK) 에 동기하여 검사 어드레스를 발생시킨다.

데이터 발생기 (913) 는, 클록 (CLK) 에 동기하여 테스트용 데이터를 발생시킨다.

데이터 비교기 (914) 는, 클록 (CLK) 에 동기하여, 데이터 발생기 (913) 로부터의 데이터와, 피검사 메모리 (912) 로부터의 데이터의 비교를 실시하고, 판정 신호 (PASS/FAIL) 를 출력한다.

논리 반전 회로 (918) 는, 데이터 발생기 (913) 의 출력과 피검사 메모리 (912) 의 입력 사이, 및 피검사 메모리 (912) 의 출력과 데이터 비교기 (914) 의 입력 사이에 개삽되어 있다.

반전 패턴 설정용 레지스터 (917) 는, 클록 (CLK) 에 동기하여 주기적으로 데이터 시프트하는 시프트 레지스터의 LSB (Least Significant Bit) 신호를, 논리 반전 회로 (918) 에 출력한다.

논리 반전 회로 (918) 는, 반전 패턴 설정용 레지스터 (917) 로부터의 LSB 신호가 "0" 일 때에는 비반전이며, LSB 신호가 "1" 일 때에는 반전이 된다.

메모리 제어용 레지스터 (919) 에 있어서의 시프트 레지스터 (919a, 919b, …, 919n) 는, 클록 (CLK) 에 동기하여 주기적으로 데이터 시프트하고, 피검사 메모리 (912) 에 대한 메모리 제어 신호를 생성하여 피검사 메모리 (912) 에 출력한다.

배타적 논리합 회로 (916) 는, 어드레스 발생기 (911) 로부터 출력되는 어드레스와 어드레스 변경용 레지스터 (915) 로부터 출력되는 변경용 데이터와의 배타적 논리합을 연산하고, 배타적 논리합 연산 결과 신호를, 직접 메모리 어드레스로서 피검사 메모리 (912) 에 출력한다.

어드레스 변경용 레지스터 (915), 반전 패턴 설정용 레지스터 (917), 논리 반전 회로 (918), 및 메모리 제어용 레지스터 (919) 에 임의의 값을 설정함으로써, 어드레스 발생기 (911) 나 데이터 발생기 (913) 가 본래 발생하는 데이터 및 메모리 제어 신호를 임의로 변경할 수 있다.

어드레스 변경용 레지스터 (915) 에 설정하는 비트열에 따라 어드레스 중의 임의의 비트를 반전시킬 수 있다.

어드레스 발생기 (911) 로부터 출력되는 어드레스의 비트열을 A1, A2, A3, …, Aj, … An 으로 한다. 어드레스 변경용 레지스터 (915) 로부터 출력되는 변경용 데이터의 비트열을 F1, F2, F3, …, Fj, … Fn 으로 한다. 배타적 논리합 회로 (916) 로부터 출력되는 배타적 논리합 신호의 비트열을 X1, X2, X3, …, Xj, … Xn 으로 하면, 이하의 관계식이 성립된다.

이다.

여기서, Xj ＝ XOR (Aj, Fj) 을 예로 들면,

Fj ＝ 0 일 때에는,

Xj ＝ XOR (Aj, 0) ＝ Aj

이다.

Fj ＝ 1 일 때에는,

Xj ＝ XOR (Aj, 1) ＝ /Aj

이다. 여기서, "/" (슬래시) 는 논리 반전을 나타내고 있다.

어드레스 변경용 레지스터 (915) 로부터 출력되는 변경용 데이터의 비트열 {F1, F2, F3, …, Fj, … Fn} 을 어떻게 설정하는지에 따라, 배타적 논리합 신호의 어드레스 {X1, X2, X3, …, Xj, … Xn} 를 임의로 변경할 수 있다.

예를 들어,

{F1, F2, F3, …, Fj, … Fn} ＝ {0, 0, 1, … 0, …, 1}

로 하면,

{X1, X2, X3, …, Xj, … Xn} ＝ {A1, A2, /A3, …, Aj, …/An}

이 된다.

또한, {F1, F2, F3, …, Fj, … Fn} ＝ {1, 0, 1, … 1, …, 0}

으로 하면,

{X1, X2, X3, …, Xj, … Xn} ＝ {/A1, A2, /A3, …, /Aj, …An}

이 된다.

어드레스 발생기 (911) 로부터 출력되는 어드레스는, 주기적으로 전체 어드레스를 지시한다. 따라서, 어드레스 변경용 레지스터 (915) 와 배타적 논리합 회로 (916) 를 사용하여, 어드레스 발생기 (911) 로부터의 어드레스의 임의의 비트를 반전시킴으로써, 어드레스의 액세스 순서를 변경할 수 있다.

이어서, 논리 반전 회로 (918) 의 기능에 대하여 설명한다.

데이터 발생기 (913) 로부터 출력되는 비트열 (Dx) 을,

Dx ＝ {D1, D2, D3, …, Dn}

으로 한다.

논리 반전 회로 (918) 로부터 피검사 메모리 (912) 에 출력되는 비트열 (Ix) 을,

Ix ＝ {I1, I2, I3, …, In}

으로 한다.

또, 피검사 메모리 (912) 로부터 판독되는 비트열 (Kx) 을,

Kx ＝ {K1, K2, K3, …, Kn}

으로 한다.

논리 반전 회로 (918) 로부터 데이터 비교기 (914) 에 출력되는 비트열 (Ex) 을,

Ex ＝ {E1, E2, E3, …, En}

으로 한다.

데이터 비교기 (914) 에서는, 기록에 출력한 기대값으로서의 비트열 (Dx) 과 판독 비트열 (Ex) 을 비교한다.

반전 패턴 설정용 레지스터 (917) 의 LSB 신호 ＝ 0 일 때에는, 논리 반전 회로 (918) 는 비반전 상태이며,

Ix ＝ Dx,

Ex ＝ Kx

이다.

비트열 (Dx) 과 비트열 (Ex) 을 비교하여,

Ex ＝ Dx

이면,

Kx ＝ Ix

이기 때문에, 피검사 메모리 (912) 에 있어서의 기록 동작 및 판독 동작이 적정하게 실시되었다고 판정된다.

한편, LSB 신호 ＝ 1 일 때에는, 논리 반전 회로 (918) 는 반전 상태이며,

Ix ＝ /Dx (요컨데, /Ix ＝ Dx) 이며,

또한,

Ex ＝ /Kx ＝ {/K1, /K2, /K3, …, /Kn}

이다.

비트열 (Dx) 과 비트열 (Ex) 을 비교하여,

Ex ＝ Dx 이면,

/Kx ＝ /Ix

테스트용 데이터의 기록에 대하여, 일정 주기로 반전, 비반전을 반복함으로써, 각 어드레스에 맞추어 임의의 테스트용 데이터를 피검사 메모리 (912) 에 기록할 수 있다.

메모리 디바이스의 검사에서 비교하는 데이터는, 상기와 같이, 반드시 기록을 실시한 데이터로서, 기록시에도 판독시에도, 동일한 인버터 동작을 시키기 때문에, 주기적인 변경에 관계없이 비교가 가능해진다.

또, 피검사 메모리 (912) 의 제어 신호에 대해서도, 메모리 제어용 레지스터 (919) 에서의 설정에 따라 임의로 변경할 수 있기 때문에, 필요에 따른 메모리 제어 상태를 실현할 수 있다.

[특허 문헌 1] 일본 공개특허공보 2005-004822호

특허 문헌 1 의 개시 사항은, 본서에 인용으로서 받아들여져 기재되어 있는 것으로 한다. 이하의 분석은, 본 발명에 의해 부여된 것이다.

도 12 에 나타낸 구성에 있어서는, RAM 의 특정 어드레스에 데이터의 연속 기록·판독을 하는 경우, 어드레스 변경용 레지스터 (915) 와 배타적 논리합 회로 (916) 에 의해 특정한 어드레스를 생성할 수 있다.

그러나, 예를 들어 어드레스를 "00010" 으로 고정시키고자 하는 경우에, 클록 (CLK) 에 동기하여, 어드레스 발생기 (911) 가 예를 들어,

"00000" → "00010" → "00100"

으로 어드레스 신호를 생성하는 것으로 하면, 어드레스 변경용 레지스터 (915) 로부터는,

"00010" → "00000" → "00110"

을 출력하도록 설정하지 않으면 안된다.

즉, 배타적 논리합 회로 (916) 에 있어서, 어드레스 발생기 (911) 로부터의 어드레스 "00000", "00010", "00100" 에 대하여, 어드레스 변경용 레지스터 (915) 로부터의 값 "00010", "00000", "00110" 으로 각각 배타적 논리합을 취하면, 배타적 논리합 회로 (916) 의 출력으로부터 고정된 어드레스값 "00010" 이 피검사 메모리 (912) 에 공급되게 된다.

이와 같이, 클록 (CLK) 에 동기하여 동작하는 어드레스 발생기 (911) 에 대 하여, 임의로 지정되는 어드레스값으로 고정시키기 위한 값을 어드레스 변경용 레지스터 (915) 로부터, 수시로 배타적 논리합 회로 (916) 에 출력시키는 경우, 어드레스 변경용 레지스터 (915) 에 접속되는 버스 (도 12 에서는 도시 생략) 의 기록 사이클에 좌우된다. 이 때문에, 피검사 메모리 (912) 에 대하여 임의의 어드레스값으로 고정시켜 테스트하는 등, 특정 어드레스에 데이터를 연속, 또한 고속으로 기록·판독하는 테스트를 실시하는 것은 곤란하다.

본원에서 개시되는 발명은, 개략 이하의 구성으로 되어 있다.

본 발명의 하나의 측면 (양태) 의 반도체 장치에 있어서는, BIST (Built In Self Test) 가, 직렬로 자유롭게 접속할 수 있게 되어 있고, 스캔 시프트 동작에 의해 0/1 의 임의값으로 각각 설정되는 복수의 스캔 플립플롭을 구비하고, 제 1 스캔 플립플롭의 설정값에 기초하여 데이터 신호를 생성하고, 제 2 스캔 플립플롭의 설정값에 기초하여 어드레스 신호를 생성하는, 데이터·어드레스 신호 생성 회로부와, 데이터의 기록 및 판독 가능한 메모리의 기록/판독을 제어하는 신호 (WEB 신호) 를 생성하여 상기 메모리에 공급하는 기록/판독 신호 생성 회로부 (WEB 생성 회로부) 와, 입력된 제어 신호에 기초하여, 상기 데이터·어드레스 신호 생성 회로부와, 상기 기록/판독 신호 생성 회로부를 제어하고 상기 메모리에 공급하는 데이터 신호, 어드레스 신호로서, 상기 데이터·어드레스 신호 생성 회로부로부터의 데이터 신호 및/또는 어드레스를 선택하는 테스트 신호 제어 회로부를 구비하고 있다.

본 발명에 있어서는, 상기 메모리에 공급하는 데이터 신호로서, 상기 데이터·어드레스 신호 생성 회로부로부터의 데이터 신호와 사용자 정의 회로를 경유한 데이터 중 어느 하나를 선택하는 데이터 신호 전환 회로와, 상기 메모리에 공급하는 어드레스 신호로서, 상기 데이터·어드레스 신호 생성 회로부로부터의 어드레스 신호와 다른 사용자 정의 회로를 경유한 어드레스 신호를 선택하는 어드레스 신호 전환 회로를 구비하고, 상기 테스트 신호 제어 회로부는, 상기 데이터 신호 전환 회로의 전환을 제어하는 신호와, 상기 어드레스 신호 전환 회로의 전환을 제어하는 신호를 각각 생성 출력한다.

본 발명에 있어서, 상기 메모리로부터의 판독 데이터를 유지하는 제 3 스캔 플립플롭을 구비하고, 상기 제 3 스캔 플립플롭에 입력된 판독 데이터는, 스캔 시프트 동작에 의해 스캔 출력 단자로부터 외부로 출력되는 구성으로 해도 된다.

본 발명에 있어서, 상기 데이터·어드레스 신호 생성 회로부는, 상기 BIST 내부로부터의 데이터 신호와, 상기 제 1 스캔 플립플롭의 출력 신호를 귀환시킨 신호를 입력하고, 상기 테스트 신호 제어 회로부로부터의 선택 제어 신호에 기초하여, 일방을 선택 출력하는 제 1 셀렉터 회로를 구비하고, 상기 제 1 셀렉터 회로의 출력 신호는, 상기 제 1 스캔 플립플롭의 입력 단자에 공급되고, 상기 테스트 신호 제어 회로부로부터의 제어 신호에 기초하여, 상기 제 1 스캔 플립플롭의 출력 신호, 또는 상기 제 1 스캔 플립플롭의 출력 신호를 반전시킨 신호의 일방이, 상기 귀환 신호로서 상기 제 1 셀렉터 회로에 입력되는 구성으로 해도 된다.

본 발명에 있어서, 상기 데이터·어드레스 신호 생성 회로부는, 상기 BIST 내부로부터의 어드레스 신호와, 상기 제 2 스캔 플립플롭의 출력 신호를 귀환시킨 신호를 입력하고, 상기 테스트 신호 제어 회로부로부터의 선택 제어 신호에 기초하여, 일방을 선택 출력하는 제 2 셀렉터 회로를 구비하고, 상기 제 2 셀렉터 회로의 출력 신호는, 상기 제 2 스캔 플립플롭의 입력 단자에 공급되고, 상기 테스트 신호 제어 회로부로부터의 제어 신호에 기초하여, 상기 제 2 스캔 플립플롭의 출력 신호, 또는 상기 제 2 스캔 플립플롭의 출력 신호를 반전 회로에서 반전시킨 신호의 일방이, 상기 귀환 신호로서 상기 제 2 셀렉터 회로에 입력되는 구성으로 해도 된다.

본 발명에 있어서, 상기 데이터·어드레스 신호 생성 회로부의 상기 제 1 셀렉터 회로는, 상기 BIST 내부로부터의 데이터 신호로서, 제 4 스캔 플립플롭으로부터의 출력을 입력하는 구성으로 해도 된다.

본 발명에 있어서, 상기 데이터·어드레스 신호 생성 회로부의 상기 제 2 셀렉터 회로는, 상기 BIST 내부로부터의 어드레스 신호로서, 제 5 스캔 플립플롭으로부터의 출력을 입력하는 구성으로 해도 된다.

본 발명에 있어서, 상기 기록/판독 신호 생성 회로부 (WEB 생성 회로부) 는, 클록 신호에 응답하여, 현재의 신호값을 반전 회로에서 반전시킨 값을 입력하고, 유지하는 플립플롭과, 상기 플립플롭의 출력과, 입력된 기록/판독 신호의 일방을, 상기 테스트 신호 제어 회로부로부터의 선택 제어 신호에 기초하여 선택하는 셀렉터 회로를 구비하고 있는 구성으로 해도 된다.

본 발명에 있어서, 상기 기록/판독 신호 생성 회로부 (WEB 생성 회로부) 는, 종속 (縱續) 형태로 접속되는 복수의 플립플롭으로 이루어지는 시프트 레지스터를 구비하고, 상기 시프트 레지스터의 출력 신호를 반전 회로에서 반전시킨 값이, 상기 시프트 레지스터의 입력에 입력되고, 상기 시프트 레지스터의 출력 신호와, 입력된 기록/판독 신호의 일방을, 상기 테스트 신호 제어 회로부로부터의 선택 제어 신호에 기초하여 선택하는 셀렉터 회로를 구비하고 있는 구성으로 해도 된다. 본 발명에 있어서, 상기 기록/판독 신호 생성 회로부 (WEB 생성 회로부) 에 있어서, 상기 플립플롭이 스캔 플립플롭으로 이루어지는 구성으로 해도 된다.

본 발명의 하나의 측면에 관련된 방법에 있어서는, BIST (Built In Self Test) 내의 스캔 플립플롭에 설정된 값에 기초하여, 데이터와 어드레스 신호를 각각 생성하고, 데이터의 기록 및 판독 가능한 메모리의 기록/판독을 제어하는 신호를, 기록 모드로 설정하여 상기 메모리에 공급하고, 상기 스캔 플립플롭에 설정된 값에 기초하여 생성된, 데이터와 어드레스 신호를 상기 메모리에 공급하고, 상기 메모리의 기록/판독을 제어하는 신호를, 판독 모드로 설정하여 상기 메모리로부터의 판독 데이터를 스캔 플립플롭에 입력하고, 스캔 시프트 동작에 의해 상기 스캔 플립플롭에 입력된 판독 데이터를 스캔 아웃 단자에 출력하여 기대값과 비교한다.

본 발명에 관련된 방법에 있어서, 상기 스캔 플립플롭에 설정된 값에 기초하여 생성된, 데이터와 어드레스 신호, 또는 사용자 정의 회로를 경유한 데이터와 어드레스 신호 중 어느 하나를 선택하여 상기 메모리에 공급하는 공정을 포함하도록 해도 된다. 혹은, 본 발명에 관련된 방법에 있어서, 상기 스캔 플립플롭에 설정된 값을 반전시킨 값에 기초하여, 생성된 데이터 신호 또는 어드레스 신호를 상 기 메모리에 공급하도록 해도 된다.

본 발명에 의하면, 반도체 메모리의 특정 어드레스에 데이터를 연속, 또한 고속으로 기록·판독하는 테스트를 실현할 수 있다. 또한, 본 발명에 의하면, 사용자 정의 회로 (UDL) 를 경유하여 기록한 데이터 신호를 실속도로 판독하는 테스트를 실현 가능하게 하고 있다.

상기한 본 발명에 대하여 더욱 상세하게 서술하기 위하여 첨부 도면을 참조하여 실시예를 설명한다. 본 발명에 있어서는, BIST (Built In Self Test) 회로 (2) 내에, 스캔 테스트시에 직렬로 접속되고, 스캔 시프트 동작에 의해 0/1 의 임의값으로 설정되는 복수의 스캔 플립플롭을 구비하고, 스캔 플립플롭의 설정값에 기초하여 데이터를 생성하고, 스캔 플립플롭의 설정값에 기초하여 어드레스를 생성하는, 데이터·어드레스 신호 생성 회로부 (5) 와, 반도체 메모리 (1) 의 기록/판독을 제어하는 신호 (WEB 신호) 를 생성하는 WEB 생성 회로부 (3) 와, 입력된 제어 신호에 따라 데이터·어드레스 신호 생성 회로부 (5) 와 WEB 생성 회로부 (3) 를 제어하고, 반도체 메모리 (1) 에 입력하는 데이터와 어드레스 신호로서, 데이터·어드레스 신호 생성 회로부 (5) 로부터의 데이터와 사용자 정의 회로 (16) 를 경유한 데이터, 데이터·어드레스 신호 생성 회로부 (5) 로부터의 어드레스와 사용자 정의 회로 (15) 를 경유한 어드레스 신호를 선택하는 셀렉터 (10, 9) 를 제어하는 테스트 신호 제어 회로부 (4) 를 구비하고, 반도체 메모리 (1) 의 데이터와 어드레 스에 임의의 값을 설정하여, 특정 어드레스에 데이터를 연속, 또한 고속으로 기록·판독하는 테스트를 실현할 수 있다.

도 1 은, 본 발명의 일 실시예의 구성을 나타내는 도면이다. 도 1 에서는 간단히, 설명의 간략화를 위하여, RAM 의 어드레스 (AD) 단자와 데이터 입력 (DI) 단자, 데이터 출력 (DO) 단자는 하나로 구성하고 있다.

도 1 을 참조하면, 본 발명의 제 1 실시예에 있어서는, RAM (1) 의 WEB (Write Enable Bar) 신호 (LOW 에서 Write 액세스, HIGH 에서 Read 액세스) 를 제어하는 WEB 생성 회로부 (3) 와, BIST 회로 (2) 의 스캔 플립플롭 (ScanFF) 을 사용하여 RAM (1) 의 데이터 및 어드레스 신호를 생성하는 데이터·어드레스 신호 생성 회로부 (5) 와, WEB 생성 회로부 (3) 와, 데이터·어드레스 신호 생성 회로부 (5) 의 제어, 및 RAM (1) 에 입력하는 데이터값과 어드레스값의 경로를 UDL (User Defined Logic) 부 (15), UDL부 (16) 측으로 할지, 혹은 데이터·어드레스 신호 생성 회로부 (5) 측으로 할지를 제어하는 테스트 신호 제어 회로부 (4) 를 갖고 있다.

WEB 생성 회로부 (3) 는, UDL부 (14) 와 CLK 단자, 및 테스트 신호 제어 회로부 (4) 로부터의 신호 (41-31-52) 를 입력으로 하고, 출력 단자는 RAM (1) 의 WEB 단자에 접속되어 있다.

데이터·어드레스 신호 생성 회로부 (5) 는, RAM_MODE 단자와, RAM_INV 단자와, CLK 단자와, 테스트 신호 제어 회로부 (4) 로부터의 신호 (42-56, 43-57, 41-31-52) 를 입력으로 한다.

데이터·어드레스 신호 생성 회로부 (5) 의 출력 (20d-9 와 20e-10) 은, 어드레스 신호 전환 회로 (셀렉터 : 9) 와 데이터 신호 전환 회로 (셀렉터 : 10) 에 각각 접속된다.

어드레스 신호 전환 회로 (9), 데이터 신호 전환 회로 (10) 는, RAM (1) 의 어드레스 단자 (AD) 와 데이터 단자 (DI) 에 입력하는 어드레스값, 데이터값을 UDL (15), UDL (16) 측으로부터 공급할지, 데이터·어드레스 신호 생성 회로부 (5) 측으로부터 공급할지를 선택하는, 어드레스 신호 전환 회로 (9) 와 데이터 신호 전환 회로 (10) 에 있어서의 선택의 전환은, 테스트 신호 제어 회로부 (4) 의 출력 신호 (44-9, 45-10) 에 의해 각각 개별적으로 제어된다. 특별히 제한되지 않지만, 어드레스 신호 전환 회로 (9) 와 데이터 신호 전환 회로 (10) 는 BIST (2) 내에 포함된다.

테스트 신호 제어 회로부 (4) 는, RAM_MODE 단자와, RAM_REP 단자와, RAM_BIT_DI 단자와, RAM_BIT_AD 단자와, BIST_MODE 단자로부터 신호가 입력된다. 또한, 테스트 신호 제어 회로부 (4) 에 입력되는 제어 신호는 어디까지나 일례로서 나타낸 것으로서, 본 발명은 이러한 구성에만 한정되는 것이 아님은 물론이다.

테스트 신호 제어 회로부 (4) 의 출력 (41-31-52) 은, WEB 생성 회로부 (3) 와, 데이터·어드레스 신호 생성 회로부 (5) 에 접속된다.

테스트 신호 제어 회로부 (4) 의 출력 (44-9, 45-10) 은, 데이터 신호 전환 회로 (셀렉터 : 9) 의 선택 제어 단자와 어드레스 신호 전환 회로 (셀렉터 : 10) 의 선택 제어 단자에 각각 접속된다.

테스트 신호 제어 회로부 (4) 의 출력 (42-56, 43-57) 은, 데이터·어드레스 신호 생성 회로부 (5) 에 접속된다.

또한, 도 1 에 나타내는 예에서는, 데이터 신호 전환 회로 (10) 로부터 출력되어, RAM (1) 의 데이터 단자 (DI) 에 공급되는 데이터 신호는, 플립플롭 (ScanFF: 11) 에 입력된다. 플립플롭 (11) 의 출력과 RAM (1) 의 출력 (DO) 은 셀렉터 (12) 에 입력되고, 선택된 신호가 UDL부 (17) 에 출력된다. TEST_MODE 신호와 RAM_MODE 신호를 인버터 (7) 에서 반전시킨 신호를 입력으로 하는 2 입력 AND 게이트 (6) 의 출력이 셀렉터 (12) 의 선택 제어 신호로서 사용되고, TEST_MODE ＝ 1, RAM_MODE ＝ 0 일 때에, 셀렉터 (12) 는, 데이터 신호 전환 회로 (10) 의 출력을 선택하고 (RAM (1) 에 대한 기록 데이터를 RAM (1) 을 경유하지 않고 그대로 출력), 그 외의 경우, 셀렉터 (12) 는 RAM (1) 의 출력을 선택한다. 셀렉터 (12) 의 출력은, BIST (2) 내의 ScanFF (20b) 의 입력 단자에 접속되어 있다.

도 2(A) 는, 도 1 의 WEB 생성 회로부 (3) 의 구성의 일례를 나타내는 도면이다. 도 2(A) 를 참조하면, WEB 생성 회로부 (3) 는, RAM (1) 의 WEB 단자에 출력이 접속된 셀렉터 회로 (31) 를 구비하고 있다. 셀렉터 회로 (31) 는, UDL부 (14) 로부터의 출력과 ScanFF (32) 의 출력을 입력하고, 테스트 신호 제어 회로부 (4) 로부터의 출력 신호 (41-31-52) 를 선택 제어 신호로서 입력한다. ScanFF (32) 는 클록 단자에 클록 신호 (CLK) 를 입력하고, ScanFF (32) 의 데이터 출력 단자로부터의 출력 신호를 인버터 (33) 에서 반전시킨 신호를 데이터 입력 단 자에 입력한다.

도 2(B) 는, 도 2(A) 의 WEB 생성 회로부 (3) 의 동작을 설명하는 도면이다. 셀렉터 회로 (31) 는, 테스트 신호 제어 회로부 (4) 로부터의 출력 신호 (41-31-52) 가 0 일 때에는 UDL부 (14) 로부터의 출력 신호를 선택 출력하고, 테스트 신호 제어 회로부 (4) 로부터의 출력 신호 (41-31-52) 가 1 일 때에는 ScanFF (32) 의 출력을 선택 출력한다.

도 3 은, 도 1 의 테스트 신호 제어 회로부 (4) 의 구성의 일례를 나타내는 도면이다. 도 3 을 참조하면, 테스트 신호 제어 회로부 (4) 는,

RAM_MODE 단자와 RAM_REP 단자에 입력이 접속된 2 입력 AND 게이트 (4-1) 와,

RAM_MODE 단자와 RAM_BIT_DI 단자에 입력이 접속된 2 입력 AND 게이트 (42) 와,

RAM_MODE 단자와 RAM_BIT_AD 단자에 입력이 접속된 2 입력 AND 게이트 (43) 와,

BIST_MODE 단자의 신호와 AND 게이트 (42) 의 출력 신호 (42-56) 를 입력으로 하는 2 입력 OR 게이트 (44) 와,

BIST_MODE 단자의 신호와 AND 게이트 (43) 의 출력 신호 (43-57) 를 입력으로 하는 2 입력 OR 게이트 (45) 를 구비하고 있다.

AND 게이트 (41) 의 출력 신호 (41-31-52) 는, WEB 생성 회로부 (3) 와 데이터·어드레스 신호 생성 회로부 (5) 에 공급된다.

AND 게이트 (42) 의 출력 신호 (42-56) 는, 데이터·어드레스 신호 생성 회로부 (5) 에 공급된다.

AND 게이트 (43) 의 출력 신호 (43-57) 는, 데이터·어드레스 신호 생성 회로부 (5) 에 공급된다.

OR 게이트 (44) 의 출력 신호 (44-9) 는, 어드레스 신호 전환 회로 (9) 의 선택 제어 신호로서 공급된다.

OR 게이트 (45) 의 출력 신호 (45-10) 는, 데이터 신호 전환 회로 (10) 의 선택 제어 신호로서 공급된다.

도 4(A), 도 4(B) 는, 도 3 의 테스트 신호 제어 회로부 (4) 의 동작을 설명하는 도면이다.

도 4(A) 의 케이스 1 로부터 케이스 5 의 입력 신호 RAM_MODE, BIST_MODE, RAM_REP, RAM_BIT_DI, RAM_BIT_AD 에 대하여, 출력 신호 (41-31-52, 44-9, 45-10, 42-56, 43-57) 는 도 4(B) 에 나타내는 값을 취한다. 또한, 도 4(A) 에 있어서, X 는 돈 케어 (Don't care) 를 나타내고 있다.

케이스 1 (RAM_MODE ＝ 0, BIST_MODE ＝ 0) 에서는, 도 3 의 테스트 신호 제어 회로부 (4) 의 OR 게이트 (44, 45) 의 출력 신호 (44-9, 45-10) 는 0 이다. 이 때, 도 1 의 어드레스 신호 전환 회로 (9) 와 데이터 신호 전환 회로 (10) 는, UDL (15), UDL (16) 을 경유한 신호를, RAM (1) 의 AD (어드레스), DI (데이터) 로서 선택한다. 또한, 셀렉터 (8) 는, UDL (13) 로부터의 신호를 RAM (1) 의 CSB (칩 셀렉트 바) 로서 선택한다.

케이스 2 (RAM_MODE ＝ 0, BIST_MODE ＝ 1) 에서는, 도 3 의 테스트 신호 제어 회로부 (4) 의 OR 게이트 (44, 45) 의 출력 신호 (44-9, 45-10) 는 1 이다. 이 때, 도 1 의 어드레스 신호 전환 회로 (9) 와 데이터 신호 전환 회로 (10) 는, 데이터·어드레스 신호 생성 회로부 (5) 로부터의 신호 (20d-9, 20e-10) 를 RAM (1) 의 AD (어드레스), DI (데이터) 로서 선택한다.

케이스 3 (RAM_MODE ＝ 1, RAM_REP ＝ 1) 에서는, 도 3 의 테스트 신호 제어 회로부 (4) 의 AND 게이트 (41) 의 출력 신호 (41-31-52) 가 1 이 된다. 또한, RAM_MODE ＝ 1 을 받고, 도 1 의 셀렉터 (8) 는, RAM_CSB 를 RAM (1) 의 CSB (칩 셀렉트 신호 : LOW 레벨에서 액티브) 로서 선택한다.

케이스 4 (RAM_MODE ＝ 1, RAM_BIT_DI ＝ 1) 에서는, 도 3 의 테스트 신호 제어 회로부 (4) 의 AND 게이트 (42) 의 출력 신호 (42-56) 가 1, OR 게이트 (44) 의 출력 신호 (44-9) 는 1 이다. 이 때, 도 1 의 어드레스 신호 전환 회로 (9) 는, 데이터·어드레스 신호 생성 회로부 (5) 로부터의 어드레스 신호 (20d-9) 를 RAM (1) 의 AD (어드레스) 로서 선택하고, 데이터 신호 전환 회로 (10) 는 UDL (16) 로부터의 신호를 RAM (1) 의 DI (데이터) 로서 선택한다.

케이스 5 (RAM_MODE ＝ 1, RAM_BIT_AD ＝ 1) 에서는, 테스트 신호 제어 회로부 (4) 의 AND 게이트 (43) 의 출력 신호 (43-57) 가 1, OR 게이트 (45) 의 출력 신호 (45-10) 가 1 이다. 이 때, 도 1 의 데이터 신호 전환 회로 (10) 는, 데이터·어드레스 신호 생성 회로부 (5) 로부터의 데이터 신호 (20e-10) 를 RAM (1) 의 DI (데이터) 로서 선택하고, 어드레스 신호 전환 회로 (9) 는 UDL (15) 로부터 의 신호를 RAM (1) 의 AD (어드레스) 로서 선택한다.

도 5 는, 도 1 의 데이터·어드레스 신호 생성 회로부 (5) 의 구성의 일례를 나타내는 도면이다. 도 5 를 참조하면, 데이터·어드레스 신호 생성 회로부 (5) 는,

RAM_MODE 단자와 RAM_INV 단자에 입력이 접속된 2 입력 AND 게이트 (51) 와,

AND 게이트 (51) 의 출력 신호와, BIST 내부의 ScanFF (20e) 의 출력 신호 (20e-10) 를 입력하는 2 입력 EXOR 게이트 (55) 와,

EXOR 게이트 (55) 의 출력 신호와, BIST 내부의 ScanFF (20a : 도 1 참조) 로부터의 신호를 입력하고, 테스트 신호 제어 회로부 (4) 의 출력 신호 (43-57) 를 선택 제어 신호로서 전환하는 셀렉터 회로 (57) 와,

셀렉터 회로 (57) 의 출력 신호를 데이터 입력 단자에 입력하고, 클록 신호 (CLK) 로 래치하는 ScanFF (20e : 도 1 의 BIST 내부의 ScanFF) 를 구비하고 있다. ScanFF (20e) 의 출력 신호 (20e-10) 는, 데이터 신호로서 도 1 의 데이터 신호 전환 회로 (셀렉터 : 10) 에 입력된다.

데이터·어드레스 신호 생성 회로부 (5) 는, 또한,

테스트 신호 제어 회로부 (4) 의 출력 신호 (41-31-52) 를 입력으로 하는 인버터 회로 (52) 와,

인버터 회로 (52) 의 출력 신호와 AND 게이트 (51) 의 출력 신호를 입력하는 2 입력 AND 게이트 (53) 와,

AND 게이트 (53) 의 출력 신호와, 어드레스 신호 (20d-9) 를 입력으로 하는 2 입력 EXOR 게이트 (54) 와,

EXOR 게이트 (54) 의 출력 신호와, BIST 내부 신호의 ScanFF (20c : 도 1 참조) 로부터의 신호를 입력하고, 테스트 신호 제어 회로부 (4) 의 출력 신호 (43-57) 를 선택 제어 신호로서 전환하는 셀렉터 회로 (56) 와,

셀렉터 회로 (56) 의 출력 신호를 데이터 입력 단자에 입력하고, 클록 신호 (CLK) 로 래치하는 ScanFF (20d : 도 1 의 BIST 내부의 ScanFF) 를 구비하고 있다. ScanFF (20d) 의 출력은, 어드레스 신호 (20d-9) 로서 도 1 의 어드레스 신호 전환 회로 (셀렉터 : 9) 에 입력된다.

도 6(A), 도 6(B) 는, 도 5 의 데이터·어드레스 신호 생성 회로부 (5) 의 동작을 설명하는 도면이다.

신호 (RAM_MODE, RAM_INV, 41-31-52, 42-56, 43-57) 가 도 6(A) 의 케이스 1 ∼ 케이스 5 의 값을 취할 때에, 출력 신호 (20d-9, 20e-10) 는 도 6(B) 와 같이, BIST 내부로부터의 신호, 혹은 ScanFF (20d, 20e) 로부터의 신호 또는 그 반전값이 된다.

도 7 은, 도 1 의 WEB 생성 회로부 (3) 와 테스트 신호 제어 회로부 (4) 와 데이터·어드레스 신호 생성 회로부 (5) 를, 각각 도 2, 도 3, 도 5 의 회로 구성으로 나타낸 도면이다. 또한, 도 7 에 있어서, RAM (1) 의 어드레스 단자 (AD) 에 입력되는 어드레스 신호, 데이터 단자 (DI) 에 입력되는 데이터 신호는, 설명을 간단하게 하기 위하여 1 개로 나타내고 있다. RAM (1) 의 단자 (AD, DI) 가 각각 m 비트, n 비트 구성 (m, n 모두 1 보다 큼) 의 경우, UDL (15) 로부터의 신호 와 데이터·어드레스 신호 생성 회로부 (5) 로부터의 신호 (20d-9) 는 모두 m 비트·병렬 신호이고, UDL (16) 로부터의 신호와 데이터·어드레스 신호 생성 회로부 (5) 로부터의 신호 (20e-10) 는 모두 n 비트·병렬 신호이다. 이 경우, 도 7 의 데이터·어드레스 신호 생성 회로부 (5) 에 있어서, ScanFF (20d), EXOR (54), 셀렉터 (56) 로 이루어지는 회로를 어드레스 신호 m 비트에 대응하여 m 세트 구비하고, m 세트의 회로에 공통적으로 인버터 (52) 와 AND 게이트 (53) 를 구비하는 구성으로 해도 된다. 또 ScanFF (20a) 도 m 비트만큼 구비한다. ScanFF (20e), EXOR (55), 셀렉터 (57) 로 이루어지는 회로를 데이터 신호 n 비트에 대응하여 n 세트 구비하고, n 세트의 회로에 공통적으로 AND 게이트 (51) 를 구비하는 구성으로 해도 된다. 또 ScanFF (20c) 도 n 비트만큼 구비한다.

도 8(A) 는, 도 7 의 회로 구성에 있어서, 각 단자의 설정 상태와 동작 모드의 대응을 나타내는 도면이다. 동작 모드는 통상 동작, BIST, 테스트 1, 테스트 2(1), 테스트 2(2) 로 이루어진다. 도 8(B) 는, 도 8(A) 의 각 설정에 있어서의, 도 7 의 셀렉터 회로 (8, 9, 10, 12, 31, 56, 57) 의 선택을 나타내는 도면이다. 도 8(B) 에 있어서, 각 셀렉터에 있어서의, 0 은 셀렉터의 입력 0 을 선택, 1 은 셀렉터의 입력 1 을 선택하는 것을 나타내고 있다. 도 8 에 있어서,

「테스트 1」은, 특정 어드레스에 대하여 실속도로 UDL 을 경유한 기록·판독을 실시하는 테스트이다.

「테스트 2(1)」은, 특정 어드레스에 대하여 복수 회 연속하여 기록·판독을 실시하는 테스트이다 (데이터 고정).

「테스트 2(2)」는, 특정 어드레스에 대하여 복수 회 연속하여 기록·판독을 실시하는 테스트이다 (데이터 반전).

RAM (1) 의 테스트를 실시하기 위한 제어 단자 RAM_MODE 단자를 0 (LOW) 으로 설정함으로써, WEB 생성 회로부 (3) 와, 데이터·어드레스 신호 생성 회로부 (5) 와 테스트 신호 제어 회로부 (4) 는, 동작하지 않고, 통상 동작이 된다. 또한, Wrapper 회로 (ScanFF 와 셀렉터 (12)) 의 구성에 대해서는, 공지된 회로가 사용된다.

이어서, 본 실시예의 테스트 동작을 설명한다.

도 9 는, 도 7 의 회로를 사용하여, 특정 어드레스에 대하여 복수 회 연속하여 기록·판독 테스트를 실시하는 플로우 차트이다. 도 7 과 도 9 를 참조하여, 특정 어드레스에 대하여 복수 회 연속하여 기록·판독을 실시하는 테스트의 동작에 대하여 설명한다.

도 7 에 있어서, 제어 신호로서 TEST_MODE ＝ 1, BIST_MODE ＝ 0, RAM_MODE ＝ 1, RAM_REP ＝ 0, RAM_BIT_DI ＝ 1, RAM_BIT_AD ＝ 1, RAM_INV ＝ 0 으로 모드 설정을 한다 (도 9 의 A1).

RAM_BIT_AD ＝ 1, 및 RAM_MODE ＝ 1 로부터, OR 게이트 (45) 의 출력 신호 (45-10) 가 1 이 되고, 데이터 신호 전환 회로 (10) 는, 데이터·어드레스 신호 생성 회로부 (5) 의 출력 신호 (20e-10) 를 선택한다.

RAM_BIT_DI ＝ 1, 및 RAM_MODE ＝ 1 로부터, OR 게이트 (44) 의 출력 신호 (44-9) 가 1 이 되고, 어드레스 신호 전환 회로 (셀렉터 : 9) 는, 데이터·어드레 스 신호 생성 회로부 (5) 의 출력 신호 (20d-9) 를 선택한다.

데이터·어드레스 신호 생성 회로부 (5) 내의 어드레스를 제어하는 BIST 내부의 ScanFF (20d) 에 접속하는 셀렉터 회로 (56) 는, RAM_BIT_DI ＝ 1, 및 RAM_MODE ＝ 1 로부터, AND 게이트 (42) 의 출력 신호 (42-56) 가 1 이 되고, EXOR 게이트 (54) 의 출력을 선택한다.

데이터를 제어하는 BIST 내부의 ScanFF (20e) 에 접속하는 셀렉터 회로 (57) 도, RAM_BIT_AD ＝ 1 및 RAM_MODE ＝ 1 로부터, AND 게이트 (43) 의 출력 신호 (43-57) 가 1 이 되고, EXOR 게이트 (55) 의 출력 신호를 선택한다.

RAM_INV ＝ 0 으로부터, AND 게이트 (51, 53) 의 출력 신호는 0 이며, EXOR 게이트 (54) 는, BIST 내부의 ScanFF (20d) 의 출력 신호를 그대로 출력한다.

EXOR 게이트 (55) 는, BIST 내부의 ScanFF (20e) 의 출력 신호를 그대로 출력한다.

또, WEB 생성 회로부 (3) 내의 셀렉터 회로 (31) 는, RAM_REP ＝ 0 으로부터, AND 게이트 (41) 의 출력 신호 (41-41-52) 가 0 이고, UDL부 (14) 측을 선택한다.

스캔 시프트 동작에서, 각 ScanFF 에 임의의 값을 설정하고, WEB 생성 회로부 (3) 내의 ScanFF (32) 에는, 기록 모드값 0 을 설정한다 (도 9 의 A2).

데이터·어드레스 신호 생성 회로부 (5) 내의 ScanFF 도, 스캔 시프트 동작에 의해 임의의 값으로 설정할 수 있기 때문에, RAM (1) 에는 임의의 값을 설정할 수 있다.

RAM_REP ＝ 1 로 설정하여, RAM (1) 의 WEB 제어에 ScanFF (32) 측을 선택시킨다. ScanFF (32) 에는, 기록 모드값 0 이 설정되어 있기 때문에, RAM (1) 은 기록 모드로 설정된다 (도 9 의 A3).

클록 (CLK) 을 공급하여, 데이터·어드레스 신호 생성 회로부 (5) 로부터 출력된 데이터 입력값을 RAM (1) 에 기록한다. 동시에, 클록 (CLK) 의 상승 에지에 동기하여 ScanFF (32) 의 값이 반전하고, RAM (1) 의 WEB 단자는 판독 모드값 1 로 변경된다 (도 9 의 A4).

RAM (1) 에 입력시키는 데이터 신호를 반전시킬지 여부를 선택하고 (도 9 의 A5), 반전시키는 경우에는 RAM_INV ＝ 1 로 변경하여, BIST (2) 내부의 ScanFF (20e) 가 출력한 값의 반전값을, EXOR 게이트 (55) 로부터 출력한다 (도 9 의 A6).

어드레스측의 반전값을 제어하는 EXOR 게이트 (54) 는, RAM_REP 단자 ＝ 1 및 RAM_MODE 단자 ＝ 1 을 설정하고 있기 때문에 변화되지 않는다.

예를 들어, 실속도로 클록 (CLK) 을 동작시켜, RAM (1) 에 기록한 값을 실속도로 RAM (1) 으로부터 판독을 실시한다.

동시에, 클록 (CLK) 의 상승 에지에서 ScanFF (32) 의 값이 반전하고, RAM (1) 의 WEB 단자의 입력 신호는 기록 모드값 0 으로 변경된다 (도 9 의 A7).

단계 A6 에서 데이터값을 반전시킨 경우, 클록 (CLK) 에 의해 ScanFF (20e) 로부터는 반전값을 출력한다.

RAM (1) 에 대하여 기록·판독이 지정 횟수에 이르렀는지를 판정하고, 지정 횟수에 이른 경우에는 단계 A9 로 옮긴다. 지정 횟수에 이르지 않은 경우에는, 재차 단계 A4 로부터 실행한다 (도 9 의 A8).

RAM (1) 으로부터 출력된 값을, 후단의 BIST 회로 내의 ScanFF (20b) 에서 받아들인다 (도 9 의 A9).

ScanFF (20b) 로 입력한 값을 스캔 시프트 동작에서, 외부 스캔 아웃 단자 (도시 생략) 로 출력하고, 테스터 등에 의해 기대값과의 비교를 실시한다 (도 9 의 A10).

제어 단자 RAM_MODE 단자를 0 으로 선택되는, 통상 동작시의 경로 상의 셀렉터 회로 (31), 어드레스 신호 전환 회로 (9), 데이터 신호 전환 회로 (10), Wrapper 회로 (셀렉터 : 12) 는, BIST 회로 (2) 를 삽입하기 위하여 필요하고, 관련 기술과 타이밍적으로 차이는 발생하지 않는다.

또, 본 실시예에 있어서는, 셀렉터 회로 (56), 셀렉터 회로 (57) 가 BIST 회로 (2) 의 내부에 형성되어 있는데, 셀렉터 회로 (56), 셀렉터 회로 (57) 의 출력은, BIST 내부의 ScanFF (20d), BIST 내부의 ScanFF (20e) 에 접속되어 있고, 타이밍적으로 관련 기술과의 차이는 발생하지 않는다.

본 실시예에 의하면, RAM (1) 에 공급하는 데이터 신호와 어드레스 신호를 데이터·어드레스 신호 생성 회로부 (5) 에서 제어하고, 데이터 신호에 대해서는 임의의 기간에서 변경 가능하고, WEB 신호가 클록 (CLK) 에 동기하여 반전한다. 이 때문에, RAM (1) 의 특정 어드레스에 데이터를 연속 또한 고속으로 기록·판독하는 테스트 (데이터를 기록, 기록한 데이터를 판독하여 기대값과 비교하는 테스트) 를 할 수 있다.

도 10 은, 도 7 의 회로 구성을 사용하여, 특정 어드레스에 대하여 실속도로 UDL 을 경유한 RAM 의 기록·판독 테스트를 실시하는 플로우 차트이다. 도 7 및 도 10 을 참조하여, RAM 의 특정 어드레스에 대하여 UDL 을 경유하여 기록한 데이터 신호를 실속도로 판독하는 테스트의 동작을 설명한다. 또한, 도 9 를 참조하여 설명한 동작과 동일한 동작의 단계는, 그 설명을 생략하고 차이점에 대하여 설명한다.

도 9 의 A1 에서 설정한 모드 설정의 RAM_BIT_AD ＝ 1 을 RAM_BIT_AD ＝ 0 으로 모드 설정한다 (도 10 의 B1).

이 설정에 의해, RAM 의 데이터 라인에 접속하는 데이터 신호 전환 회로 (10) 는 선택 제어 신호가 0 이 되어 UDL부 (16) 측을 선택한다. 그 밖의 단자 설정과 선택 경로는, 도 9 의 단계 A1 과 동일하다.

스캔 시프트 동작에 의해, 각 ScanFF 에 값을 설정하고 (도 10 의 B2), RAM (1) 을 기록 모드로 설정한다 (도 10 의 B3). 즉, 클록을 동작시켜 UDL부 (16) 를 경유한 데이터 입력값을 RAM (1) 에 기록한다. 동시에, 클록 동작에 의해, 도 7 의 ScanFF (32) 는 인버터 회로 (33) 를 경유하여 자체적인 출력값의 반전값을 입력하기 때문에, RAM (1) 의 WEB 은 판독 모드값 1 이 된다 (도 10 의 B4). RAM (1) 의 어드레스는, 데이터·어드레스 신호 생성 회로부 (5) 내부의 자체적인 값을 입력하는 BIST 내부의 ScanFF (20d) 의 신호로 제어하기 때문에 변화하지 않는다.

그 후, 실속도로 클록을 동작시켜, RAM (1) 에 기록한 값을 실속도로 RAM (1) 으로부터 판독을 실시한다 (도 10 의 B5).

이어서, RAM (1) 의 출력 단자에 접속하고 있는 BIST 회로 내의 ScanFF 에서 RAM (1) 으로부터 출력되는 값을 입력한다 (도 10 의 B6). B6 은, 도 9 의 A9 에 대응한다. 그리고, 스캔 시프트 동작에 의해 ScanFF 의 값을 외부 스캔 아웃 단자에 출력하여 기대값과 비교한다 (도 10 의 B7).

본 실시예에 의하면, 상기 제 1 실시예의 구성에 대하여, 모드 설정을 변경함으로써, RAM (1) 의 데이터 신호만 UDL 측을 선택하고, RAM (1) 의 어드레스 신호는 데이터·어드레스 신호 생성 회로부 (5) 로부터의 어드레스 신호를 선택하고, WEB 신호는 WEB 생성 회로부 (3) 에서 제어한다. 이 때문에, RAM (1) 의 특정 어드레스에 대하여, UDL 을 경유하여 기록한 데이터 신호를 실속도로 판독하는 테스트를 실시할 수 있다.

이어서, 본 발명의 제 3 실시예를 설명한다. 도 11 은, 본 발명의 제 3 실시예의 구성을 나타내는 도면이다. 본 실시예에 있어서는, WEB 생성 회로부 (3) 가, 상기 제 1 실시예의 ScanFF (32) 대신 시프트 레지스터 (34) 를 구비하고 있다. 이 시프트 레지스터 (34) 는, 복수의 ScanFF 로 구성한 n 단의 시프트 레지스터로 이루어진다. 이 경우, 시프트 레지스터의 단 수만큼의 범위에서 기록·판독 테스트가 가능해진다.

도 11 에 있어서, 예를 들어 시프트 레지스터 (34) 를 5 단의 ScanFF 로 구성하고 시프트 레지스터에 "00000" 을 설정한 경우, RAM (1) 의 WEB 을 제어하는 신호값은 5 클록마다 변경하기 때문에, RAM (1) 에 대한 기록과 판독이 5 클록마다 (기록 연속 5 사이클, 판독 연속 5 사이클) 실시된다.

또, "01010" 으로 설정하면, 1 클록마다 RAM (1) 에 대한 기록과 판독이 실시되기 때문에, 제 1 실시예와 동일한 동작이 된다.

이와 같이, 본 실시예에 있어서는, WEB 생성 회로부 (3) 를 시프트 레지스터 구성으로 함으로써, RAM (1) 에 대한 기록과 판독의 동작을 시프트 레지스터 단 수만큼의 범위에서 임의로 설정할 수 있게 된다.

또 본 실시예에 있어서는, WEB 생성 회로부 (3) 의 플립플롭을 시프트 레지스터 구성으로 함으로써, 기록과 판독의 기간을 시프트 레지스터 단 수만큼의 범위에서 제어할 수 있게 되기 때문에, 임의의 주파수에서의 RAM (1) 에 대한 기록과 판독 테스트가 가능해진다.

전술한 바와 같이, RAM 의 테스트에는 BIST 가 사용되는 것이 일반적인데, 이 경우, 형성된 BIST 의 알고리즘을 따른 테스트밖에 할 수 없다. 또, BIST 는 RAM 의 테스트가 목적 (RAM 의 테스트용으로 설계되어 있다) 이기 때문에, 이 BIST 에서 RAM 주변을 포함한 테스트를 실시할 수는 없다.

본 실시예에 의하면, BIST 내부의 RAM 데이터, 및 어드레스를 제어하는 ScanFF 의 입력에 데이터·어드레스 신호 생성 회로부와, RAM 의 WEB 제어에 WEB 생성 회로부와, 데이터·어드레스 신호 생성 회로부와 WEB 생성 회로부의 제어, 및 RAM 에 입력하는 신호를 제어하는 테스트 신호 제어 회로부를 부가함으로써, 지금까지 실현 불가능했던,

·특정 어드레스에 데이터를, 연속 또한 실속도로 기록·판독하는 테스트, 및

·UDL 을 경유하여 기록한 데이터 신호를 실속도로 판독하는 테스트

를 실현할 수 있다. 이 결과, RAM 의 동작을 따른 테스트를 실시 가능하게 하고 있다.

또한, 상기한 특허 문헌의 각 개시를, 본서에 인용으로서 받아들이는 것으로 한다. 본 발명의 전체 개시 (청구의 범위를 포함한다) 의 범위 내에 있어서, 나아가 그 기본적 기술 사상에 기초하여, 실시형태 내지 실시예의 변경·조정이 가능하다. 또, 본 발명의 청구의 범위의 프레임 내에 있어서 여러 가지 개시 요소의 다양한 조합 내지 선택이 가능하다. 즉, 본 발명은, 청구의 범위를 포함하는 전체 개시, 기술적 사상에 따라 당업자라면 이룰 수 있을 각종 변형, 수정을 포함하는 것은 물론이다.

도 1 은 본 발명의 일 실시예의 구성을 나타내는 도면.

도 2(A), 도 2(B) 는 도 1 의 WEB 생성 회로부의 회로 구성의 일례와 동작을 나타내는 도면.

도 3 은 도 1 의 테스트 신호 제어 회로부의 회로 구성의 일례를 나타내는 도면.

도 4 는 도 3 의 테스트 신호 제어 회로부의 동작을 설명하는 도면.

도 5 는 도 1 의 데이터·어드레스 신호 생성 회로부의 회로 구성의 일례를 나타내는 도면.

도 6 은 도 5 의 데이터·어드레스 신호 생성 회로부의 동작을 설명하는 도면.

도 7 은 본 발명의 일 실시예의 회로 구성의 일례를 나타내는 도면.

도 8(A), 도 8(B) 는 도 7 의 회로의 모드 설정과 입력 신호, 셀렉터의 선택의 관계를 나타내는 도면.

도 9 는 본 발명의 일 실시예의 테스트의 일례를 설명하는 플로우 차트.

도 10 은 본 발명의 일 실시예의 테스트의 다른 예를 설명하는 플로우 차트.

도 11 은 도 1 의 WEB 생성 회로부의 회로 구성의 다른 예를 나타내는 도면.

도 12 는 특허 문헌 1 의 구성을 나타내는 도면.

※도면의 주요 부분에 대한 부호의 설명

1 : 피검사 RAM 2 : BIST 회로

3 : WEB 생성 회로부 4 : 테스트 신호 제어 회로부

5 : 데이터·어드레스 신호 생성 회로부

6 : 테스트 모드 제어 회로 (AND 게이트)

7 : 테스트 모드 제어 회로 (인버터)

8 : 칩 셀렉트 신호 전환 회로 (셀렉터)

9 : 어드레스 신호 전환 회로 (셀렉터)

10 : 데이터 신호 전환 회로 (셀렉터)

11 : Wrapper 회로 (ScanFF) 12 : Wrapper 회로 (셀렉터)

13, 14, 15, 16, 17 : UDL부

20a, 20b, 20c, 20d, 20e : ScanFF (BIST 내부)

31 : 셀렉터 회로 32 : ScanFF

33 : 인버터 회로 34 : 시프트 레지스터

41, 42, 43, 51, 53 : AND 게이트 44, 45 : OR 게이트

52 : 인버터 회로 54, 55 : EXOR 게이트

56, 57 : 셀렉터 회로 911 : 어드레스 발생기

912 : 피검사 메모리 913 : 데이터 발생기

914 : 데이터 비교기 915 : 어드레스 변경용 레지스터

916 : 배타적 논리합 회로 917 : 반전 패턴 설정용 레지스터

918 : 논리 반전 회로 919 : 메모리 제어용 레지스터

919a, 919b, … 919n : 시프트 레지스터

Claims

BIST (Built In Self Test) 가, 직렬로 자유롭게 접속할 수 있게 되어 있고, 스캔 시프트 동작에 의해 0/1 의 임의값으로 각각 설정되는 복수의 스캔 플립플롭을 구비하고,

BIST 내의 제 1 스캔 플립플롭의 설정값에 기초하여 데이터 신호를 생성하고, BIST 내의 제 2 스캔 플립플롭의 설정값에 기초하여 어드레스 신호를 생성하는, 데이터·어드레스 신호 생성 회로부와,

전기적으로 기록 및 판독 가능한 메모리의 기록/판독을 제어하는 신호를 생성하여 상기 메모리에 공급하는 기록/판독 신호 생성 회로부와,

입력된 제어 신호에 기초하여, 상기 데이터·어드레스 신호 생성 회로부와, 상기 기록/판독 신호 생성 회로부를 제어하고 상기 메모리에 공급하는 데이터 신호, 어드레스 신호로서, 상기 데이터·어드레스 신호 생성 회로부로부터의 데이터 신호 및/또는 어드레스를 선택하는 테스트 신호 제어 회로부를 구비하고 있는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 메모리에 공급하는 데이터 신호로서, 상기 데이터·어드레스 신호 생성 회로부로부터의 데이터 신호와 사용자 정의 회로를 경유한 데이터 중 어느 하나를 선택하는 데이터 신호 전환 회로와,

상기 메모리에 공급하는 어드레스 신호로서, 상기 데이터·어드레스 신호 생성 회로부로부터의 어드레스 신호와 다른 사용자 정의 회로를 경유한 어드레스 신호를 선택하는 어드레스 신호 전환 회로를 구비하고,

상기 테스트 신호 제어 회로부는, 상기 입력된 제어 신호에 기초하여, 상기 데이터 신호 전환 회로의 전환을 제어하는 신호와, 상기 어드레스 신호 전환 회로의 전환을 제어하는 신호를 각각 생성 출력하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 메모리로부터의 판독 데이터를 유지하는 제 3 스캔 플립플롭을 구비하고, 상기 제 3 스캔 플립플롭에 입력된 판독 데이터는, 스캔 시프트 동작에 의해 스캔 출력 단자로부터 외부로 출력되는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 데이터·어드레스 신호 생성 회로부가,

상기 BIST 내부로부터의 데이터 신호와, 상기 제 1 스캔 플립플롭의 출력 신호를 귀환시킨 신호를 입력하고, 상기 테스트 신호 제어 회로부로부터의 선택 제어 신호에 기초하여, 일방을 선택 출력하는 제 1 셀렉터 회로를 구비하고,

상기 제 1 셀렉터 회로의 출력 신호는, 상기 제 1 스캔 플립플롭의 입력 단자에 공급되고,

상기 테스트 신호 제어 회로부로부터의 제어 신호에 기초하여, 상기 제 1 스 캔 플립플롭의 출력 신호, 또는 상기 제 1 스캔 플립플롭의 출력 신호를 반전시킨 신호의 일방이, 상기 귀환 신호로서 상기 제 1 셀렉터 회로에 입력되는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 데이터·어드레스 신호 생성 회로부가,

상기 BIST 내부로부터의 어드레스 신호와, 상기 제 2 스캔 플립플롭의 출력 신호를 귀환시킨 신호를 입력하고, 상기 테스트 신호 제어 회로부로부터의 선택 제어 신호에 기초하여, 일방을 선택 출력하는 제 2 셀렉터 회로를 구비하고,

상기 제 2 셀렉터 회로의 출력 신호는, 상기 제 2 스캔 플립플롭의 입력 단자에 공급되고,

상기 테스트 신호 제어 회로부로부터의 제어 신호에 기초하여, 상기 제 2 스캔 플립플롭의 출력 신호, 또는 상기 제 2 스캔 플립플롭의 출력 신호를 반전 회로에서 반전시킨 신호의 일방이, 상기 귀환 신호로서 상기 제 2 셀렉터 회로에 입력되는 것을 특징으로 하는 반도체 장치.
제 4 항에 있어서,

상기 데이터·어드레스 신호 생성 회로부의 상기 제 1 셀렉터 회로는, 상기 BIST 내부로부터의 데이터 신호로서, 제 4 스캔 플립플롭으로부터의 출력을 입력하는 것을 특징으로 하는 반도체 장치.
제 5 항에 있어서,

상기 데이터·어드레스 신호 생성 회로부의 상기 제 2 셀렉터 회로는, 상기 BIST 내부로부터의 어드레스 신호로서, 제 5 스캔 플립플롭으로부터의 출력을 입력하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 기록/판독 신호 생성 회로부는, 클록 신호에 응답하여, 현재의 신호값을 반전 회로에서 반전시킨 값을 입력하고, 유지하는 플립플롭과,

상기 플립플롭의 출력과, 입력된 기록/판독 신호의 일방을, 상기 테스트 신호 제어 회로부로부터의 선택 제어 신호에 기초하여 선택하는 셀렉터 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 기록/판독 신호 생성 회로부가,

종속 형태로 접속되는 복수의 플립플롭으로 이루어지는 시프트 레지스터를 구비하고,

상기 시프트 레지스터의 출력 신호를 반전 회로에서 반전시킨 값이, 상기 시프트 레지스터의 입력에 입력되고,

상기 시프트 레지스터의 출력 신호와, 입력된 기록/판독 신호의 일방을, 상 기 테스트 신호 제어 회로부로부터의 선택 제어 신호에 기초하여 선택하는 셀렉터 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
제 8 항에 있어서,

상기 기록/판독 신호 생성 회로부에 있어서, 상기 플립플롭이 스캔 플립플롭으로 이루어지는 것을 특징으로 하는 반도체 장치.
제 3 항에 있어서,

제 3 스캔 플립플롭이 BIST 내에 포함되는 것을 특징으로 하는 반도체 장치.
BIST (Built In Self Test) 와 전기적으로 기록 및 판독 가능한 메모리를 갖는 반도체 장치의 테스트 방법으로서,

BIST 내의 스캔 플립플롭에 설정된 값에 기초하여, 데이터와 어드레스 신호를 각각 생성하고,

전기적으로 기록 및 판독 가능한 메모리의 기록/판독을 제어하는 신호를, 기록 모드로 설정하여 상기 메모리에 공급하고,

상기 스캔 플립플롭에 설정된 값에 기초하여 생성된, 데이터와 어드레스 신호를 상기 메모리에 공급하고,

상기 메모리의 기록/판독을 제어하는 신호를, 판독 모드로 설정하여 상기 메모리로부터의 판독 데이터를 스캔 플립플롭에 입력하고,

스캔 시프트 동작에 의해 상기 스캔 플립플롭에 입력된 판독 데이터를 스캔 아웃 단자에 출력하여 기대값과 비교하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
제 12 항에 있어서,

상기 스캔 플립플롭에 설정된 값에 기초하여 생성된, 데이터와 어드레스 신호, 또는 사용자 정의 회로를 경유한 데이터와 어드레스 신호 중 어느 하나를 선택하여 상기 메모리에 공급하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
제 12 항에 있어서,

상기 스캔 플립플롭에 설정된 값을 반전시킨 값에 기초하여 생성된 데이터 신호 또는 어드레스 신호를 상기 메모리에 공급하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.