JP3539920B2 - Ｌｓｉ検査回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、低電圧で高速動作するＬＳＩの内部回路ブロックの検査を実行し、不良解析を実現する検査回路に関するものである。
【０００２】
【従来の技術】
近年、携帯電話などに代表される移動体通信機器の急激な需要の伸びに呼応して、移動体通信用のＬＳＩの需要も大きく伸びてきている。また、携帯通信機器の応用は、一般的は電話機能以外にもデータ通信応用のような高速なデータ処理が必要な用途にまで広がってきている。そのためＬＳＩの高速動作への要求は、強くなってきている。それと同時に、携帯機器であるため、低消費電力への要望も強くなってきている。
【０００３】
このような低電力で高速動作という市場要求が厳しくなる中、ＬＳＩ検査上、解決しなくてはならない技術課題が発生してきている。
ＬＳＩ検査を低電圧で高速で行う場合、検査結果の信号入出力は、一般的にＬＳＩの外部端子を介して行われる。ＬＳＩ検査を行うときには、ＬＳＩ検査装置の影響によりＬＳＩの外部端子には非常に大きな容量成分と抵抗成分が付加される。その結果、実際のＬＳＩ動作時は速度上の問題なく動くが、ＬＳＩ検査時には、入出力信号に信号遅延が発生し、要求されている検査速度を満たせない場合が発生してしまう。
【０００４】
図６，図７，図８は、それぞれ従来のＬＳＩ検査回路を示す。
図６のＬＳＩ検査回路は、次のように構成されている。
（１）はＬＳＩ検査対象となる検査回路ブロック、（２）（３）（４）は検査回路ブロック１の出力０信号，出力１信号，出力ｎ信号である。（５）（６）（７）は外部端子０，外部端子１，外部端子ｎである。
（１１）はセレクタ０で、端子仕様信号０（８）と検査回路ブロック（１）の出力０信号（２）とを選択する。（１２）はセレクタ１で、端子仕様信号１（９）と検査回路ブロック（１）の出力１信号（３）とを選択する。（１３）はセレクタｎで、端子仕様信号ｎ（１０）と検査回路ブロック（１）の出力２信号（４）とを選択する。（１４）（１５）（１６）はセレクタ０（１１）〜セレクタｎ（１３）の出力に接続されたバッファ０，バッファ１，バッファｎである。
【０００５】
まず、図６の検査回路ブロック（１）からの出力０信号（２），出力１信号（３），出力ｎ信号（４）は、ＬＳＩ検査モード時には、各セレクタ（１１）〜（１３）およびバッファ（１４）〜（１６）を介して、外部端子（５）〜（７）へ出力される。
【０００６】
この図６の（従来例１）の場合、回路規模を大きくすることなくＬＳＩ検査回路を構成することができる。しかし、低電圧高速動作を実現するためには、ＬＳＩの外部端子に付加される大きな容量成分、抵抗成分のことを考慮する必要がある。そのため、実際に要望されている駆動能力以上のバッファが必要になってくる。その結果、不要輻射などノイズによる機器上の問題が発生しやすくなる欠点を持っている。
【０００７】
図７は（従来例２）のＬＳＩ検査回路を示す。
（２０）はＬＳＩ検査対象となる検査回路ブロック、（２１）は検査回路ブロック（２０）に供給されるクロック、（２２）（２３）（２４）は検査回路ブロック（２０）に配置されたスキャンテスト用のフリップフロップ回路ｌ，ｍ，ｎである。（２５）はスキャンテストの結果である検査結果出力である。
【０００８】
この（従来例２）におけるＬＳＩ検査手法は広く一般的に使われている。基本的には、単一クロックによるシフト動作を利用し、ＬＳＩ検査を実現している。
この（従来例２）の場合、一般的に使われている方法であるため、スキャンのつながりを自動で発生し、テストパターンについても自動発生を行うツールが一般的に存在しているため、容易にＬＳＩ検査回路の発生が可能であるし、検査パターンの発生も容易である。しかしながら、この検査手法は、ＬＳＩの故障を検出するためのテストであって、ＬＳＩ検査回路の動作速度の検査を行うことができない。また、検査回路内部のフリップフロップ回路をセレクタを内蔵したスキャン用フリップフロップに置きかえる必要があるため、回路規模が大きくなってしまう欠点を持っている。
【０００９】
図８は（従来例３）のＬＳＩ検査回路を示す。
（３０）はＬＳＩ検査対象となる検査回路ブロック、（３１）は検査回路ブロック（３０）の自動検査を行うためのブロック検査用テスト回路、（３２）はテスト入力信号発生器で、検査回路ブロック（３０）へのＬＳＩ検査用の入力パターンを自動で発生させ検査回路ブロック（２０）へ出力する。（３３）は出力結果比較器で、検査回路ブロック（３０）からの出力結果を比較し動作結果が正しいかを判定する。（３４）は出力結果比較器（３３）からの出力、すなわち、ＬＳＩ検査結果信号をあらわす検査結果出力である。
【００１０】
この従来例３におけるＬＳＩ検査手法は、検査対象となる検査回路ブロック（３０）の入力パターンの発生を、テスト入力信号発生器（３２）により回路として内蔵しておく。そして、出力結果比較器（３３）で検査回路ブロック（３０）からの出力信号とＬＳＩ検査結果期待値とを比較し、検査結果として検査結果出力（３４）を出力する。
【００１１】
この従来例３の場合、すべてのＬＳＩ検査動作がＬＳＩ内部回路動作で行えるため、低電圧高速動作を行った場合でも、図６に示した従来例１のように外部端子に付加される容量成分、抵抗成分を考慮することなくＬＳＩ検査が実現できる。しかしながら、この検査手法は、あらかじめＬＳＩ検査用の入力パターン、期待値をすべて準備し、ＬＳＩ回路内部にブロック検査用テスト回路（３１）のような制御回路を新たに追加する必要があるため、ＬＳＩ検査用の回路の自動発生が非常に難しく、また、非常に回路規模が大きくなってしまう。更に，ＬＳＩ検査で不良個所が出た場合、ＬＳＩの不良個所の特定が非常に難しくなる欠点を持っている。
【００１２】
【発明が解決しようとする課題】
このように従来のＬＳＩ検査回路は、検査回路ブロックの入出力信号をＬＳＩの外部端子にマッピングすることで検査回路ブロック単体の検査を行うか、スキャンテスト手法で検査を行うか、ＬＳＩ内部に自動検査を行うための制御回路を内蔵することでＬＳＩ検査を実現してきた。
【００１３】
しかしながら、従来の構成では、低電圧高速動作するＬＳＩ検査を行う場合、ＬＳＩの外部端子に付加される容量成分や抵抗成分の影響を考慮し、実際に必要な駆動能力以上のバッファを使用することが必要となる。そのため、セット上での不要輻射など，ノイズによる問題を発生する可能性を出てくる。それ以外にも、低電圧高速動作を検査することは可能だが、回路規模が大きくなる、また、ＬＳＩ検査用回路の自動発生が困難といった問題がある。
【００１４】
本発明は、上記従来の問題点を解決するもので、低電圧高速動作するＬＳＩの検査を、外部端子に付加される容量成分、抵抗成分の影響を受けずに実現し、ＬＳＩ検査で不良が発生した場合、不良個所の特定を容易にするＬＳＩ検査回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は、ＬＳＩ検査対象となる検査回路ブロックの出力信号にデータを記憶する回路を設け、そこで一時記憶された信号をＬＳＩ内部のメモリに書き込む。
【００１６】
このような構成をとることで、ＬＳＩの外部端子に付加される容量成分、抵抗成分を考慮せずにＬＳＩの内部回路動作だけで検査結果を出力し、更にＬＳＩ内部で検査結果をメモリ内に保持し、後からメモリに書き込まれているデータの検査を行うことで、低電圧高速動作のＬＳＩ検査を実現する。このとき、メモリ内に書き込むデータ量を減らすために、上記の検査回路ブロックの出力信号を記憶する回路に対して、検査回路ブロックのデータ変化が発生したときだけ、記憶を行う回路構成を付加する。これにより、限られたＬＳＩ内部のメモリ空間の使用効率を向上させる。また、検査回路内にカウンタを設け、検査回路ブロックのデータ変化が発生したときのカウンタ値も、メモリ内に書き込む。この構成により、データ変化が発生したときの時間情報も、後からメモリ読み出しを行ったときにデータと一緒に読み出すことが可能となり、ＬＳＩ検査の不良が発生したときの不良個所の特定を容易に行うことが可能となる。
【００１７】
【発明の実施の形態】
本発明の請求項１記載のＬＳＩ検査回路は、ＬＳＩ内部の検査回路ブロックを検査するＬＳＩ検査回路であって、前記ＬＳＩの内部に設けられたメモリと、検査回路ブロックの各出力の結果を記憶する記憶手段と、前記記憶手段と前記メモリへの書き込み信号を生成する書き込み信号生成回路と、前記メモリに書き込むためのアドレス信号とデータの並び替えを前記記憶手段の出力信号と前記書き込み信号生成回路からの前記メモリへの書き込み信号とを元に行うブロック検査用メモリ書き込み制御回路と、ＬＳＩの内蔵メモリに対して検査以外の通常動作時に書き込み信号を発生させるメモリ制御回路と、モード選択信号に応じて前記メモリ制御回路の出力信号またはブロック検査用メモリ書き込み制御回路の出力信号を選択して出力するセレクタと、前記メモリの検査を実行して結果をＬＳＩの外部に出力するメモリ検査回路とを設けたことを特徴とする。
【００１８】
この構成によれば、低電圧高速動作のＬＳＩ検査を行う場合でも、検査回路ブロックの出力信号をＬＳＩ内部のフリップフロップなどで構成される記憶回路によって記憶することができる。前記検査回路ブロックの出力結果を記憶する回路によって記憶されたデータは、ＬＳＩ検査モード時には、ＬＳＩの内蔵メモリに対して書き込み信号を発生させる回路部と、通常動作時のメモリ制御回路の出力信号との切り分けを行うセレクタを介して、ＬＳＩ内部のメモリへデータ書き込みを行うことができる。検査回路ブロックのＬＳＩ検査が完了し、すべての検査結果がＬＳＩに内蔵されたメモリ内部に書き込まれた後、内蔵メモリの検査回路により、ＬＳＩ内部の動作速度よりも十分遅い速度でメモリ内部のデータ読み出しを実行することができる。そのため、検査回路ブロックの信号を直接、ＬＳＩ外部端子へ出力する必要がなくなることから、外部端子に付加される容量成分や抵抗成分を考慮することなく低電圧高速動作のＬＳＩ検査が実現できる。
【００１９】
本発明の請求項２記載のＬＳＩ検査回路は、請求項１において、前記書き込み信号生成回路は、検査回路ブロックの各出力信号のエッジを検出する複数のエッジ検出回路と、複数の前記エッジ検出回路の出力の論理和を前記記憶手段へ書き込み信号として出力するゲート回路と、前記ゲート回路の出力を遅延して前記メモリへの書き込み信号を生成するタイミングディレイ回路とを有することを特徴とする。
【００２０】
この構成によれば、検査回路ブロックの各出力信号のエッジを検出することが可能となる。エッジ検出回路からの出力信号は、データ変化が発生した後から出力信号の変化を開始し、入力クロックの半周期で信号変化を元に戻す。検査回路ブロックは、入力クロックの立ち上がりもしくは、立下りに同期して変化する。それに対して、エッジ検出回路の出力信号は検査回路ブロック出力の最小出力周期よりも半周期早いタイミングで信号を変化させることから、エッジ出力回路の出力信号の最小周期は、入力クロック周期と同じになる。各エッジ出力回路の出力信号の論理和を取ることによって、検査回路ブロックのデータ変化が発生したことを表す信号を発生することができる。この信号を前記、検査回路ブロックの出力結果記憶の書き込み信号とすることで、検査回路ブロックのデータ変化が発生したときに出力信号を記憶することが可能となり、メモリに書き込むデータ数を減らすことを実現できる。
【００２１】
本発明の請求項３記載のＬＳＩ検査回路は、請求項１または請求項２において、前記メモリに対して書き込み信号を発生させるブロック検査用メモリ書き込み制御回路は、ＬＳＩ検査時の不良解析を容易にするために検査回路ブロックの出力結果変化時の時間情報を保持するためのカウンタを有することを特徴とする。
【００２２】
この構成によれば、ブロック検査用メモリ書き込み制御回路にカウンタを有することにより、検査回路ブロックのデータ変化が発生したときのカウンタ値を保持することが可能となる。このため、ＬＳＩ内部のメモリに対して検査結果を書き込むときに、検査回路ブロックの出力信号だけでなく、検査回路ブロックの出力信号を書き込むときのカウント値も書き込むことが可能となる。これにより、ＬＳＩ検査で不良が発生したときの不良個所の特定を、容易に行うことが実現できる。
【００２３】
以下、本発明の各実施の形態を図１〜図５に基づいて説明する。
（実施の形態１）
図１は本発明の（実施の形態１）のＬＳＩ検査回路を示す。
（１００）はＬＳＩ内部のＬＳＩ検査対象となる検査回路ブロック、（１０１）はＬＳＩに供給される入力クロック、（１０２）は書き込み信号生成回路で、検査回路ブロックの出力結果を記憶するための書き込み信号とＬＳＩ内部のメモリへの書き込み信号を生成する。
【００２４】
（１０７）（１０８）（１０９）（１１０）・・・は、第１，第２，第３，・・・，第ｎのフリップフロップ回路で、書き込み信号生成回路（１０２）からの書き込み信号によりそれぞれ前記検査回路ブロック（１００）の出力０，出力１，出力２，・・・出力ｎの結果を記憶する。（１１１）（１１２）（１１３）（１１４）・・・は、それぞれ第１，第２，第３，・・・，第ｎのフリップフロップ回路（１０７）〜（１１０）の出力信号である。
【００２５】
（１１８）はＬＳＩに内蔵されているメモリ、（１１９）はメモリ制御回路で、通常の動作時にＬＳＩに内蔵されているメモリ（１１８）の読み書き制御を行う。
（１２０）はブロック検査用メモリ書き込み制御回路で、メモリ（１１８）に書き込むためのアドレス信号とデータの並び替えを、出力信号（１１１）〜（１１４）と、書き込み信号生成回路（１０２）からのＬＳＩ内部のメモリへの書き込み信号とを元に行い、メモリ（１１８）への書き込み制御信号を発生させる。
（１２１）は検査回路ブロック（１００）の検査を行うためのモード選択信号、（１２２）は通常の動作時のメモリ制御信号、（１２３）はブロック検査用メモリ書き込み制御信号回路（１２０）の出力であるメモリ制御信号である。
【００２６】
（１２４）はセレクタで、通常動作時のメモリ制御信号（１２２）とブロック検査時のメモリ制御信号（１２３）とを、検査回路ブロック（１００）の検査を行うためのモード選択信号（１２１）により切り替える。（１２５）はメモリ（１１８）への読み書き制御を行う信号である。（１２６）はメモリ検査回路で、メモリ（１１８）の検査を行い、結果をＬＳＩ外部へ出力する。
【００２７】
このように構成されたＬＳＩ検査回路について、その動作を説明する。説明に際しては、検査回路の出力信号の本数は２本として行う。
図１の検査回路ブロック（１００）からの出力信号は、入力クロック（１０１）に同期してブロック出力０、ブロック出力１として出力される。この動作の説明では検査回路ブロック（１００）からの出力は、入力クロック（１０１）の立上がりエッジに同期しているものとする。
【００２８】
書き込み信号生成回路（１０２）から出力される書き込み信号は、図１に示すように、検査回路ブロック（１００）の出力０と出力１に接続されている第１，第２のフリップフロップ回路（１０７）（１０８）の書き込みクロックとして入力される。
【００２９】
この書き込みクロックを元に、検査回路ブロック（１００）からの出力０，出力１からの信号は、第１，第２のフリップフロップ回路（１０７）（１０８）により出力０、出力１を保持する。
【００３０】
図１に示すように、そのフリップフロップ出力信号（１１１）（１１２）と、書き込み信号生成回路（１０２）から出力される書き込み信号とが、ブロック検査用メモリ書き込み制御回路（１２０）に入力される。ブロック検査用メモリ書き込み制御回路（１２０）では、検査回路ブロック（１００）からの出力結果の記憶情報を、メモリ内部のどのアドレス空間へ書き込むかのマッピング動作を行う。
【００３１】
ブロック検査用メモリ書き込み制御回路（１２０）の出力信号（１２３）は、ＬＳＩ検査のためのモード選択信号（１２１）によりセレクタ（１２４）の内部で選択され、ＬＳＩ検査モード時は、ブロック検査用メモリ書き込み制御回路（１２０）の出力信号（１２３）を出力、通常動作時には、メモリ制御回路（１１９）の出力制御信号（１２２）を出力する。セレクタ（１２４）から出力されたメモリ制御信号（１２５）により、ＬＳＩに内蔵されたメモリ（１１８）へのメモリアクセス動作が行われる。
【００３２】
このときのメモリ書き込み動作は、すべてＬＳＩ内部の動作であるため、外部端子の容量や抵抗成分による遅延の影響がなく、高速なアクセスが可能となる。ＬＳＩ内部のメモリ（１１８）に書き込まれた検査回路ブロック（１００）に関する検査データは、ＬＳＩ内部のメモリ（１１８）の検査を行うためのメモリ検査回路（１２６）により、ＬＳＩの外部端子へ結果を出力する。
【００３３】
その時のメモリ検査回路の動作速度は、ＬＳＩ内部クロック（１０１）と同じ速度である必要はなく、内部クロック（１０１）よりも遅い速度で出力することが可能である。これは、メモリへの書き込み動作自体が、内部クロック（１０１）で行われているため、メモリ内部に書き込まれた結果をＬＳＩ外部に読み出すためには、速度上の制約事項はないためである。そのため、ＬＳＩの内部動作速度は、高速な場合でも、ＬＳＩの外部端子につく容量成分、抵抗成分や、外部端子の駆動能力の影響を考慮をすることなく、ＬＳＩ検査を行うことができる。
【００３４】
（実施の形態２）
図２と図３は本発明の（実施の形態２）のＬＳＩ検査回路を示す。
（２００）はＬＳＩ内部のＬＳＩ検査対象となる検査回路ブロック、（２０１）はＬＳＩに供給される入力クロック、（１０２Ａ）は書き込み信号生成回路である。
【００３５】
書き込み信号生成回路（１０２Ａ）は次のように構成されている。
（２０２）（２０３）（２０４）・・・（２０５）は、第１〜第ｎのエッジ検出回路で、それぞれ検査回路ブロック（２００）の出力信号である出力０，出力１，出力２，・・・，出力ｎの信号のエッジを検出し、検出結果を入力クロック（２０１）に同期して出力する。
【００３６】
（２０６）はノアゲートで、第１〜第ｎのエッジ検出回路（２０２）〜（２０５）の各出力信号の論理和信号を元に検査回路ブロックの出力信号を記憶するための書き込み信号を生成する。（２１７）はタイミングディレイ回路である。
【００３７】
また、図２において、（２０７）（２０８）（２０９）・・・（２１０）は第１〜第ｎのフリップフロップ回路で、ノアゲート（２０６）の出力の論理和信号を書き込みクロックとし、それぞれ検査回路ブロック（１００）の出力０〜出力ｎの信号を記憶する。
【００３８】
このように構成されたＬＳＩ検査回路について、以下に、その動作を説明する。
まず、図３は本ＬＳＩ検査回路の実行状態を示すタイミング図である。図３では、検査ブロックの出力信号数を２の場合を示す。
【００３９】
図３に示すように、検査回路ブロック（２００）からの出力信号は、入力クロック（２０１）に同期して図３中のブロック出力０、ブロック出力１として出力される。この動作の説明では検査回路ブロック（２００）からの出力は、入力クロック（２０１）の立上がりエッジに同期しているものとする。
【００４０】
これらの出力信号は、エッジ検出回路（２０２）（２０３）へ入力される。エッジ検出回路の内部では、入力された信号の立ち上がりエッジ、もしくは立ち下りエッジを検出し、Ｈレベル信号を出力する。また、エッジ検出回路（２０２）（２０３）には、入力クロック（２０１）を入力することで、出力されたＨレベル信号を、入力クロック信号の立下りエッジにより、Ｌレベル信号に変化させる。そのため、図３中に示すようにブロック出力０が、エッジ検出回路（２０２）に入力すると、エッジ検出回路出力０に示す信号を出力する。同様に、ブロック出力１が、エッジ検出回路（２０３）に入力すると、エッジ検出回路出力１に示す信号を出力する。
【００４１】
エッジ検出回路（２０２）（２０３）からの２本の出力信号は、ノアゲート（２０６）に入力され、図３のＮＯＲ出力に示す信号を出力する。この出力信号は、検査回路ブロック（２００）からの出力０，出力１の信号に変化があったときだけ、入力クロックの半周期分のパルスを発生させることになる。そのため、検査回路ブロック（２００）からの出力０，出力１の信号に変化がない場合は、常にＨレベル信号を出力することになる。生成されたＮＯＲ出力の信号は、フリップフロップ回路（２０７）（２０８）の書き込みクロックとして入力される。
【００４２】
このとき、ＮＯＲ出力信号の最小パルス周期は、入力クロック（２０１）の反転信号に同期している。この書き込みクロックを元に、図３中の検査回路ブロック（２００）からの出力０，出力１からの信号は、フリップフロップ回路（２０７）（２０８）により、フリップフロップ出力０、フリップフロップ出力１に示す出力信号としてデータを保持する。そのため、検査回路ブロック（２００）の出力信号である出力０，出力１は、データ変化が発生したときだけフリップフロップ回路（２０７）（２０８）によりデータ保持される。
【００４３】
内蔵メモリへの書き込み信号としては、エッジ検出回路の各出力信号の論理和信号を元に検査回路ブロックの出力信号を記憶するための書き込み信号を生成するノアゲート（２０６）の出力を、タイミングディレイ回路（２１７）を介して遅延させた信号を使用する。図３のタイミング図に示すように、この信号の立ち上がりエッジにより、ＬＳＩに内蔵されているメモリへ、出力変化があったときの検査回路ブロック（２００）の出力データを書き込むことができる。
【００４４】
この構成により、検査回路ブロック（２００）の出力変化があったときだけ内蔵されているメモリに対してデータを書き込むことから、内蔵されるメモリの使用量を削減することができる。
【００４５】
（実施の形態３）
図４と図５は本発明の（実施の形態３）のＬＳＩ検査回路を示す。
（３００）はＬＳＩ内部のＬＳＩ検査対象となる検査回路ブロック、（３０１）はＬＳＩに供給される入力クロック、（１０２Ａ）は書き込み信号生成回路である。
【００４６】
書き込み信号生成回路（１０２Ａ）は次のように構成されている。
（３０２）（３０３）（３０４）・・・（３０５）は第１〜第ｎのエッジ検出回路で、それぞれ検査回路ブロック（３００）の出力信号である出力０，出力１，出力２，・・・，出力ｎの信号のエッジを検出し、検出結果を入力クロック（３０１）に同期して出力する。
【００４７】
（３０６）はノアゲートで、第１〜第ｎのエッジ検出回路（３０２）〜（３０５）の各出力信号の論理和信号を元に検査回路ブロックの出力信号を記憶するための書き込み信号を生成する。（３１７）はタイミングディレイ回路である。
【００４８】
また、図４において（３０７）（３０８）・・・（３１０）はフリップフロップ回路で、ノアゲート（３０６）からの出力信号を書き込みクロックとし、それぞれ検査回路ブロック（３００）の出力０，出力１，・・・，出力ｎの結果を記憶する。
【００４９】
（３１５）はカウンタで、検査回路ブロック（３００）の実行状態の時間管理を行うため、入力クロック（３０１）をソースクロックとしてカウント動作する。（３１６）はカウンタ（３１５）の出力信号である。
【００５０】
（３１８）はマッピング回路で、カウンタ（３１５）の出力信号（３１６）と検査回路ブロック（３００）の出力結果を記憶しているフリップフロップ回路の出力信号をＬＳＩに内蔵されているメモリに書き込む時のアドレス信号とデータの並び替えを行う。
【００５１】
（３２０）はブロック検査用メモリ書き込み制御回路で、検査回路ブロック（３００）の出力０〜出力ｎまでの出力結果を記憶しているフリップフロップ回路（３０７）〜（３１０）の出力信号とカウンタ（３１５）の出力信号（３１６）を、ＬＳＩに内蔵されているメモリに書き込むためのアドレス信号とデータの並び替えおよびメモリへの書き込み信号を発生させる。
（３２３）はブロック検査用メモリ書き込み制御信号回路（３２０）の出力であるメモリ制御信号である。
【００５２】
このように構成された本実施例のＬＳＩ検査回路について、以下に、その動作を説明する。
図４に示すカウンタ（３１５）は、入力クロック（３０１）の立ち上がりエッジを基準クロックとしてカウントアップする。そのため図３のタイミング図からわかるように、検査回路ブロックの出力信号の変化を表すＮＯＲ出力信号の立ち上がりでカウンタ値を保持することで、データが変化したときの時間情報をカウンタ値として記録することができる。そのため図４に示すブロック検査用メモリ書き込み制御回路（３２０）の内部のカウンタ（３１５）の出力信号（３１６）は、カウンタ（３１５）の内部でカウントアップされたカウント値を、ノアゲート（３０６）の出力信号の立ち上がりで保持することで、データの変化があったときの時間情報をカウンタ値として記憶することができる。
【００５３】
そして、図４に示すように、ブロック検査用メモリ書き込み制御回路（３２０）では、検査回路ブロック（３００）の出力信号のデータ変化時の時間情報であるカウンタ値（３１６）と、そのときの出力結果の記憶情報とを、メモリ内部のどのアドレス空間へ書き込むかのマッピング動作をマッピング回路（３１８）で行う。
【００５４】
マッピング回路（３１８）の動作として、図５に、ＬＳＩに内蔵されているメモリが８ビット幅のＳＲＡＭで、出力変化発生時の時間情報となるカウンタのビット幅が２４ビット、出力データ本数が９６本の場合、どのアドレス空間に対してどのデータを書き込むかの一例を示す。
【００５５】
図５の例では、アドレス００００番地から０００３番地までに時間情報を書き込み、０００４番地から０００Ｆ番地までは、検査回路ブロック（３００）の出力変化があったときの各９６本の出力信号を書き込む。このときのビットの並びは、ＬＳＢファースト、ＭＳＢファーストのいずれでも問題ない。
【００５６】
検査回路ブロック（３００）の出力変化があったときだけデータを書き込むことから、出力変化時のカウンタ値を書き込むことで、不良発生時の時間情報を得ることが可能となり、不良解析を容易にすることができる。
【００５７】
【発明の効果】
以上のように本発明によれば、低電圧高速動作するＬＳＩの検査を、外部端子に付加される容量成分、抵抗成分の影響を受けずに実現し、ＬＳＩ検査で不良が発生した場合、不良個所の特定を容易にし、更には検査回路の自動発生を容易に実現するＬＳＩ検査回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）のＬＳＩ検査回路のブロック図
【図２】本発明の（実施の形態２）のＬＳＩ検査回路のブロック図
【図３】同実施の形態のタイミング図
【図４】本発明の（実施の形態３）のＬＳＩ検査回路のブロック図
【図５】同実施の形態のＬＳＩ検査結果のメモリ内部でのアドレスとデータの配置の関係図
【図６】ＬＳＩ検査回路の（従来例１）のブロック図
【図７】ＬＳＩ検査回路の（従来例２）のブロック図
【図８】ＬＳＩ検査回路の（従来例３）のブロック図
【符号の説明】
１００ 検査回路ブロック
１０１ 入力クロック
１０２ 書き込み信号生成回路
１０７〜１１０ フリップフロップ回路（記憶手段）
１１１〜１１４ フリップフロップ回路１０７〜１１０の出力
１１８ ＬＳＩに内蔵されているメモリ
１１９ メモリ制御回路
１２０ ブロック検査用メモリ書き込み制御回路
１２１ モード選択信号
１２２ 通常動作時のメモリ制御信号
１２３ ＬＳＩ検査時のメモリ制御信号
１２４ セレクタ
１２５ 内蔵メモリへの制御信号
１２６ メモリ検査回路
２００ 検査回路ブロック
２０１ 入力クロック
２０２〜２０５ エッジ検出回路
２０６ 書き込み信号を生成する回路
２０７〜２１０ フリップフロップ回路（記憶手段）
２１７ タイミングディレイ回路
３００ 検査回路ブロック
３０１ 入力クロック
３０６ 書き込み信号を生成する回路
３０７〜３１０ フリップフロップ回路（記憶手段）
３１５ カウンタ
３１６ カウンタ出力値
３１８ マッピング回路
３２０ ブロック検査用メモリ書き込み制御回路
３２３ ＬＳＩ検査時のメモリ制御信号

Claims (3)

1. ＬＳＩ内部の検査回路ブロックを検査するＬＳＩ検査回路であって、
   前記ＬＳＩの内部に設けられたメモリと、
   検査回路ブロックの各出力の結果を記憶する記憶手段と、
   前記記憶手段と前記メモリへの書き込み信号を生成する書き込み信号生成回路と、
   前記メモリに書き込むためのアドレス信号とデータの並び替えを前記記憶手段の出力信号と前記書き込み信号生成回路からの前記メモリへの書き込み信号とを元に行うブロック検査用メモリ書き込み制御回路と、
   ＬＳＩの内蔵メモリに対して検査以外の通常動作時に書き込み信号を発生させるメモリ制御回路と、
   モード選択信号に応じて前記メモリ制御回路の出力信号またはブロック検査用メモリ書き込み制御回路の出力信号を選択して出力するセレクタと、
   前記メモリの検査を実行して結果をＬＳＩの外部に出力するメモリ検査回路とを設けたＬＳＩ検査回路。
2. 前記書き込み信号生成回路は、
   検査回路ブロックの各出力信号のエッジを検出する複数のエッジ検出回路と、
   複数の前記エッジ検出回路の出力の論理和を前記記憶手段へ書き込み信号として出力するゲート回路と、
   前記ゲート回路の出力を遅延して前記メモリへの書き込み信号を生成するタイミングディレイ回路と
   を有する請求項１記載のＬＳＩ検査回路。
3. 前記メモリに対して書き込み信号を発生させるブロック検査用メモリ書き込み制御回路は、
   ＬＳＩ検査時の不良解析を容易にするために検査回路ブロックの出力結果変化時の時間情報を保持するためのカウンタを有する
   請求項１または請求項２に記載のＬＳＩ検査回路。

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