JP2003036697A - 半導体メモリのテスト回路および半導体メモリデバイス - Google Patents
半導体メモリのテスト回路および半導体メモリデバイスInfo
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 内臓自己テスト回路（ＢＩＳＴ回路）または
外付自己テスト回路（ＢＯＳＴ回路）の動作検証機能を
持った半導体メモリのテスト回路および半導体メモリデ
バイスを提案する。 【解決手段】 メモリ回路と自己テスト回路との間に、
擬似エラー信号発生回路３０を設ける。この擬似エラー
信号発生回路３０は、メモリ回路の出力信号を設定信号
に応じて変換して、自己テスト回路の動作検証に必要な
擬似エラー信号を供給する。擬似エラー信号発生回路３
０は、スキャンチェーン回路を有し、このスキャンチェ
ーン回路には設定信号がセットされ、この設定信号に応
じて、擬似エラー信号を発生する。
外付自己テスト回路（ＢＯＳＴ回路）の動作検証機能を
持った半導体メモリのテスト回路および半導体メモリデ
バイスを提案する。 【解決手段】 メモリ回路と自己テスト回路との間に、
擬似エラー信号発生回路３０を設ける。この擬似エラー
信号発生回路３０は、メモリ回路の出力信号を設定信号
に応じて変換して、自己テスト回路の動作検証に必要な
擬似エラー信号を供給する。擬似エラー信号発生回路３
０は、スキャンチェーン回路を有し、このスキャンチェ
ーン回路には設定信号がセットされ、この設定信号に応
じて、擬似エラー信号を発生する。
Description
【０００１】
【発明の属する技術分野】この発明は、自己テスト回路
を有する半導体メモリのテスト回路、およびメモリ回路
と自己テスト回路とを有する半導体メモリデバイスに関
するもので、特に自己テスト回路の動作検証をメモリ回
路に影響を与えることなく、行い得るようにした半導体
メモリのテスト回路、および半導体メモリデバイスに関
するものである。
を有する半導体メモリのテスト回路、およびメモリ回路
と自己テスト回路とを有する半導体メモリデバイスに関
するもので、特に自己テスト回路の動作検証をメモリ回
路に影響を与えることなく、行い得るようにした半導体
メモリのテスト回路、および半導体メモリデバイスに関
するものである。
【０００２】
【従来の技術】メモリ回路に対する自己テスト回路とし
て、内臓自己テスト回路（ＢＩＳＴ回路：Built In Sel
f Test回路）、および外付け自己テスト回路（ＢＯＳＴ
回路：Built Out Self Test回路）が知られている。こ
れらの自己テスト回路は、メモリ回路からのテスト出力
を受けて、メモリ回路の動作テストをメモリ回路を内蔵
する半導体メモリデバイス内、またはその近くで実行す
る機能を持っている。ＢＩＳＴ回路は、メモリ回路が形
成された半導体メモリチップ内に形成されるか、または
メモリチップと同じパッケージに実装された別のチップ
に形成される。ＢＯＳＴ回路は、半導体メモリデバイス
の近くに設置されるテスト・パフォーマンスボード上に
設置される。
て、内臓自己テスト回路（ＢＩＳＴ回路：Built In Sel
f Test回路）、および外付け自己テスト回路（ＢＯＳＴ
回路：Built Out Self Test回路）が知られている。こ
れらの自己テスト回路は、メモリ回路からのテスト出力
を受けて、メモリ回路の動作テストをメモリ回路を内蔵
する半導体メモリデバイス内、またはその近くで実行す
る機能を持っている。ＢＩＳＴ回路は、メモリ回路が形
成された半導体メモリチップ内に形成されるか、または
メモリチップと同じパッケージに実装された別のチップ
に形成される。ＢＯＳＴ回路は、半導体メモリデバイス
の近くに設置されるテスト・パフォーマンスボード上に
設置される。
【０００３】
【発明が解決しようとする課題】ところで、これらの自
己テスト回路についても、その動作検証を行う必要があ
り、その動作検証を行うには、自己テスト回路に対して
擬似エラー信号を与える必要があるが、この擬似エラー
信号を発生させる有効な手段がなかった。
己テスト回路についても、その動作検証を行う必要があ
り、その動作検証を行うには、自己テスト回路に対して
擬似エラー信号を与える必要があるが、この擬似エラー
信号を発生させる有効な手段がなかった。
【０００４】この発明は、この擬似エラー信号を発生さ
せる擬似エラー信号発生回路を有する新規な半導体メモ
リのテスト回路を提案するものである。
せる擬似エラー信号発生回路を有する新規な半導体メモ
リのテスト回路を提案するものである。
【０００５】また、この発明は、メモリ回路と自己テス
ト回路を有する半導体メモリデバイスであって、擬似エ
ラー信号発生回路を組み込んだ新規な半導体メモリデバ
イスを提案するものである。
ト回路を有する半導体メモリデバイスであって、擬似エ
ラー信号発生回路を組み込んだ新規な半導体メモリデバ
イスを提案するものである。
【０００６】
【課題を解決するための手段】この発明による半導体メ
モリのテスト回路は、半導体メモリのメモリ回路に接続
され前記メモリ回路の出力信号を受けて前記メモリ回路
のテストを行う自己テスト回路、および前記メモリ回路
と自己テスト回路との間に設けられ前記自己テスト回路
の動作を検証するための擬似エラー信号を発生する擬似
エラー信号発生回路を備え、前記擬似エラー信号発生回
路は前記メモリ回路の出力信号を設定信号に応じて変換
して前記擬似エラー信号を発生するように構成されたも
のである。
モリのテスト回路は、半導体メモリのメモリ回路に接続
され前記メモリ回路の出力信号を受けて前記メモリ回路
のテストを行う自己テスト回路、および前記メモリ回路
と自己テスト回路との間に設けられ前記自己テスト回路
の動作を検証するための擬似エラー信号を発生する擬似
エラー信号発生回路を備え、前記擬似エラー信号発生回
路は前記メモリ回路の出力信号を設定信号に応じて変換
して前記擬似エラー信号を発生するように構成されたも
のである。
【０００７】また、この発明による半導体メモリのテス
ト回路は、前記メモリ回路が出力バッファを有し、前記
擬似エラー信号発生回路が、前記出力バッファからの出
力信号を設定信号に応じて変換して前記擬似エラー信号
を発生するように構成されているものである。
ト回路は、前記メモリ回路が出力バッファを有し、前記
擬似エラー信号発生回路が、前記出力バッファからの出
力信号を設定信号に応じて変換して前記擬似エラー信号
を発生するように構成されているものである。
【０００８】また、この発明による半導体メモリのテス
ト回路は、前記擬似エラー信号発生回路が、スキャンチ
ェーン回路を有し、このスキャンチェーン回路に設定さ
れた設定信号に応じて前記メモリ回路の出力信号を変換
して前記擬似エラー信号を発生するように構成されてい
るものである。
ト回路は、前記擬似エラー信号発生回路が、スキャンチ
ェーン回路を有し、このスキャンチェーン回路に設定さ
れた設定信号に応じて前記メモリ回路の出力信号を変換
して前記擬似エラー信号を発生するように構成されてい
るものである。
【０００９】また、この発明による半導体メモリのテス
ト回路は、前記擬似エラー信号発生回路が、前記メモリ
回路の出力信号と前記スキャンチェーン回路の出力とを
受ける論理ゲート回路を有し、この論理ゲート回路が前
記メモリ回路の出力信号を前記スキャンチェーン回路の
設定信号に応じて変換して前記擬似エラー信号を出力す
るものである。
ト回路は、前記擬似エラー信号発生回路が、前記メモリ
回路の出力信号と前記スキャンチェーン回路の出力とを
受ける論理ゲート回路を有し、この論理ゲート回路が前
記メモリ回路の出力信号を前記スキャンチェーン回路の
設定信号に応じて変換して前記擬似エラー信号を出力す
るものである。
【００１０】また、この発明による半導体メモリのテス
ト回路は、前記擬似エラー信号発生回路が、トリガ回路
を有し、このトリガ回路が前記メモリ回路に対する読出
し信号に基づいて前記擬似エラー信号を前記自己テスト
回路へ出力するものである。
ト回路は、前記擬似エラー信号発生回路が、トリガ回路
を有し、このトリガ回路が前記メモリ回路に対する読出
し信号に基づいて前記擬似エラー信号を前記自己テスト
回路へ出力するものである。
【００１１】また、この発明による半導体メモリのテス
ト回路は、前記擬似エラー信号発生回路が、前記スキャ
ンチェーン回路の設定信号を変化させながら複数の擬似
エラー信号を含んだ擬似エラー信号パターンを発生する
ものである。
ト回路は、前記擬似エラー信号発生回路が、前記スキャ
ンチェーン回路の設定信号を変化させながら複数の擬似
エラー信号を含んだ擬似エラー信号パターンを発生する
ものである。
【００１２】また、この発明による半導体メモリのテス
ト回路は、前記メモリ回路を複数有し、またこれらの複
数のメモリ回路の出力信号を選択するメモリセレクタが
設けられ、このメモリセレクタの出力信号が前記擬似エ
ラー信号発生回路に供給されるようになっているもので
ある。
ト回路は、前記メモリ回路を複数有し、またこれらの複
数のメモリ回路の出力信号を選択するメモリセレクタが
設けられ、このメモリセレクタの出力信号が前記擬似エ
ラー信号発生回路に供給されるようになっているもので
ある。
【００１３】また、この発明による半導体メモリのテス
ト回路は、前記自己テスト回路が内臓自己テスト回路と
して構成されたものである。
ト回路は、前記自己テスト回路が内臓自己テスト回路と
して構成されたものである。
【００１４】また、この発明による半導体メモリのテス
ト回路は、前記自己テスト回路が外付け自己テスト回路
として構成されたものである。
ト回路は、前記自己テスト回路が外付け自己テスト回路
として構成されたものである。
【００１５】また、この発明による半導体メモリデバイ
スは、メモリ回路とそれに接続された自己テスト回路と
を有する半導体メモリデバイスであって、前記メモリ回
路と自己テスト回路との間に、前記自己テスト回路の動
作を検証するための擬似エラー信号を発生する擬似エラ
ー信号発生回路が設けられており、この擬似エラー信号
発生回路は前記メモリ回路の出力信号を変換して擬似エ
ラー信号を発生するように構成されていることを特徴と
する。
スは、メモリ回路とそれに接続された自己テスト回路と
を有する半導体メモリデバイスであって、前記メモリ回
路と自己テスト回路との間に、前記自己テスト回路の動
作を検証するための擬似エラー信号を発生する擬似エラ
ー信号発生回路が設けられており、この擬似エラー信号
発生回路は前記メモリ回路の出力信号を変換して擬似エ
ラー信号を発生するように構成されていることを特徴と
する。
【００１６】また、この発明による半導体メモリデバイ
スは、前記自己テスト回路が内臓自己テスト回路であっ
て、前記メモリ回路と同じチップに形成されたものであ
る。
スは、前記自己テスト回路が内臓自己テスト回路であっ
て、前記メモリ回路と同じチップに形成されたものであ
る。
【００１７】また、この発明による半導体メモリデバイ
スは、前記自己テスト回路が内臓自己テスト回路であっ
て、この自己テスト回路が前記擬似エラー信号発生回路
がともに前記メモリ回路と同じチップに形成されたもの
である。
スは、前記自己テスト回路が内臓自己テスト回路であっ
て、この自己テスト回路が前記擬似エラー信号発生回路
がともに前記メモリ回路と同じチップに形成されたもの
である。
【００１８】また、この発明による半導体メモリデバイ
スは、前記自己テスト回路が内臓自己テスト回路であっ
て、この自己テスト回路が前記メモリ回路と同じパッケ
ージに内臓された別のチップに形成されたものである。
スは、前記自己テスト回路が内臓自己テスト回路であっ
て、この自己テスト回路が前記メモリ回路と同じパッケ
ージに内臓された別のチップに形成されたものである。
【００１９】また、この発明による半導体メモリデバイ
スは、前記メモリ回路が出力バッファを有し、前記擬似
エラー信号発生回路が、前記出力バッファからの出力信
号を設定信号に応じて変換して前記擬似エラー信号を発
生するように構成されているものである。
スは、前記メモリ回路が出力バッファを有し、前記擬似
エラー信号発生回路が、前記出力バッファからの出力信
号を設定信号に応じて変換して前記擬似エラー信号を発
生するように構成されているものである。
【００２０】また、この発明による半導体メモリデバイ
スは、前記擬似エラー信号発生回路が、スキャンチェー
ン回路を有し、このスキャンチェーン回路に設定された
設定信号に応じて前記メモリ回路の出力信号を変換して
前記擬似エラー信号を発生するように構成されているも
のである。
スは、前記擬似エラー信号発生回路が、スキャンチェー
ン回路を有し、このスキャンチェーン回路に設定された
設定信号に応じて前記メモリ回路の出力信号を変換して
前記擬似エラー信号を発生するように構成されているも
のである。
【００２１】また、この発明による半導体メモリデバイ
スは、前記擬似エラー信号発生回路が、前記メモリ回路
の出力信号と前記スキャンチェーン回路の出力とを受け
る論理ゲート回路を有し、この論理ゲート回路が前記メ
モリ回路の出力信号を前記スキャンチェーン回路の設定
信号に応じて変換して前記擬似エラー信号を出力するも
のである。
スは、前記擬似エラー信号発生回路が、前記メモリ回路
の出力信号と前記スキャンチェーン回路の出力とを受け
る論理ゲート回路を有し、この論理ゲート回路が前記メ
モリ回路の出力信号を前記スキャンチェーン回路の設定
信号に応じて変換して前記擬似エラー信号を出力するも
のである。
【００２２】また、この発明による半導体メモリデバイ
スは、前記擬似エラー信号発生回路が、トリガ回路を有
し、このトリガ回路が前記メモリ回路に対する読出し信
号に基づいて前記擬似エラー信号を前記自己テスト回路
へ出力するものである。
スは、前記擬似エラー信号発生回路が、トリガ回路を有
し、このトリガ回路が前記メモリ回路に対する読出し信
号に基づいて前記擬似エラー信号を前記自己テスト回路
へ出力するものである。
【００２３】また、この発明による半導体メモリデバイ
スは、前記擬似エラー信号発生回路が、前記スキャンチ
ェーン回路の設定信号を変化させながら複数の擬似エラ
ー信号を含んだ擬似エラー信号パターンを発生するもの
である。
スは、前記擬似エラー信号発生回路が、前記スキャンチ
ェーン回路の設定信号を変化させながら複数の擬似エラ
ー信号を含んだ擬似エラー信号パターンを発生するもの
である。
【００２４】さらに、この発明による半導体メモリデバ
イスは、前記メモリ回路を複数有し、またこれらの複数
のメモリ回路の出力信号を選択するメモリセレクタが設
けられ、このメモリセレクタの出力信号が前記擬似エラ
ー信号発生回路に接続されているものである。
イスは、前記メモリ回路を複数有し、またこれらの複数
のメモリ回路の出力信号を選択するメモリセレクタが設
けられ、このメモリセレクタの出力信号が前記擬似エラ
ー信号発生回路に接続されているものである。
【００２５】
【発明の実施の形態】実施の形態１．図１はこの発明に
よる半導体メモリのテスト回路の実施の形態１を示すブ
ロック回路図である。この実施の形態１は、この発明に
よる半導体メモリデバイスの実施の形態１をも構成す
る。この図１の半導体メモリのテスト回路は、１つの半
導体チップ上に、半導体メモリ回路１０と、ＢＩＳＴ回
路２０と、擬似エラー信号発生回路３０とを形成した１
チップ構成の半導体メモリデバイスである。メモリ回路
１０は、ＤＲＡＭ、ＳＲＡＭなどで構成され、アドレス
信号ＡＤＳの入力端子１１と、読出し信号ＲＯＳの入力
端子１２を有する。このメモリ回路１０は、出力バッフ
ァ１３を有し、この出力バッファ１３の出力部に接続さ
れた出力端子１５を有する。この出力端子１５はｎビッ
ト、たとえば８ビットの出力端子である。またメモリ回
路１０は、遅延回路１４を有し、この遅延回路１４はア
ドレス信号ＡＤＳと読出し信号ＲＯＳを受けて、遅延ア
ドレス信号ＤＡＳと遅延読出し信号ＤＲＳを発生する。
よる半導体メモリのテスト回路の実施の形態１を示すブ
ロック回路図である。この実施の形態１は、この発明に
よる半導体メモリデバイスの実施の形態１をも構成す
る。この図１の半導体メモリのテスト回路は、１つの半
導体チップ上に、半導体メモリ回路１０と、ＢＩＳＴ回
路２０と、擬似エラー信号発生回路３０とを形成した１
チップ構成の半導体メモリデバイスである。メモリ回路
１０は、ＤＲＡＭ、ＳＲＡＭなどで構成され、アドレス
信号ＡＤＳの入力端子１１と、読出し信号ＲＯＳの入力
端子１２を有する。このメモリ回路１０は、出力バッフ
ァ１３を有し、この出力バッファ１３の出力部に接続さ
れた出力端子１５を有する。この出力端子１５はｎビッ
ト、たとえば８ビットの出力端子である。またメモリ回
路１０は、遅延回路１４を有し、この遅延回路１４はア
ドレス信号ＡＤＳと読出し信号ＲＯＳを受けて、遅延ア
ドレス信号ＤＡＳと遅延読出し信号ＤＲＳを発生する。
【００２６】ＢＩＳＴ回路２０は、メモリ回路１０から
テスト出力を受けて、メモリ回路１０の動作解析を行
う。この動作解析は、たとえばメモリ回路１０に含まれ
た多数のメモリ素子の動作をテストし、不良のメモリ素
子を冗長回路に置き換えるための解析を含む。メモリ回
路１０に対するテスト時には、テストに対応するアドレ
ス信号ＡＤＳおよび読出し信号ＲＯＳが与えられ、その
結果、メモリ回路１０の出力端子１５から出力される出
力信号、すなわちテスト出力ＴＯＳがＢＩＳＴ回路２０
に与えられ、ＢＩＳＴ回路２０がその解析を行う。
テスト出力を受けて、メモリ回路１０の動作解析を行
う。この動作解析は、たとえばメモリ回路１０に含まれ
た多数のメモリ素子の動作をテストし、不良のメモリ素
子を冗長回路に置き換えるための解析を含む。メモリ回
路１０に対するテスト時には、テストに対応するアドレ
ス信号ＡＤＳおよび読出し信号ＲＯＳが与えられ、その
結果、メモリ回路１０の出力端子１５から出力される出
力信号、すなわちテスト出力ＴＯＳがＢＩＳＴ回路２０
に与えられ、ＢＩＳＴ回路２０がその解析を行う。
【００２７】擬似エラー信号発生回路３０は、ＢＩＳＴ
回路２０の動作を検証する場合に有効に使用される。こ
の擬似エラー信号発生回路３０は、標準テスト信号ＳＴ
Ｓを受けて、それを擬似エラー信号ＰＥＳに変換し、こ
の擬似エラー信号ＰＥＳをＢＩＳＴ回路２０に与える。
この擬似エラー信号ＰＥＳは、ＢＩＳＴ回路２０の動作
検証を行うのに使用される。標準テスト信号ＳＴＳは、
メモリ回路１０からのテスト出力ＴＯＳの１つの標準パ
ターンである。たとえば、すべてのビットが０である信
号、すなわち８ビットの場合には、００００００００の
信号が、標準テスト信号ＳＴＳとして使用される。擬似
エラー信号ＰＥＳは、標準テスト信号ＳＴＳのいくつか
のビットが１に変換された信号、たとえば１０１０１０
１０のような信号である。ＢＩＳＴ回路２０が、この擬
似エラー信号ＰＥＳを与えたときに、如何なる解析結果
を出力するかがチェックされる。与える擬似エラー信号
ＰＥＳは既知であり、この既知の擬似エラー信号ＰＥＳ
に対するＢＩＳＴ回路２０の解析出力をチェックするこ
とにより、ＢＩＳＴ回路２０の動作検証が行われる。
回路２０の動作を検証する場合に有効に使用される。こ
の擬似エラー信号発生回路３０は、標準テスト信号ＳＴ
Ｓを受けて、それを擬似エラー信号ＰＥＳに変換し、こ
の擬似エラー信号ＰＥＳをＢＩＳＴ回路２０に与える。
この擬似エラー信号ＰＥＳは、ＢＩＳＴ回路２０の動作
検証を行うのに使用される。標準テスト信号ＳＴＳは、
メモリ回路１０からのテスト出力ＴＯＳの１つの標準パ
ターンである。たとえば、すべてのビットが０である信
号、すなわち８ビットの場合には、００００００００の
信号が、標準テスト信号ＳＴＳとして使用される。擬似
エラー信号ＰＥＳは、標準テスト信号ＳＴＳのいくつか
のビットが１に変換された信号、たとえば１０１０１０
１０のような信号である。ＢＩＳＴ回路２０が、この擬
似エラー信号ＰＥＳを与えたときに、如何なる解析結果
を出力するかがチェックされる。与える擬似エラー信号
ＰＥＳは既知であり、この既知の擬似エラー信号ＰＥＳ
に対するＢＩＳＴ回路２０の解析出力をチェックするこ
とにより、ＢＩＳＴ回路２０の動作検証が行われる。
【００２８】擬似エラー信号発生回路３０は、スキャン
チェーン回路３１と、出力トリガ回路５０を含んでい
る。スキャンチェーン回路３１には、設定信号ＳＥＴが
与えられ、標準テスト信号ＳＴＳがこの設定信号ＳＥＴ
によって変換され、擬似エラー信号ＰＥＳが作られる。
出力トリガ回路５０は、発生した擬似エラー信号ＰＥＳ
をＢＩＳＴ回路２０へ所定のタイミングで出力する。
チェーン回路３１と、出力トリガ回路５０を含んでい
る。スキャンチェーン回路３１には、設定信号ＳＥＴが
与えられ、標準テスト信号ＳＴＳがこの設定信号ＳＥＴ
によって変換され、擬似エラー信号ＰＥＳが作られる。
出力トリガ回路５０は、発生した擬似エラー信号ＰＥＳ
をＢＩＳＴ回路２０へ所定のタイミングで出力する。
【００２９】図２は、スキャンチェーン回路３１の模式
的な説明図である。スキャンチェーン回路３１は設定信
号ＳＥＴの入力端子３２と出力端子３３を有する。図２
では、スキャンチェーン回路３１の代表的な２つのビッ
トＢｎ、Ｂｎ―１が示される。今、設定信号ＳＥＴによ
り、ビットＢｎが１、ビットＢｎ―１が０にセットされ
ているとすると、ビットＢｎの入力された０の信号が１
に変換され、ビットＢｎ―１へ入力された０の信号はそ
のまま０で出力される。このようにして、テスト出力Ｔ
ＯＳの一種である標準テスト信号ＳＴＳが設定信号ＳＥ
Ｔに応じて変換され、擬似エラー信号ＰＥＳが作られ
る。設定信号ＳＥＴを変化させることにより、発生する
擬似エラー信号ＰＥＳを変えることができ、所望の擬似
エラー信号ＰＥＳを発生することができる。
的な説明図である。スキャンチェーン回路３１は設定信
号ＳＥＴの入力端子３２と出力端子３３を有する。図２
では、スキャンチェーン回路３１の代表的な２つのビッ
トＢｎ、Ｂｎ―１が示される。今、設定信号ＳＥＴによ
り、ビットＢｎが１、ビットＢｎ―１が０にセットされ
ているとすると、ビットＢｎの入力された０の信号が１
に変換され、ビットＢｎ―１へ入力された０の信号はそ
のまま０で出力される。このようにして、テスト出力Ｔ
ＯＳの一種である標準テスト信号ＳＴＳが設定信号ＳＥ
Ｔに応じて変換され、擬似エラー信号ＰＥＳが作られ
る。設定信号ＳＥＴを変化させることにより、発生する
擬似エラー信号ＰＥＳを変えることができ、所望の擬似
エラー信号ＰＥＳを発生することができる。
【００３０】図３は、スキャンチェーン回路３１の具体
例を示す。図３は、上部の２ビットだけを示している
が、残りのビットも同様に構成される。このスキャンチ
ェーン回路３１は、スキャンチェーン３４、ハーフラッ
チ３５および論理回路３６を有する。スキャンチェーン
３４は、ｎビットの各ビットに対応するＤＱフリップフ
ロップ３４１、３４２、・・・を有する。ＤＱフリップ
フロップ３４１のＤ入力端子は、設定信号ＳＥＴの入力
端子３２に接続され、そのＱ出力端子は、次のビットの
ＤＱフリップフロップ３４２のＤ入力端子に接続され
る。ＤＱフリップフロップ３２２のＱ出力端子は次のビ
ットのＤＱフリップフロップのＤ入力端子に接続され、
同様に各ビットのＤＱフリップフロップのＱ出力端子が
順次次のビットのＤＱフリップフロップのＤ入力端子に
直列的に接続される。スキャンチェーン３４の各ＤＱフ
リップフロップ３４１、３４２、・・・には，入力端子
３７から共通のクロック信号ＣＬＫが与えられる。
例を示す。図３は、上部の２ビットだけを示している
が、残りのビットも同様に構成される。このスキャンチ
ェーン回路３１は、スキャンチェーン３４、ハーフラッ
チ３５および論理回路３６を有する。スキャンチェーン
３４は、ｎビットの各ビットに対応するＤＱフリップフ
ロップ３４１、３４２、・・・を有する。ＤＱフリップ
フロップ３４１のＤ入力端子は、設定信号ＳＥＴの入力
端子３２に接続され、そのＱ出力端子は、次のビットの
ＤＱフリップフロップ３４２のＤ入力端子に接続され
る。ＤＱフリップフロップ３２２のＱ出力端子は次のビ
ットのＤＱフリップフロップのＤ入力端子に接続され、
同様に各ビットのＤＱフリップフロップのＱ出力端子が
順次次のビットのＤＱフリップフロップのＤ入力端子に
直列的に接続される。スキャンチェーン３４の各ＤＱフ
リップフロップ３４１、３４２、・・・には，入力端子
３７から共通のクロック信号ＣＬＫが与えられる。
【００３１】ハーフラッチ３５も、各ビットに対応した
ＤＱフリップフロップ３５１、３５２、・・・を有す
る。このハーフラッチ３５の各ＤＱフリップフロップ３
５１、３５２、・・・のＤ入力端子は、対応する各ビッ
トのスキャンチェーン３４のＤＱフリップフロップ３４
１、３４２、・・・のＱ出力端子に接続されている。ま
たハーフラッチ３５の各ＤＱフリップフロップ３５１、
３５２、・・・は、共通のエナブル信号ＥＮＢの入力端
子３８に接続されている。スキャンチェーン３４に設定
信号ＳＥＴをセットする場合、入力端子３２から出力端
子３３へ設定信号ＳＥＴをクロックＣＬＫに同期させて
順次入力し、エナブル信号ＥＮＢにより、スキャンチェ
ーン３４の各ＤＱフリップフリップ３４１、３４２、・
・・のＱ出力端子の出力をハーフラッチ３５の各ＤＱフ
リップフロップ３５１、３５２、・・・にセットする。
スキャンチェーン３４の各ＤＱフリップフロップ３４
１、３４２、・・・にセットされた設定信号ＳＥＴが、
たとえば０１０１０１０１の信号であれば、この設定信
号がハーフラッチ３５の各ＤＱフリップフロップ３５
１、３５２、・・・にセットされる。
ＤＱフリップフロップ３５１、３５２、・・・を有す
る。このハーフラッチ３５の各ＤＱフリップフロップ３
５１、３５２、・・・のＤ入力端子は、対応する各ビッ
トのスキャンチェーン３４のＤＱフリップフロップ３４
１、３４２、・・・のＱ出力端子に接続されている。ま
たハーフラッチ３５の各ＤＱフリップフロップ３５１、
３５２、・・・は、共通のエナブル信号ＥＮＢの入力端
子３８に接続されている。スキャンチェーン３４に設定
信号ＳＥＴをセットする場合、入力端子３２から出力端
子３３へ設定信号ＳＥＴをクロックＣＬＫに同期させて
順次入力し、エナブル信号ＥＮＢにより、スキャンチェ
ーン３４の各ＤＱフリップフリップ３４１、３４２、・
・・のＱ出力端子の出力をハーフラッチ３５の各ＤＱフ
リップフロップ３５１、３５２、・・・にセットする。
スキャンチェーン３４の各ＤＱフリップフロップ３４
１、３４２、・・・にセットされた設定信号ＳＥＴが、
たとえば０１０１０１０１の信号であれば、この設定信
号がハーフラッチ３５の各ＤＱフリップフロップ３５
１、３５２、・・・にセットされる。
【００３２】スキャンチェーン回路３１の論理回路３６
は、各ビットに対応して設けられた排他的ＯＲ回路３６
１、３６２、・・・を有する。この各ビットに対応する
排他的ＯＲ回路３６１、３６２、・・・の一方の入力
は、各ビットに対応するハーフラッチ３５のＤＱフリッ
プフロップ３５１、３５２、・・・のＱ出力端子に接続
されている。各排他的ＯＲ回路３６１、３６２、・・・
の他方の入力端子は、バスライン３９を介して入力端子
４０に接続されている。この入力端子４０はメモリ回路
１０の出力端子１５に接続されており、メモリ回路１０
からの標準テスト信号ＳＴＳが与えられる。また、各排
他的ＯＲ回路３６１、３６２、・・・の出力端子は、そ
れぞれバスライン４１を介してスキャンチェーン回路３
１の出力端子４２に接続されており、この出力端子４２
に擬似エラー信号ＰＥＳを発生する。論理回路３６は、
メモリ回路１０からの標準テスト信号ＳＴＳを、設定信
号ＳＥＴに応じて変換して擬似エラー信号ＰＥＳを出力
する。たとえば、ハーフラッチ３５にセットされた設定
信号ＳＥＴが０１０１０１０１の信号であり、標準テス
ト信号が００００００００の信号であれば、論理回路３
６からの擬似エラー信号ＰＥＳは、設定信号ＳＥＴを反
転した１０１０１０１０の信号となり、出力端子４２に
出力される。
は、各ビットに対応して設けられた排他的ＯＲ回路３６
１、３６２、・・・を有する。この各ビットに対応する
排他的ＯＲ回路３６１、３６２、・・・の一方の入力
は、各ビットに対応するハーフラッチ３５のＤＱフリッ
プフロップ３５１、３５２、・・・のＱ出力端子に接続
されている。各排他的ＯＲ回路３６１、３６２、・・・
の他方の入力端子は、バスライン３９を介して入力端子
４０に接続されている。この入力端子４０はメモリ回路
１０の出力端子１５に接続されており、メモリ回路１０
からの標準テスト信号ＳＴＳが与えられる。また、各排
他的ＯＲ回路３６１、３６２、・・・の出力端子は、そ
れぞれバスライン４１を介してスキャンチェーン回路３
１の出力端子４２に接続されており、この出力端子４２
に擬似エラー信号ＰＥＳを発生する。論理回路３６は、
メモリ回路１０からの標準テスト信号ＳＴＳを、設定信
号ＳＥＴに応じて変換して擬似エラー信号ＰＥＳを出力
する。たとえば、ハーフラッチ３５にセットされた設定
信号ＳＥＴが０１０１０１０１の信号であり、標準テス
ト信号が００００００００の信号であれば、論理回路３
６からの擬似エラー信号ＰＥＳは、設定信号ＳＥＴを反
転した１０１０１０１０の信号となり、出力端子４２に
出力される。
【００３３】図４は、出力トリガ回路５０を示す。図４
でも、代表的に２つのビットに対応する回路が示されて
いるが、すべてのビットについて、同様に構成される。
この出力トリガ回路５０は、Ｎビットのそれぞれのビッ
トに対応したＮＯＲゲート５１１、５１２、・・・を有
する。この各ＮＯＲゲート５１１、５１２、・・・の一
方の入力には、スキャンチェーン回路３１から、擬似エ
ラー信号ＰＥＳが供給される。具体的には、各ＮＯＲゲ
ート５１１、５１２、・・・の一方の入力端子は、スキ
ャンチェーン回路３１の対応する各ビットの排他的ＯＲ
ゲート３４１、３４２、・・・の出力端子に接続されて
いる。各ＮＯＲゲート５１１、５１２、・・・の他方の
入力端子は、共通の遅延読出し信号ＤＲＳの入力端子５
２に接続され、図１の遅延回路から、遅延読出し信号Ｄ
ＲＳの供給を受ける。この出力トリガ回路５０は、遅延
読出し信号ＤＲＳを受けたタイミングで、擬似エラー信
号ＰＥＳを出力し、ＢＩＳＴ回路２０に供給する。
でも、代表的に２つのビットに対応する回路が示されて
いるが、すべてのビットについて、同様に構成される。
この出力トリガ回路５０は、Ｎビットのそれぞれのビッ
トに対応したＮＯＲゲート５１１、５１２、・・・を有
する。この各ＮＯＲゲート５１１、５１２、・・・の一
方の入力には、スキャンチェーン回路３１から、擬似エ
ラー信号ＰＥＳが供給される。具体的には、各ＮＯＲゲ
ート５１１、５１２、・・・の一方の入力端子は、スキ
ャンチェーン回路３１の対応する各ビットの排他的ＯＲ
ゲート３４１、３４２、・・・の出力端子に接続されて
いる。各ＮＯＲゲート５１１、５１２、・・・の他方の
入力端子は、共通の遅延読出し信号ＤＲＳの入力端子５
２に接続され、図１の遅延回路から、遅延読出し信号Ｄ
ＲＳの供給を受ける。この出力トリガ回路５０は、遅延
読出し信号ＤＲＳを受けたタイミングで、擬似エラー信
号ＰＥＳを出力し、ＢＩＳＴ回路２０に供給する。
【００３４】メモリ回路１０がＢＩＳＴ回路２０によっ
てテストされる状態では、設定信号ＳＥＴは、メモリ回
路１０のテスト出力ＴＯＳをそのまま出力するように、
たとえばすべてのビットが０に保持される。出力トリガ
回路５０は、この状態では、遅延読出し信号ＤＲＳでは
なく、メモリ回路１０への読出し信号ＲＯＳが入力端子
５２に直接与えられるように構成され、メモリ回路１０
からのテスト出力ＴＯＳがそのまま変換されずに、メモ
リ回路１０からの読出し直後に、出力トリガ回路５０か
らＢＩＳＴ回路２０へ供給され、ＢＩＳＴ回路２０がそ
のテスト出力ＴＯＳの解析を行う。
てテストされる状態では、設定信号ＳＥＴは、メモリ回
路１０のテスト出力ＴＯＳをそのまま出力するように、
たとえばすべてのビットが０に保持される。出力トリガ
回路５０は、この状態では、遅延読出し信号ＤＲＳでは
なく、メモリ回路１０への読出し信号ＲＯＳが入力端子
５２に直接与えられるように構成され、メモリ回路１０
からのテスト出力ＴＯＳがそのまま変換されずに、メモ
リ回路１０からの読出し直後に、出力トリガ回路５０か
らＢＩＳＴ回路２０へ供給され、ＢＩＳＴ回路２０がそ
のテスト出力ＴＯＳの解析を行う。
【００３５】図５は、実施の形態１におけるスキャンチ
ェーン回路３１のテストタイミング図であり、（ａ）は
図３の入力端子３７に入力されるクロック信号ＣＬＫの
波形を示し、（ｂ）はそれに対応して入力端子３２から
入力される設定信号ＳＥＴを示し、さらに（ｃ）はそれ
らに対応する入力端子３８へのエナブル信号ＥＮＢを示
す。これらの（ａ）（ｂ）（ｃ）の横軸の時間軸は共通
である。設定信号ＳＥＴは、クロック信号ＣＬＫに同期
して順次入力され、ｎ個のクロック信号ＣＬＫが入力さ
れたタイミングで、ｎビットのすべてに所望の設定信号
がスキャンチェーン３４の各ＤＱフリップフロップ３４
１、３４２、・・・に与えられる。この後、エナブル信
号ＥＮＢが立ち上がり、このエナブル信号ＥＮＢによっ
て、設定信号ＳＥＴがハーフラッチ３５の各ＤＱフリッ
プフロップ３５１、３５２、・・・にセットされる。
ェーン回路３１のテストタイミング図であり、（ａ）は
図３の入力端子３７に入力されるクロック信号ＣＬＫの
波形を示し、（ｂ）はそれに対応して入力端子３２から
入力される設定信号ＳＥＴを示し、さらに（ｃ）はそれ
らに対応する入力端子３８へのエナブル信号ＥＮＢを示
す。これらの（ａ）（ｂ）（ｃ）の横軸の時間軸は共通
である。設定信号ＳＥＴは、クロック信号ＣＬＫに同期
して順次入力され、ｎ個のクロック信号ＣＬＫが入力さ
れたタイミングで、ｎビットのすべてに所望の設定信号
がスキャンチェーン３４の各ＤＱフリップフロップ３４
１、３４２、・・・に与えられる。この後、エナブル信
号ＥＮＢが立ち上がり、このエナブル信号ＥＮＢによっ
て、設定信号ＳＥＴがハーフラッチ３５の各ＤＱフリッ
プフロップ３５１、３５２、・・・にセットされる。
【００３６】図６は、図５に対応したスキャンチェーン
回路３１の動作を示す動作説明図である。スキャンチェ
ーン回路３１のｎ個の各ビットＢ１、Ｂ２、・・・Ｂｎ
には、設定信号ＳＥＴがセットされ、この状態で標準テ
スト信号ＳＴＳが入力端子４０に入力され、擬似テスト
信号ＰＥＳが生成される。
回路３１の動作を示す動作説明図である。スキャンチェ
ーン回路３１のｎ個の各ビットＢ１、Ｂ２、・・・Ｂｎ
には、設定信号ＳＥＴがセットされ、この状態で標準テ
スト信号ＳＴＳが入力端子４０に入力され、擬似テスト
信号ＰＥＳが生成される。
【００３７】図７は、実施の形態１の全体的なテストタ
イミングを示す。図中、（ａ）は図１の回路全体に共通
に使用されるクロック信号ＣＬＫであり、これはたとえ
ば、図５（ａ）のクロック信号ＣＬＫと同じである。
（ｂ）はメモリ回路１０に対する読出し信号入力１２に
与えられる読出し信号ＲＯＳを、また（ｃ）はメモリ回
路１０のアドレス入力１１に与えられるアドレス信号Ａ
ＤＳを、また（ｄ）は出力トリガ回路５０の入力端子５
２に与えられる遅延読出し信号ＤＲＳを、（ｅ）はメモ
リ回路１０からのテスト出力信号ＴＯＳ／ＳＴＳを、
（ｆ）はＢＩＳＴ回路２０へ与えられる擬似エラー信号
ＰＥＳを、それぞれ示す。横軸の時間軸は各信号のつい
て共通である。
イミングを示す。図中、（ａ）は図１の回路全体に共通
に使用されるクロック信号ＣＬＫであり、これはたとえ
ば、図５（ａ）のクロック信号ＣＬＫと同じである。
（ｂ）はメモリ回路１０に対する読出し信号入力１２に
与えられる読出し信号ＲＯＳを、また（ｃ）はメモリ回
路１０のアドレス入力１１に与えられるアドレス信号Ａ
ＤＳを、また（ｄ）は出力トリガ回路５０の入力端子５
２に与えられる遅延読出し信号ＤＲＳを、（ｅ）はメモ
リ回路１０からのテスト出力信号ＴＯＳ／ＳＴＳを、
（ｆ）はＢＩＳＴ回路２０へ与えられる擬似エラー信号
ＰＥＳを、それぞれ示す。横軸の時間軸は各信号のつい
て共通である。
【００３８】擬似エラー信号ＰＥＳを作成したい所望ア
ドレス信号ＡＤＳ―Ｐに合わせて、読出し信号ＲＯＳを
立ち下げ、メモリ回路１０から出力されるテスト出力Ｔ
ＯＳを、前記所望アドレス信号ＡＤＳ−Ｐに対応する標
準テスト信号ＳＴＳとする。この標準テスト信号ＳＴＳ
の発生からｎ個のクロック信号の後に、遅延読出し信号
ＤＲＳが立ち下がり、このタイミングで標準テスト信号
ＳＴＳがスキャンチェーン回路３１にセットされた設定
信号ＳＥＴに応じて擬似エラー信号ＰＥＳに変換され、
この擬似エラー信号ＰＥＳがＢＩＳＴ回路２０に与えら
れる。
ドレス信号ＡＤＳ―Ｐに合わせて、読出し信号ＲＯＳを
立ち下げ、メモリ回路１０から出力されるテスト出力Ｔ
ＯＳを、前記所望アドレス信号ＡＤＳ−Ｐに対応する標
準テスト信号ＳＴＳとする。この標準テスト信号ＳＴＳ
の発生からｎ個のクロック信号の後に、遅延読出し信号
ＤＲＳが立ち下がり、このタイミングで標準テスト信号
ＳＴＳがスキャンチェーン回路３１にセットされた設定
信号ＳＥＴに応じて擬似エラー信号ＰＥＳに変換され、
この擬似エラー信号ＰＥＳがＢＩＳＴ回路２０に与えら
れる。
【００３９】図８は実施の形態１の全体的なテストフロ
ーを示すフローチャートである。実施の形態１では、ス
テップＳ１１のテスト開始に基づき、ステップＳ１２に
おいて、スキャンチェーン回路３１に所望の設定信号Ｓ
ＥＴがセットされ、次のステップＳ１３において、所望
の設定信号ＳＥＴに応じて標準テスト信号ＳＴＳが擬似
エラー信号ＰＥＳに変換され、この擬似エラー信号ＰＥ
ＳがＢＩＳＴ回路２０に供給されて、ＢＩＳＴ回路２０
の動作検証が行われ、このステップＳ１３はテストフロ
ーのステップと呼ばれる。ＢＩＳＴ回路２０は、メモリ
回路１０からテスト出力を受けて、メモリ回路１０の動
作解析を行う。この動作解析は、たとえばメモリ回路１
０に含まれた多数のメモリ素子の動作をテストし、不良
のメモリ素子を冗長回路に置き換えるための解析を含
む。このような動作解析では、テストされる複数のメモ
リ素子を順次選択しながら解析が行われ、その結果とし
て、最適な冗長回路の使用形態が決定されるが、この動
作解析に対応したＢＩＳＴ回路２０の動作検証を行うに
は、複数の擬似エラー信号を順次変化させながら、擬似
エラー信号パターンをＢＩＳＴ回路２０に供給する必要
がある。図８のフローチャートでは、ステップＳ１２と
ステップＳ１３とを必要回数繰り返す動作を行うことに
より、順次変化する擬似エラー信号パターンを与えるこ
とができる。ステップＳ１４は、テスト終了のステップ
である。
ーを示すフローチャートである。実施の形態１では、ス
テップＳ１１のテスト開始に基づき、ステップＳ１２に
おいて、スキャンチェーン回路３１に所望の設定信号Ｓ
ＥＴがセットされ、次のステップＳ１３において、所望
の設定信号ＳＥＴに応じて標準テスト信号ＳＴＳが擬似
エラー信号ＰＥＳに変換され、この擬似エラー信号ＰＥ
ＳがＢＩＳＴ回路２０に供給されて、ＢＩＳＴ回路２０
の動作検証が行われ、このステップＳ１３はテストフロ
ーのステップと呼ばれる。ＢＩＳＴ回路２０は、メモリ
回路１０からテスト出力を受けて、メモリ回路１０の動
作解析を行う。この動作解析は、たとえばメモリ回路１
０に含まれた多数のメモリ素子の動作をテストし、不良
のメモリ素子を冗長回路に置き換えるための解析を含
む。このような動作解析では、テストされる複数のメモ
リ素子を順次選択しながら解析が行われ、その結果とし
て、最適な冗長回路の使用形態が決定されるが、この動
作解析に対応したＢＩＳＴ回路２０の動作検証を行うに
は、複数の擬似エラー信号を順次変化させながら、擬似
エラー信号パターンをＢＩＳＴ回路２０に供給する必要
がある。図８のフローチャートでは、ステップＳ１２と
ステップＳ１３とを必要回数繰り返す動作を行うことに
より、順次変化する擬似エラー信号パターンを与えるこ
とができる。ステップＳ１４は、テスト終了のステップ
である。
【００４０】以上のように実施の形態１は、メモリ回路
１０とＢＩＳＴ回路２０との間に、ＢＩＳＴ回路２０の
動作を検証するための擬似エラー信号を発生する擬似エ
ラー信号発生回路３０を設け、この擬似エラー信号発生
回路３０がメモリ回路１０の出力信号ＳＴＳを変換して
擬似エラー信号ＰＥＳを発生するように構成しているの
で、メモリ回路１０の動作に悪影響を与えることなく、
ＢＩＳＴ回路２０の動作検証を実行できる。
１０とＢＩＳＴ回路２０との間に、ＢＩＳＴ回路２０の
動作を検証するための擬似エラー信号を発生する擬似エ
ラー信号発生回路３０を設け、この擬似エラー信号発生
回路３０がメモリ回路１０の出力信号ＳＴＳを変換して
擬似エラー信号ＰＥＳを発生するように構成しているの
で、メモリ回路１０の動作に悪影響を与えることなく、
ＢＩＳＴ回路２０の動作検証を実行できる。
【００４１】また、ＢＩＳＴ回路２０、擬似エラー信号
発生回路３０をメモリ回路１０と同じチップに形成して
いるので、ＢＩＳＴ回路２０、擬似エラー信号発生回路
３０を小型化でき、同じチップ内で、ＢＩＳＴ回路２０
の動作検証を実行できる。また、擬似エラー信号発生回
路３０がスキャンチェーン回路３１を有し、このスキャ
ンチェーン回路３１にセットされた設定信号ＳＥＴに応
じてメモリ回路１０の出力信号ＳＴＳを変換して擬似エ
ラー信号ＰＥＳを発生するので、設定信号ＳＥＴを変化
することにより、所望の擬似エラー信号ＰＥＳを容易に
発生させることができる。論理ゲート回路３６は、メモ
リ回路１０の出力信号ＳＴＳを設定信号ＳＥＴに応じて
変換するのに有効であり、この論理ゲート回路３６によ
り、容易にメモリ回路１０の出力信号ＳＴＳを設定信号
ＳＥＴに応じて変換できる。出力トリガ回路５０は、擬
似エラー信号ＰＥＳを適切なタイミングで、ＢＩＳＴ回
路２０に与えるのに有効である。
発生回路３０をメモリ回路１０と同じチップに形成して
いるので、ＢＩＳＴ回路２０、擬似エラー信号発生回路
３０を小型化でき、同じチップ内で、ＢＩＳＴ回路２０
の動作検証を実行できる。また、擬似エラー信号発生回
路３０がスキャンチェーン回路３１を有し、このスキャ
ンチェーン回路３１にセットされた設定信号ＳＥＴに応
じてメモリ回路１０の出力信号ＳＴＳを変換して擬似エ
ラー信号ＰＥＳを発生するので、設定信号ＳＥＴを変化
することにより、所望の擬似エラー信号ＰＥＳを容易に
発生させることができる。論理ゲート回路３６は、メモ
リ回路１０の出力信号ＳＴＳを設定信号ＳＥＴに応じて
変換するのに有効であり、この論理ゲート回路３６によ
り、容易にメモリ回路１０の出力信号ＳＴＳを設定信号
ＳＥＴに応じて変換できる。出力トリガ回路５０は、擬
似エラー信号ＰＥＳを適切なタイミングで、ＢＩＳＴ回
路２０に与えるのに有効である。
【００４２】さらに、スキャンチェーン回路３１の設定
信号ＳＥＴを変化させながら複数の擬似エラー信号ＰＥ
Ｓを含んだ擬似エラー信号パターンを発生することによ
り、所望の擬似エラー信号パターンによるＢＩＳＴ回路
２０の動作検証も達成できる。
信号ＳＥＴを変化させながら複数の擬似エラー信号ＰＥ
Ｓを含んだ擬似エラー信号パターンを発生することによ
り、所望の擬似エラー信号パターンによるＢＩＳＴ回路
２０の動作検証も達成できる。
【００４３】実施の形態２．図９は、この発明による半
導体メモリのテスト回路の実施の形態２で使用されるス
キャンチェーン回路３１Ａを示す回路図である。この実
施の形態２はこの発明による半導体メモリデバイスの実
施の形態２をも構成する。スキャンチェーン回路３１Ａ
は、メモリ回路１０、およびＢＩＳＴ回路２０と同じチ
ップに形成される。このスキャンチェーン回路３１Ａ
は、図３に示すスキャンチェーン回路３１に類似してい
るが、図３と異なる論理ゲート回路３６Ａが論理ゲート
回路３６に代わって使用される。他の部分は、図３と同
じであり、同じ部分を同じ符号で示している。
導体メモリのテスト回路の実施の形態２で使用されるス
キャンチェーン回路３１Ａを示す回路図である。この実
施の形態２はこの発明による半導体メモリデバイスの実
施の形態２をも構成する。スキャンチェーン回路３１Ａ
は、メモリ回路１０、およびＢＩＳＴ回路２０と同じチ
ップに形成される。このスキャンチェーン回路３１Ａ
は、図３に示すスキャンチェーン回路３１に類似してい
るが、図３と異なる論理ゲート回路３６Ａが論理ゲート
回路３６に代わって使用される。他の部分は、図３と同
じであり、同じ部分を同じ符号で示している。
【００４４】論理ゲート回路３６Ａは、ｎビットの各ビ
ットに、それぞれセレクタ回路３６１Ａ、３６２Ａ、・
・・を有する。この各セレクタ回路３６１Ａ、３６２
Ａ、・・・の一方の入力は、ハーフラッチ３５の対応す
るビットのＤＱフリップフロップ３５１、３５２、・・
・のＱ出力端子に接続され、各セレクタ回路３６１Ａ、
３６２Ａ、・・・の他方の入力はバスライン３９を介し
て標準テスト信号ＳＴＳの入力端子４０に接続されてい
る。また各セレクタ回路３６１Ａ、３６２Ａ、・・・の
出力端子はバスライン４１を介して、擬似エラー信号Ｐ
ＥＳの出力端子４２に接続されている。さらに、各セレ
クタ回路３６１Ａ、３６２Ａ、・・・は、それぞれ、共
通のセレクト信号ＳＥＬの入力端子４３に接続されたセ
レクト端子を有し、セレクト信号ＳＥＬが立ち上がった
ときに、擬似エラー信号ＰＥＳを出力する。
ットに、それぞれセレクタ回路３６１Ａ、３６２Ａ、・
・・を有する。この各セレクタ回路３６１Ａ、３６２
Ａ、・・・の一方の入力は、ハーフラッチ３５の対応す
るビットのＤＱフリップフロップ３５１、３５２、・・
・のＱ出力端子に接続され、各セレクタ回路３６１Ａ、
３６２Ａ、・・・の他方の入力はバスライン３９を介し
て標準テスト信号ＳＴＳの入力端子４０に接続されてい
る。また各セレクタ回路３６１Ａ、３６２Ａ、・・・の
出力端子はバスライン４１を介して、擬似エラー信号Ｐ
ＥＳの出力端子４２に接続されている。さらに、各セレ
クタ回路３６１Ａ、３６２Ａ、・・・は、それぞれ、共
通のセレクト信号ＳＥＬの入力端子４３に接続されたセ
レクト端子を有し、セレクト信号ＳＥＬが立ち上がった
ときに、擬似エラー信号ＰＥＳを出力する。
【００４５】図３の論理ゲート回路３６に使用された排
他的ＯＲ回路３６１、３６２、・・・は、ハーフラッチ
３５のＤＱフリップフロップ３５１、３５２、・・・の
Ｑ出力端子の信号を反転した結果を与えるように、標準
テスト信号ＳＴＳを変換するものであったが、図９の各
セレクタ回路３６１Ａ、３６２Ａ、・・・は、ハーフラ
ッチ３５のＤＱフリップフロップ３５１、３５２、・・
・のＱ出力端子の信号がそのまま出力する結果を与える
ように、標準テスト信号ＳＴＳを変換する。たとえば、
ハーフラッチ３５の設定信号ＳＥＴが０１０１０１０１
ならば、この信号をそのまま出力した信号０１０１０１
０１を擬似エラー信号ＰＥＳとして出力する。図３、図
９の何れの論理ゲート回路３６、３６Ａを用いても、標
準テスト信号ＳＴＳを設定信号ＳＥＴに応じて変換した
擬似エラー信号ＰＥＳを得ることができ、設定信号ＳＥ
Ｔを変更することにより、容易に擬似エラー信号ＰＥＳ
を変えることができる。
他的ＯＲ回路３６１、３６２、・・・は、ハーフラッチ
３５のＤＱフリップフロップ３５１、３５２、・・・の
Ｑ出力端子の信号を反転した結果を与えるように、標準
テスト信号ＳＴＳを変換するものであったが、図９の各
セレクタ回路３６１Ａ、３６２Ａ、・・・は、ハーフラ
ッチ３５のＤＱフリップフロップ３５１、３５２、・・
・のＱ出力端子の信号がそのまま出力する結果を与える
ように、標準テスト信号ＳＴＳを変換する。たとえば、
ハーフラッチ３５の設定信号ＳＥＴが０１０１０１０１
ならば、この信号をそのまま出力した信号０１０１０１
０１を擬似エラー信号ＰＥＳとして出力する。図３、図
９の何れの論理ゲート回路３６、３６Ａを用いても、標
準テスト信号ＳＴＳを設定信号ＳＥＴに応じて変換した
擬似エラー信号ＰＥＳを得ることができ、設定信号ＳＥ
Ｔを変更することにより、容易に擬似エラー信号ＰＥＳ
を変えることができる。
【００４６】実施の形態３．図１０はこの発明による半
導体メモリのテスト回路の実施の形態３を示すブロック
回路図である。この実施の形態３は、この発明による半
導体メモリデバイスの実施の形態３をも構成する。この
実施の形態３では、メモリ回路１０が第１の半導体チッ
プＣＨＰ１に形成され、ＢＩＳＴ回路２０がそれと別の
第２の半導体チップＣＨＰ２に形成されている。これら
の第１、第２半導体チップＣＨＰ１、ＣＨＰ２は、同じ
プラスチックパッケージＰＫＧにパッケージされ、半導
体メモリデバイスを構成する。
導体メモリのテスト回路の実施の形態３を示すブロック
回路図である。この実施の形態３は、この発明による半
導体メモリデバイスの実施の形態３をも構成する。この
実施の形態３では、メモリ回路１０が第１の半導体チッ
プＣＨＰ１に形成され、ＢＩＳＴ回路２０がそれと別の
第２の半導体チップＣＨＰ２に形成されている。これら
の第１、第２半導体チップＣＨＰ１、ＣＨＰ２は、同じ
プラスチックパッケージＰＫＧにパッケージされ、半導
体メモリデバイスを構成する。
【００４７】図１０の実施の形態３では、擬似エラー信
号発生回路３０が、メモリ回路１０と同じ半導体チップ
ＣＨＰ１に形成されている。具体的には、擬似エラー信
号発生回路３０は、メモリ回路１０の出力バッファ１３
が形成されたエリア１６に、この出力バッファ１３とと
もに形成されており、出力バッファ１３からのテスト信
号ＳＴＳを受けて、擬似エラー信号ＰＥＳを出力する。
擬似エラー信号発生回路３０は、実施の形態１または２
と同様に構成される。この実施の形態３は、ＢＩＳＴ回
路２０が、メモリ回路１０のチップＣＨＰ１と別のチッ
プＣＨＰ２に形成され、パッケージＰＫＧがマルチチッ
プ構成になるが、半導体メモリデバイスは依然として１
つのパッケージＰＫＧに小型に構成される。擬似エラー
信号発生回路３０は、メモリ回路１０と同じチップＣＨ
Ｐ１内に形成されるので、擬似エラー信号発生回路３０
のために、チップ数が増加することもない。
号発生回路３０が、メモリ回路１０と同じ半導体チップ
ＣＨＰ１に形成されている。具体的には、擬似エラー信
号発生回路３０は、メモリ回路１０の出力バッファ１３
が形成されたエリア１６に、この出力バッファ１３とと
もに形成されており、出力バッファ１３からのテスト信
号ＳＴＳを受けて、擬似エラー信号ＰＥＳを出力する。
擬似エラー信号発生回路３０は、実施の形態１または２
と同様に構成される。この実施の形態３は、ＢＩＳＴ回
路２０が、メモリ回路１０のチップＣＨＰ１と別のチッ
プＣＨＰ２に形成され、パッケージＰＫＧがマルチチッ
プ構成になるが、半導体メモリデバイスは依然として１
つのパッケージＰＫＧに小型に構成される。擬似エラー
信号発生回路３０は、メモリ回路１０と同じチップＣＨ
Ｐ１内に形成されるので、擬似エラー信号発生回路３０
のために、チップ数が増加することもない。
【００４８】実施の形態４．図１１はこの発明による半
導体メモリのテスト回路の実施の形態４を示すブロック
回路図である。この実施の形態４は、この発明による半
導体メモリデバイスの実施の形態４でもある。この実施
の形態４では、実施の形態３と同様に、メモリ回路１０
が第１の半導体チップＣＨＰ１に形成され、ＢＩＳＴ回
路２０がそれと別の第２の半導体チップＣＨＰ２に形成
され、これらの第１、第２半導体チップＣＨＰ１、ＣＨ
Ｐ２は、同じプラスチックパッケージＰＫＧにパッケー
ジされ、半導体メモリデバイスを構成する。
導体メモリのテスト回路の実施の形態４を示すブロック
回路図である。この実施の形態４は、この発明による半
導体メモリデバイスの実施の形態４でもある。この実施
の形態４では、実施の形態３と同様に、メモリ回路１０
が第１の半導体チップＣＨＰ１に形成され、ＢＩＳＴ回
路２０がそれと別の第２の半導体チップＣＨＰ２に形成
され、これらの第１、第２半導体チップＣＨＰ１、ＣＨ
Ｐ２は、同じプラスチックパッケージＰＫＧにパッケー
ジされ、半導体メモリデバイスを構成する。
【００４９】図１１の実施の形態４では、擬似エラー信
号発生回路３０が、ＢＩＳＴ回路２０と同じ半導体チッ
プＣＨＰ２に形成されている。この擬似エラー信号発生
回路３０は、ＢＩＳＴ回路２０の入力バッファ回路のエ
リア２２に形成され、メモリ回路１０の出力バッファ回
路１３からのテスト信号ＳＴＳを受けて、擬似エラー信
号ＰＥＳを出力する。擬似エラー信号発生回路３０は、
実施の形態１または２と同様に構成される。この実施の
形態４は、ＢＩＳＴ回路２０が、メモリ回路１０のチッ
プＣＨＰ１と別のチップＣＨＰ２に形成され、パッケー
ジＰＫＧがマルチチップ構成になるが、半導体メモリデ
バイスは依然として１つのパッケージＰＫＧに小型に構
成される。擬似エラー信号発生回路３０は、ＢＩＳＴ回
路２０と同じチップＣＨＰ２内に形成されるので、擬似
エラー信号発生回路３０のために、チップ数が増加する
こともない。
号発生回路３０が、ＢＩＳＴ回路２０と同じ半導体チッ
プＣＨＰ２に形成されている。この擬似エラー信号発生
回路３０は、ＢＩＳＴ回路２０の入力バッファ回路のエ
リア２２に形成され、メモリ回路１０の出力バッファ回
路１３からのテスト信号ＳＴＳを受けて、擬似エラー信
号ＰＥＳを出力する。擬似エラー信号発生回路３０は、
実施の形態１または２と同様に構成される。この実施の
形態４は、ＢＩＳＴ回路２０が、メモリ回路１０のチッ
プＣＨＰ１と別のチップＣＨＰ２に形成され、パッケー
ジＰＫＧがマルチチップ構成になるが、半導体メモリデ
バイスは依然として１つのパッケージＰＫＧに小型に構
成される。擬似エラー信号発生回路３０は、ＢＩＳＴ回
路２０と同じチップＣＨＰ２内に形成されるので、擬似
エラー信号発生回路３０のために、チップ数が増加する
こともない。
【００５０】実施の形態５．図１２はこの発明による半
導体メモリのテスト回路の実施の形態５を示すブロック
回路図である。この実施の形態５は、併せてこの発明に
よる半導体メモリデバイスの実施の形態５を構成する。
この実施の形態５は、２つのメモリ回路１０Ａ、１０Ｂ
を有している。これらのメモリ回路１０Ａ、１０Ｂはそ
れぞれ図１に示すメモリ回路１０と同様に構成されてお
り、内部に多数のメモリ素子を有する。メモリ回路１０
Ａは、アドレス信号ＡＤＳが入力される入力端子１１
Ａ、読出し信号ＲＯＳが入力される入力端子１２Ａ、出
力バッファ回路１３Ａ、遅延読出し信号ＤＲＳと遅延ア
ドレス信号ＤＡＳを発生する遅延回路１４Ａを有する。
同様に、メモリ回路１０Ｂは、アドレス信号ＡＤＳが入
力される入力端子１１Ｂ、読出し信号ＲＯＳが入力され
る入力端子１２Ｂ、出力バッファ回路１３Ｂ、遅延読出
し信号ＤＲＳと遅延アドレス信号ＤＡＳを発生する遅延
回路１４Ｂを有する。
導体メモリのテスト回路の実施の形態５を示すブロック
回路図である。この実施の形態５は、併せてこの発明に
よる半導体メモリデバイスの実施の形態５を構成する。
この実施の形態５は、２つのメモリ回路１０Ａ、１０Ｂ
を有している。これらのメモリ回路１０Ａ、１０Ｂはそ
れぞれ図１に示すメモリ回路１０と同様に構成されてお
り、内部に多数のメモリ素子を有する。メモリ回路１０
Ａは、アドレス信号ＡＤＳが入力される入力端子１１
Ａ、読出し信号ＲＯＳが入力される入力端子１２Ａ、出
力バッファ回路１３Ａ、遅延読出し信号ＤＲＳと遅延ア
ドレス信号ＤＡＳを発生する遅延回路１４Ａを有する。
同様に、メモリ回路１０Ｂは、アドレス信号ＡＤＳが入
力される入力端子１１Ｂ、読出し信号ＲＯＳが入力され
る入力端子１２Ｂ、出力バッファ回路１３Ｂ、遅延読出
し信号ＤＲＳと遅延アドレス信号ＤＡＳを発生する遅延
回路１４Ｂを有する。
【００５１】メモリ回路１０Ａ、１０Ｂの出力バッファ
回路１３Ａ、１３Ｂは、それぞれ出力端子１５Ａ、１５
Ｂにテスト出力ＴＯＳを発生し、このテスト出力ＴＯＳ
は、擬似エラー信号ＰＥＳを発生する場合には、標準テ
スト信号ＳＴＳとされる。実施の形態５では、メモリ回
路１０Ａ、１０Ｂの出力を選択するために、メモリセレ
クタ６０が設けられている。このメモリセレクタ６０
は、メモリ回路１０Ａの出力端子１５Ａに接続された第
１入力端子６１と、メモリ回路１０Ｂの出力端子１５Ｂ
に接続された第２入力端子６２、および共通の出力端子
６３を有する。出力端子６３は、擬似エラー信号発生回
路３０のスキャンチェーン回路３１の入力端子４０に接
続され、バスライン３９を介して論理ゲート回路３６、
３６Ａに接続されている。メモリセレクタ６０は、メモ
リセレクト信号ＭＳＬを受ける入力端子６４を有する。
回路１３Ａ、１３Ｂは、それぞれ出力端子１５Ａ、１５
Ｂにテスト出力ＴＯＳを発生し、このテスト出力ＴＯＳ
は、擬似エラー信号ＰＥＳを発生する場合には、標準テ
スト信号ＳＴＳとされる。実施の形態５では、メモリ回
路１０Ａ、１０Ｂの出力を選択するために、メモリセレ
クタ６０が設けられている。このメモリセレクタ６０
は、メモリ回路１０Ａの出力端子１５Ａに接続された第
１入力端子６１と、メモリ回路１０Ｂの出力端子１５Ｂ
に接続された第２入力端子６２、および共通の出力端子
６３を有する。出力端子６３は、擬似エラー信号発生回
路３０のスキャンチェーン回路３１の入力端子４０に接
続され、バスライン３９を介して論理ゲート回路３６、
３６Ａに接続されている。メモリセレクタ６０は、メモ
リセレクト信号ＭＳＬを受ける入力端子６４を有する。
【００５２】図１２の実施の形態５において、ＢＩＳＴ
回路２０はメモリ回路１０Ａ、１０Ｂを選択的にテスト
する機能を有する。入力端子６４へのメモリセレクト信
号ＭＳＬに基づき、メモリ回路１０Ａ、１０Ｂの何れか
が選択され、選択されたメモリ回路１０Ａまたは１０Ｂ
のテスト出力ＴＯＳがＢＩＳＴ回路２０に入力され、メ
モリ素子の動作テストが行われる。メモリ回路１０Ａ、
１０Ｂの何れがテストされている状態においても、ＢＩ
ＳＴ回路２０の動作検証を行うことができる。ＢＩＳＴ
回路２０の動作を検証する場合には、選択されているメ
モリ回路１０Ａ、１０Ｂの何れかから標準テスト信号Ｓ
ＴＳが出力され、この標準テスト信号ＳＴＳが設定信号
ＳＥＴに応じて変換され、擬似エラー信号ＰＥＳが発生
され、これがＢＩＳＴ回路２０に与えられる。
回路２０はメモリ回路１０Ａ、１０Ｂを選択的にテスト
する機能を有する。入力端子６４へのメモリセレクト信
号ＭＳＬに基づき、メモリ回路１０Ａ、１０Ｂの何れか
が選択され、選択されたメモリ回路１０Ａまたは１０Ｂ
のテスト出力ＴＯＳがＢＩＳＴ回路２０に入力され、メ
モリ素子の動作テストが行われる。メモリ回路１０Ａ、
１０Ｂの何れがテストされている状態においても、ＢＩ
ＳＴ回路２０の動作検証を行うことができる。ＢＩＳＴ
回路２０の動作を検証する場合には、選択されているメ
モリ回路１０Ａ、１０Ｂの何れかから標準テスト信号Ｓ
ＴＳが出力され、この標準テスト信号ＳＴＳが設定信号
ＳＥＴに応じて変換され、擬似エラー信号ＰＥＳが発生
され、これがＢＩＳＴ回路２０に与えられる。
【００５３】図１２の実施の形態５は、１チップ構成の
半導体メモリデバイスを構成する。２つのメモリ回路１
０Ａ、１０Ｂ、ＢＩＳＴ回路２０、擬似エラー信号発生
回路３０およびメモリセレクタ６０は、すべて同じ半導
体チップ上に形成され、パッケージされる。この実施の
形態５では、１チップ構成により小型化を図りながら、
２つのメモリ回路１０Ａ、１０Ｂを選択的にテストし、
またＢＩＳＴ回路２０の動作検証を、何れのメモリ回路
１０Ａ、１０Ｂのテスト状態においても、実行できる。
なお、スキャンチェーン回路３１には、図３または図９
の論理ゲート回路３６、３６Ａが使用される。
半導体メモリデバイスを構成する。２つのメモリ回路１
０Ａ、１０Ｂ、ＢＩＳＴ回路２０、擬似エラー信号発生
回路３０およびメモリセレクタ６０は、すべて同じ半導
体チップ上に形成され、パッケージされる。この実施の
形態５では、１チップ構成により小型化を図りながら、
２つのメモリ回路１０Ａ、１０Ｂを選択的にテストし、
またＢＩＳＴ回路２０の動作検証を、何れのメモリ回路
１０Ａ、１０Ｂのテスト状態においても、実行できる。
なお、スキャンチェーン回路３１には、図３または図９
の論理ゲート回路３６、３６Ａが使用される。
【００５４】実施の形態６．図１３はこの発明による半
導体メモリのテスト回路の実施の形態６を示すブロック
回路図である。この実施の形態６は、併せて、この発明
による半導体メモリデバイスの実施の形態６を構成す
る。この実施の形態６は、実施の形態５と同様に２つの
メモリ回路１０Ａ、１０Ｂと、メモリセレクタ６０を持
っているが、実施の形態５とは、チップ構成が異なる。
メモリ回路１０Ａ、１０Ｂは第１チップＣＨＰ１に形成
され、ＢＩＳＴ回路２０、擬似エラー信号発生回路３０
およびメモリセレクタ６０は第２チップＣＨＰ２に形成
されている。これらの第１、第２チップＣＨＰ１、ＣＨ
Ｐ２は、同じパッケージＰＫＧ内に内臓される。
導体メモリのテスト回路の実施の形態６を示すブロック
回路図である。この実施の形態６は、併せて、この発明
による半導体メモリデバイスの実施の形態６を構成す
る。この実施の形態６は、実施の形態５と同様に２つの
メモリ回路１０Ａ、１０Ｂと、メモリセレクタ６０を持
っているが、実施の形態５とは、チップ構成が異なる。
メモリ回路１０Ａ、１０Ｂは第１チップＣＨＰ１に形成
され、ＢＩＳＴ回路２０、擬似エラー信号発生回路３０
およびメモリセレクタ６０は第２チップＣＨＰ２に形成
されている。これらの第１、第２チップＣＨＰ１、ＣＨ
Ｐ２は、同じパッケージＰＫＧ内に内臓される。
【００５５】この実施の形態６では、２チップ、１パッ
ケージの構成により小型化を図りながら、２つのメモリ
回路１０Ａ、１０Ｂを選択的にテストし、またＢＩＳＴ
回路２０の動作検証を、何れのメモリ回路１０Ａ、１０
Ｂのテスト状態においても、実行できる。
ケージの構成により小型化を図りながら、２つのメモリ
回路１０Ａ、１０Ｂを選択的にテストし、またＢＩＳＴ
回路２０の動作検証を、何れのメモリ回路１０Ａ、１０
Ｂのテスト状態においても、実行できる。
【００５６】実施の形態７．図１４はこの発明による半
導体メモリのテスト回路の実施の形態７を示すブロック
回路図である。この実施の形態７では、自己テスト回路
として、外付け自己テスト回路（ＢＯＳＴ回路）７０が
用いられる。
導体メモリのテスト回路の実施の形態７を示すブロック
回路図である。この実施の形態７では、自己テスト回路
として、外付け自己テスト回路（ＢＯＳＴ回路）７０が
用いられる。
【００５７】実施の形態７では、テスタの一部を構成す
るパフォーマンスボードと呼ばれる回路基板ＣＲＢ上
に、外付け自己テスト回路（ＢＯＳＴ回路）７０が配置
され、併せて、擬似エラー信号ＰＥＳを信号を発生する
ための擬似信号発生回路３０が配置されている。
るパフォーマンスボードと呼ばれる回路基板ＣＲＢ上
に、外付け自己テスト回路（ＢＯＳＴ回路）７０が配置
され、併せて、擬似エラー信号ＰＥＳを信号を発生する
ための擬似信号発生回路３０が配置されている。
【００５８】実施の形態７の回路構成は、図１の実施の
形態１と同様である。擬似エラー信号発生回路３０は、
メモリ回路１０の出力バッファ回路１３からテスト出力
を受けるように配線される。この擬似エラー信号発生回
路３０は、図１の実施の形態１と同様に構成されてお
り、メモリ回路１０からの標準テスト信号ＳＴＳを、設
定信号ＳＥＴに応じて擬似エラー信号ＰＥＳに変換し
て、ＢＯＳＴ回路７０に供給する。この擬似エラー信号
ＰＥＳは、ＢＯＳＴ回路７０の動作検証を行うのに使用
される。この実施の形態７によれば、メモリ回路１０の
動作に悪影響を与えることなく、ＢＯＳＴ回路７０の動
作検証を実行できる。なお、擬似エラー信号発生回路３
０の論理ゲート回路には、図９に示す論理ゲート回路３
６Ａを使用することも可能である。
形態１と同様である。擬似エラー信号発生回路３０は、
メモリ回路１０の出力バッファ回路１３からテスト出力
を受けるように配線される。この擬似エラー信号発生回
路３０は、図１の実施の形態１と同様に構成されてお
り、メモリ回路１０からの標準テスト信号ＳＴＳを、設
定信号ＳＥＴに応じて擬似エラー信号ＰＥＳに変換し
て、ＢＯＳＴ回路７０に供給する。この擬似エラー信号
ＰＥＳは、ＢＯＳＴ回路７０の動作検証を行うのに使用
される。この実施の形態７によれば、メモリ回路１０の
動作に悪影響を与えることなく、ＢＯＳＴ回路７０の動
作検証を実行できる。なお、擬似エラー信号発生回路３
０の論理ゲート回路には、図９に示す論理ゲート回路３
６Ａを使用することも可能である。
【００５９】実施の形態８．図１５はこの発明による半
導体メモリのテスト回路の実施の形態８を示すブロック
回路図である。この実施の形態８では、回路基板ＣＲＢ
上に、ＢＯＳＴ回路７０、擬似エラー信号発生回路３０
およびメモリセレクタ６０が配置されている。ＢＯＳＴ
回路７０は、実施の形態７と同様に、メモリ回路１０
Ａ、１０Ｂを選択して、テストする。擬似エラー信号発
生回路３０は、図１２、または図１３と同様に、メモリ
セレクタ６０によって選択されたメモリ回路１０Ａ、１
０Ｂからの標準テスト信号ＳＴＳを、設定信号ＳＥＴに
応じて変換して、擬似エラー信号ＰＥＳを発生し、ＢＯ
ＳＴ回路７０の動作検証のために、ＢＯＳＴ回路７０に
供給する。この実施の形態８では、２つのメモリ回路１
０Ａ、１０Ｂを選択的にＢＯＳＴ回路７０によってテス
トし、併せてこれらのメモリ回路１０Ａ、１０Ｂの動作
に悪影響を与えることなく、何れのメモリ回路１０Ａ、
１０Ｂのテスト状態でも、ＢＯＳＴ回路７０の動作検証
を行うことができる。なお、上記の実施の形態５，６，
８において、メモリ回路が２つある場合を説明したが、
メモリ回路が２つより多い複数ある場合も本発明を適用
できる。
導体メモリのテスト回路の実施の形態８を示すブロック
回路図である。この実施の形態８では、回路基板ＣＲＢ
上に、ＢＯＳＴ回路７０、擬似エラー信号発生回路３０
およびメモリセレクタ６０が配置されている。ＢＯＳＴ
回路７０は、実施の形態７と同様に、メモリ回路１０
Ａ、１０Ｂを選択して、テストする。擬似エラー信号発
生回路３０は、図１２、または図１３と同様に、メモリ
セレクタ６０によって選択されたメモリ回路１０Ａ、１
０Ｂからの標準テスト信号ＳＴＳを、設定信号ＳＥＴに
応じて変換して、擬似エラー信号ＰＥＳを発生し、ＢＯ
ＳＴ回路７０の動作検証のために、ＢＯＳＴ回路７０に
供給する。この実施の形態８では、２つのメモリ回路１
０Ａ、１０Ｂを選択的にＢＯＳＴ回路７０によってテス
トし、併せてこれらのメモリ回路１０Ａ、１０Ｂの動作
に悪影響を与えることなく、何れのメモリ回路１０Ａ、
１０Ｂのテスト状態でも、ＢＯＳＴ回路７０の動作検証
を行うことができる。なお、上記の実施の形態５，６，
８において、メモリ回路が２つある場合を説明したが、
メモリ回路が２つより多い複数ある場合も本発明を適用
できる。
【００６０】
【発明の効果】以上のように、この発明による半導体メ
モリのテスト回路によれば、メモリ回路と自己テスト回
路との間に、擬似エラー信号発生回路を設けたので、こ
の擬似エラー信号発生回路によって擬似エラー信号を発
生することにより、容易に自己テスト回路の動作検証を
行うことができ、また擬似エラー信号発生回路はメモリ
回路の出力信号を変換して擬似エラー信号を発生するの
で、メモリ回路に悪影響を与えることもなく、さらに、
メモリ回路の出力信号を設定信号に応じて変換して擬似
エラー信号を発生するものでは、設定信号を変えること
により、擬似エラー信号を簡単に変更できる。
モリのテスト回路によれば、メモリ回路と自己テスト回
路との間に、擬似エラー信号発生回路を設けたので、こ
の擬似エラー信号発生回路によって擬似エラー信号を発
生することにより、容易に自己テスト回路の動作検証を
行うことができ、また擬似エラー信号発生回路はメモリ
回路の出力信号を変換して擬似エラー信号を発生するの
で、メモリ回路に悪影響を与えることもなく、さらに、
メモリ回路の出力信号を設定信号に応じて変換して擬似
エラー信号を発生するものでは、設定信号を変えること
により、擬似エラー信号を簡単に変更できる。
【００６１】また、この発明による半導体メモリデバイ
スでも、メモリ回路と自己テスト回路との間に、擬似エ
ラー信号発生回路を設けたので、この擬似エラー信号発
生回路によって擬似エラー信号を発生することにより、
容易に自己テスト回路の動作検証を行うことができ、ま
た擬似エラー信号発生回路はメモリ回路の出力信号を変
換して擬似エラー信号を発生するので、メモリ回路に悪
影響を与えることもなく、さらに、メモリ回路の出力信
号を設定信号に応じて変換して擬似エラー信号を発生す
るものでは、設定信号を変えることにより、擬似エラー
信号を簡単に変更できる。
スでも、メモリ回路と自己テスト回路との間に、擬似エ
ラー信号発生回路を設けたので、この擬似エラー信号発
生回路によって擬似エラー信号を発生することにより、
容易に自己テスト回路の動作検証を行うことができ、ま
た擬似エラー信号発生回路はメモリ回路の出力信号を変
換して擬似エラー信号を発生するので、メモリ回路に悪
影響を与えることもなく、さらに、メモリ回路の出力信
号を設定信号に応じて変換して擬似エラー信号を発生す
るものでは、設定信号を変えることにより、擬似エラー
信号を簡単に変更できる。
【図１】 この発明による半導体メモリのテスト回路お
よび半導体メモリデバイスの実施の形態１を示すブロッ
ク回路図。
よび半導体メモリデバイスの実施の形態１を示すブロッ
ク回路図。
【図２】 この実施の形態１のスキャンチェーン回路の
模式的構成図。
模式的構成図。
【図３】 実施の形態１のスキャンチェーン回路の具体
例を示す回路図。
例を示す回路図。
【図４】 実施の形態１のトリガ回路の模式的構成図。
【図５】 実施の形態１のスキャンチェーン回路の動作
タイミングチャート。
タイミングチャート。
【図６】 実施の形態１のスキャンチェーン回路の模式
的動作説明図。
的動作説明図。
【図７】 実施の形態１の動作タイミングチャート。
【図８】 実施の形態１のフローチャート。
【図９】 この発明による半導体メモリのテスト回路お
よび半導体メモリデバイスの実施の形態２で使用される
スキャンチェーン回路を示す回路図。
よび半導体メモリデバイスの実施の形態２で使用される
スキャンチェーン回路を示す回路図。
【図１０】 この発明による半導体メモリのテスト回路
および半導体メモリデバイスの実施の形態３を示すブロ
ック回路図。
および半導体メモリデバイスの実施の形態３を示すブロ
ック回路図。
【図１１】 この発明による半導体メモリのテスト回路
および半導体メモリデバイスの実施の形態４を示すブロ
ック回路図。
および半導体メモリデバイスの実施の形態４を示すブロ
ック回路図。
【図１２】 この発明による半導体メモリのテスト回路
および半導体メモリデバイスの実施の形態５を示すブロ
ック回路図。
および半導体メモリデバイスの実施の形態５を示すブロ
ック回路図。
【図１３】 この発明による半導体メモリのテスト回路
および半導体メモリデバイスの実施の形態６を示すブロ
ック回路図。
および半導体メモリデバイスの実施の形態６を示すブロ
ック回路図。
【図１４】 この発明による半導体メモリのテスト回路
の実施の形態７を示すブロック回路図。
の実施の形態７を示すブロック回路図。
【図１５】 この発明による半導体メモリのテスト回路
の実施の形態７を示すブロック回路図。
の実施の形態７を示すブロック回路図。
１０，１０Ａ，１０Ｂ メモリ回路、 １３，１３
Ａ，１３Ｂ 出力バッファ、 ２０ 内臓自己テスト
回路（ＢＩＳＴ回路）、 ３０ 擬似エラー信号発生
回路、 ３１ スキャンチェーン回路、 ３４ ス
キャンチェーン、３５ ハーフラッチ、 ３６ 論理
ゲート回路、 ５０ トリガ回路、６０ メモリセレ
クタ、 ７０ 外付け自己テスト回路（ＢＯＳＴ回
路）、 ＴＯＳ／ＳＴＳ メモリ回路出力信号、
ＰＥＳ 擬似エラー信号、ＳＥＴ 設定信号、 ＣＨ
Ｐ，ＣＨＰ１，ＣＨＰ２ チップ、 ＰＫＧパッケー
ジ、 ＣＲＢ 回路基板、 ＳＥＤ，ＳＥＤ１，Ｓ
ＥＤ２ 半導体メモリデバイス。
Ａ，１３Ｂ 出力バッファ、 ２０ 内臓自己テスト
回路（ＢＩＳＴ回路）、 ３０ 擬似エラー信号発生
回路、 ３１ スキャンチェーン回路、 ３４ ス
キャンチェーン、３５ ハーフラッチ、 ３６ 論理
ゲート回路、 ５０ トリガ回路、６０ メモリセレ
クタ、 ７０ 外付け自己テスト回路（ＢＯＳＴ回
路）、 ＴＯＳ／ＳＴＳ メモリ回路出力信号、
ＰＥＳ 擬似エラー信号、ＳＥＴ 設定信号、 ＣＨ
Ｐ，ＣＨＰ１，ＣＨＰ２ チップ、 ＰＫＧパッケー
ジ、 ＣＲＢ 回路基板、 ＳＥＤ，ＳＥＤ１，Ｓ
ＥＤ２ 半導体メモリデバイス。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ
Ｆターム(参考） 2G132 AA08 AB01 AG01 AK07 AK23
AK29
5F038 DF05 DT06 DT08 EZ20
5L106 DD08 DD21 EE05
Claims (19)
- 【請求項１】 半導体メモリのメモリ回路に接続され前
記メモリ回路の出力信号を受けて前記メモリ回路のテス
トを行う自己テスト回路、および前記メモリ回路と自己
テスト回路との間に設けられ前記自己テスト回路の動作
を検証するための擬似エラー信号を発生する擬似エラー
信号発生回路を備え、前記擬似エラー信号発生回路は前
記メモリ回路の出力信号を変換して前記擬似エラー信号
を発生するように構成された半導体メモリのテスト回
路。 - 【請求項２】 前記メモリ回路が出力バッファを有し、
前記擬似エラー信号発生回路が、前記出力バッファから
の出力信号を設定信号に応じて変換して前記擬似エラー
信号を発生するように構成されている請求項１記載の半
導体メモリのテスト回路。 - 【請求項３】 前記擬似エラー信号発生回路が、スキャ
ンチェーン回路を有し、このスキャンチェーン回路に設
定された設定信号に応じて前記メモリ回路の出力信号を
変換して前記擬似エラー信号を発生するように構成され
ている請求項１または２記載の半導体メモリのテスト回
路。 - 【請求項４】 前記擬似エラー信号発生回路が、前記メ
モリ回路の出力信号と前記スキャンチェーン回路の出力
とを受ける論理ゲート回路を有し、この論理ゲート回路
が前記メモリ回路の出力信号を前記スキャンチェーン回
路の設定信号に応じて変換して前記擬似エラー信号を出
力する請求項３記載の半導体メモリのテスト回路。 - 【請求項５】 前記擬似エラー信号発生回路が、トリガ
回路を有し、このトリガ回路が前記メモリ回路に対する
読出し信号に基づいて前記擬似エラー信号を前記自己テ
スト回路へ出力する請求項１記載の半導体メモリのテス
ト回路。 - 【請求項６】 前記擬似エラー信号発生回路が、前記ス
キャンチェーン回路の設定信号を変化させながら複数の
擬似エラー信号を含んだ擬似エラー信号パターンを発生
する請求項１記載の半導体メモリのテスト回路。 - 【請求項７】 前記メモリ回路を複数有し、またこれら
の複数のメモリ回路の出力信号を選択するメモリセレク
タが設けられ、このメモリセレクタの出力信号が前記擬
似エラー信号発生回路に供給されるようになっている請
求項１記載の半導体メモリのテスト回路。 - 【請求項８】 前記自己テスト回路が内臓自己テスト回
路である請求項１記載の半導体メモリのテスト回路。 - 【請求項９】 前記自己テスト回路が外付け自己テスト
回路である請求項１記載の半導体メモリのテスト回路。 - 【請求項１０】 メモリ回路とそれに接続された自己テ
スト回路とを有する半導体メモリデバイスであって、前
記メモリ回路と自己テスト回路との間に、前記自己テス
ト回路の動作を検証するための擬似エラー信号を発生す
る擬似エラー信号発生回路が設けられており、この擬似
エラー信号発生回路は前記メモリ回路の出力信号を変換
して擬似エラー信号を発生するように構成されているこ
とを特徴とする半導体メモリデバイス。 - 【請求項１１】 前記自己テスト回路が内臓自己テスト
回路であって、前記メモリ回路と同じチップに形成され
ている請求項１０記載の半導体メモリデバイス。 - 【請求項１２】 前記自己テスト回路が内臓自己テスト
回路であって、この自己テスト回路が前記擬似エラー信
号発生回路がともに前記メモリ回路と同じチップに形成
されている請求項１０記載の半導体メモリデバイス。 - 【請求項１３】 前記自己テスト回路が内臓自己テスト
回路であって、この自己テスト回路が前記メモリ回路と
同じパッケージに内臓された別のチップに形成されてい
る請求項１０記載の半導体メモリデバイス。 - 【請求項１４】 前記メモリ回路が出力バッファを有
し、前記擬似エラー信号発生回路が、前記出力バッファ
からの出力信号を設定信号に応じて変換して前記擬似エ
ラー信号を発生するように構成されている請求項１０記
載の半導体メモリデバイス。 - 【請求項１５】 前記擬似エラー信号発生回路が、スキ
ャンチェーン回路を有し、このスキャンチェーン回路に
設定された設定信号に応じて前記メモリ回路の出力信号
を変換して前記擬似エラー信号を発生するように構成さ
れている請求項１０記載の半導体メモリデバイス。 - 【請求項１６】 前記擬似エラー信号発生回路が、前記
メモリ回路の出力信号と前記スキャンチェーン回路の出
力とを受ける論理ゲート回路を有し、この論理ゲート回
路が前記メモリ回路の出力信号を前記スキャンチェーン
回路の設定信号に応じて変換して前記擬似エラー信号を
出力する請求項１５記載の半導体メモリデバイス。 - 【請求項１７】 前記擬似エラー信号発生回路が、トリ
ガ回路を有し、このトリガ回路が前記メモリ回路に対す
る読出し信号に基づいて前記擬似エラー信号を前記自己
テスト回路へ出力する請求項１０記載の半導体メモリデ
バイス。 - 【請求項１８】 前記擬似エラー信号発生回路が、前記
スキャンチェーン回路の設定信号を変化させながら複数
の擬似エラー信号を含んだ擬似エラー信号パターンを発
生する請求項１０記載の半導体メモリデバイス。 - 【請求項１９】 前記メモリ回路を複数有し、またこれ
らの複数のメモリ回路の出力信号を選択するメモリセレ
クタが設けられ、このメモリセレクタの出力信号が前記
擬似エラー信号発生回路に供給されるようになっている
請求項１０記載の半導体メモリデバイス。
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