JP2006337325A

JP2006337325A - テスト回路

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Publication number: JP2006337325A
Application number: JP2005165682A
Authority: JP
Inventors: Hideshi Maeno; 秀史前野; Satoru Nishijima; 哲西島
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-06-06
Filing date: 2005-06-06
Publication date: 2006-12-14

Abstract

【課題】集積回路を効率的にテストすることが可能なテスト回路を提供する。
【解決手段】テスト回路は、テスト対象回路の出力データの各ビットに対応して配置され、セレクタ６０ａ〜６３ａ，１０ｂ〜１３ｂと、いずれかのセレクタからのデータを保持するフリップフロップ３０〜３３とをそれぞれ直列接続した複数組を備え、セレクタ６０ａ〜６３ａは、各組を直列接続した直列シフト経路の前段回路または機能ブロック９１からのデータを選択してロジック部８１および直列シフト経路の次段回路へ出力し、セレクタ１０ｂ〜１３ｂは、前段回路からまたはロジック部８０からのデータを選択して機能ブロック９１および次段回路へ出力するか、または論理レベル一定のデータを機能ブロック９１へ出力し、セレクタ１０ｂ〜１３ｂのいずれかは、他のセレクタと異なる制御信号に基づいて論理レベル一定のデータを出力する。
【選択図】図１

Description

本発明は、テスト回路に関し、特に、集積回路のスキャンテストを行なうテスト回路に関する。

従来、集積回路のスキャンテストを行なうためのテスト回路が提案されている。たとえば、特許文献１には以下のようなテスト回路が開示されている。すなわち、ロジック部の出力および機能ブロックの入力間の並列経路と、データを直列に伝達するための直列シフト経路とを有し、セレクタとフリップフロップにより構成されたスキャンパスと、スキャンパスの直列シフト経路上に接続され、機能ブロックの出力と直列シフト経路とを切り替えてロジック部の入力に接続するためのセレクタを備え、ＳＩ端子からテストデータをセレクタを介して機能ブロックにシフトインし、セレクタを切り替えて機能ブロックから出力されたデータを出力する。このような構成により、テスト回路の規模を大きくせずに機能ブロック単独でテストすることができる。
特開２００４−２１２３８４号公報

ところで、特許文献１記載のテスト回路では、機能ブロックへ出力するデータの各ビットの論理レベルがオール”０”のパターンおよびオール”１”のパターンを１クロックサイクルで切り替えることができるが、論理レベルが混在するパターン、たとえば、論理レベルが”０”および”１”の交互パターン（データが３ビットの場合は”０１０”および”１０１”のパターン）を１クロックサイクルで切り替えることができない。

また、特許文献１記載のテスト回路では、機能ブロックから出力されるデータがオール”０”またはオール”１”であっても、機能ブロックから出力されるデータを直列シフト経路から取り出すと、スキャンパスに配置されたインバータによってオール”０”またはオール”１”以外のデータとなってしまう。すなわち、特許文献１記載のテスト回路では、機能ブロックの出力データを直列シフト経路から取り出して解析する際に、スキャンパスに配置されたインバータを考慮して出力データの解析を行なう必要があった。

したがって、特許文献１記載のテスト回路では、集積回路を効率的にテストすることができないという問題点があった。

それゆえに、本発明の目的は、集積回路を効率的にテストすることが可能なテスト回路を提供することである。

上記課題を解決するために、この発明のある局面に係わるテスト回路は、第１のロジック部と、第２のロジック部と、第１のロジック部の出力および第２のロジック部の入力間に配置される機能ブロックとのうちの少なくともいずれかひとつをテストするテスト回路であって、テスト対象の回路が出力する並列データの各ビットに対応して配置され、第１のセレクタと、第２のセレクタと、第１のセレクタまたは第２のセレクタから受けたデータを保持するフリップフロップとを直列に接続した複数の組を備え、各組を直列に接続した直列シフト経路が形成され、第１のセレクタは、直列シフト経路における前段の回路から受けたデータ、または機能ブロックから出力された並列データのうちの対応するビットのデータを選択し、選択したデータを第２のロジック部および直列シフト経路における次段の回路へ出力し、第２のセレクタは、直列シフト経路における前段の回路から受けたデータ、または第１のロジック部から出力された並列データのうちの対応するビットのデータを選択し、選択したデータを機能ブロックおよび直列シフト経路における次段の回路へ出力するか、または、制御信号に基づいて論理レベルが一定のデータを機能ブロックへ出力し、複数の組のうちの少なくともいずれか１組に属する第２のセレクタは、他の組に属する第２のセレクタと異なる制御信号に基づいて論理レベルが一定のデータを機能ブロックへ出力する。

また、この発明のさらに別の局面に係わるテスト回路は、第１のロジック部と、第２のロジック部と、第１のロジック部の出力および第２のロジック部の入力間に配置される機能ブロックとのうちの少なくともいずれかひとつをテストするテスト回路であって、テスト対象の回路が出力する並列データの各ビットに対応して配置され、第１のセレクタと、第２のセレクタと、第１のセレクタまたは第２のセレクタから受けたデータを保持するフリップフロップとを直列に接続した複数の組を備え、各組を直列に接続した直列シフト経路が形成され、第１のセレクタは、直列シフト経路における前段の回路から受けたデータ、または機能ブロックから出力された並列データのうちの対応するビットのデータを選択し、選択したデータを第２のロジック部および直列シフト経路における次段の回路へ出力し、第２のセレクタは、直列シフト経路における前段の回路から受けたデータ、または第１のロジック部から出力された並列データのうちの対応するビットのデータを選択し、選択したデータを機能ブロックおよび直列シフト経路における次段の回路へ出力し、テスト回路は、さらに、機能ブロックの出力から機能ブロックの入力までのループ経路に配置され、入力したデータの論理レベルを反転させて出力する第１のインバータと、第２のセレクタから第２のセレクタの次段の第１のセレクタまでの経路のうちのループ経路を除く位置に配置され、入力したデータの論理レベルを反転させて出力する第２のインバータとを備える。

また、この発明のさらに別の局面に係わるテスト回路は、第１のロジック部と、第２のロジック部と、第１のロジック部の出力および第２のロジック部の入力間に配置される機能ブロックとのうちの少なくともいずれかひとつをテストするテスト回路であって、テスト対象の回路が出力する並列データの各ビットに対応して配置され、第１のセレクタと、第２のセレクタと、第１のセレクタまたは第２のセレクタから受けたデータを保持するフリップフロップとを直列に接続した複数の組を備え、各組を直列に接続した直列シフト経路が形成され、第１のセレクタは、直列シフト経路における前段の回路から受けたデータ、または機能ブロックから出力された並列データのうちの対応するビットのデータを選択し、選択したデータを第２のロジック部および直列シフト経路における次段の回路へ出力し、第２のセレクタは、直列シフト経路における前段の回路から受けたデータ、または第１のロジック部から出力された並列データのうちの対応するビットのデータを選択し、選択したデータを機能ブロックおよび直列シフト経路における次段の回路へ出力し、テスト回路は、さらに、テスト対象の回路が正常である場合に直列シフト経路における最終段の組から出力されるデータと同一またはデータの論理レベルが反転された参照データを生成する参照データ生成回路と、参照データおよび最終段の組から出力されるデータを入力するイクスクルーシブオア回路とを備える。

好ましくは、機能ブロックはＲＡＭである。

本発明によれば、集積回路を効率的にテストすることができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、ロジック部８０（第１のロジック部）と、ロジック部８１（第２のロジック部）と、機能ブロック９１と、スキャンパス１とを備える。ここで、機能ブロック９１は、たとえばＲＡＭ（Random Access Memory）である。

スキャンパス１は、複合ゲート型セレクタ（第１のセレクタ）６０ａ〜６３ａと、複合ゲート型セレクタ１０ａ〜１３ａ（第２のセレクタ）と、フリップフロップ３０〜３３と、インバータ４０〜４３とを含む。

機能ブロック９１は、ロジック部８０の出力およびロジック部８１の入力間に配置される。

スキャンパス１は、ロジック部８０、ロジック部８１および機能ブロック９１のうちの少なくともいずれかひとつをテストするための回路である。

複合ゲート型セレクタ６０ａは、テストモード信号ＴＥＳＴ２Ａおよびテストモード信号ＴＥＳＴ２Ｂに基づいて、ＳＩ端子に入力される外部からのデータか、または機能ブロック９１から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４０へ出力する。

複合ゲート型セレクタ６１ａ〜６３ａは、テストモード信号ＴＥＳＴ２Ａおよびテストモード信号ＴＥＳＴ２Ｂに基づいて、フリップフロップ３０〜３２から受けたデータか、または機能ブロック９１から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４１〜４３へ出力する。

インバータ４０〜４３は、複合ゲート型セレクタ６０ａ〜６３ａから受けたデータの論理レベルを反転させて複合ゲート型セレクタ１０ａ〜１３ａへ出力する。

複合ゲート型セレクタ１０ａ〜１３ａは、シフトモード信号ＳＭＡＡ、シフトモード信号ＳＭＡＢおよびシフトモード信号ＳＭＢに基づいて、インバータ４０〜４３から受けたデータか、またはロジック部８０から受けたデータを選択し、選択したデータを機能ブロック９１およびフリップフロップ３０〜３３へ出力する。

フリップフロップ３０〜３２は、複合ゲート型セレクタ１０ａ〜１２ａから受けたデータを図示しないクロックのタイミングでサンプリングして保持し、保持したデータを複合ゲート型セレクタ６１ａ〜６３ａへ出力する。

フリップフロップ３３は、複合ゲート型セレクタ１３ａから受けたデータを図示しないクロックのタイミングでサンプリングして保持し、保持したデータをＳＯ端子から直列シフトアウトデータとして出力する。

［動作］
次に、本実施の形態に係るテスト回路の通常動作時および各回路のテスト時における動作について説明する。以下、テストモード信号およびシフトモード信号を総称して制御信号と称する。

［通常動作時］
通常動作時において、各制御信号は、テストモード信号ＴＥＳＴ２Ａ＝０およびテストモード信号ＴＥＳＴ２Ｂ＝１と設定される。また、シフトモード信号ＳＭＡＡ＝０、シフトモード信号ＳＭＡＢ＝０およびシフトモード信号ＳＭＢ＝１と設定される。

複合ゲート型セレクタ１０ａ〜１３ａは、ロジック部８０から受けたデータを選択し、選択したデータを機能ブロック９１およびフリップフロップ３０〜３３へ出力する。

複合ゲート型セレクタ６１ａ〜６３ａは、機能ブロック９１から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４１〜４３へ出力する。

以上より、ロジック部８０から出力される４ビットのパラレルデータが複合ゲート型セレクタ１０ａ〜１３ａによって選択されて機能ブロック９１の入力端子ＤＩ０〜ＤＩ３に入力される。そして、機能ブロック９１の出力端子ＤＯ０〜ＤＯ３から出力されるデータが複合ゲート型セレクタ６０ａ〜６３ａによって選択されてロジック部８１へ出力される。

したがって、通常動作時においては、機能ブロック９１がロジック部８０およびロジック部８１の間に挿入された状態となる。すなわち、ロジック部８０から出力されたパラレルデータが機能ブロック９１に入力され、機能ブロック９１がパラレルデータに所定のデータ処理を行ない、機能ブロック９１から出力されたデータ処理結果がロジック部８１へ出力される。

なお、通常動作時において、フリップフロップ３０〜３３にはクロックを与えなくてもよい。

［ロジック部８０およびロジック部８１のスキャンテスト時］
ロジック部８０およびロジック部８１のスキャンテスト時において、各制御信号は、テストモード信号ＴＥＳＴ２Ａ＝１およびテストモード信号ＴＥＳＴ２Ｂ＝０と設定される。また、シフトモード信号ＳＭＡＡ＝０、シフトモード信号ＳＭＡＢ＝０およびシフトモード信号ＳＭＢ＝１と設定される。

複合ゲート型セレクタ６１ａ〜６３ａは、フリップフロップ３０〜３２から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４１〜４３へ出力する。

以上より、ロジック部８０から出力される４ビットのパラレルデータが複合ゲート型セレクタ１０ａ〜１３ａによって選択されてフリップフロップ３０〜３３へ出力される。そして、フリップフロップ３０〜３３から出力されるデータが複合ゲート型セレクタ６１ａ〜６３ａによって選択されてロジック部８１へ出力される。

したがって、ロジック部８０およびロジック部８１のスキャンテスト時においては、機能ブロック９１をバイパスしてロジック部８０およびロジック部８１を接続した状態となる。

［ロジック部８１のスキャンテスト時］
ロジック部８１のスキャンテスト時において、各制御信号は、テストモード信号ＴＥＳＴ２Ａ＝１およびテストモード信号ＴＥＳＴ２Ｂ＝０と設定される。また、シフトモード信号ＳＭＡＡ＝１、シフトモード信号ＳＭＡＢ＝１およびシフトモード信号ＳＭＢ＝０と設定される。

複合ゲート型セレクタ１０ａ〜１３ａは、インバータ４０〜４３から受けたデータを選択し、選択したデータを機能ブロック９１およびフリップフロップ３０〜３３へ出力する。

複合ゲート型セレクタ６０ａは、ＳＩ端子から入力されるテストデータを選択し、テストデータをロジック部８１およびインバータ４０へ出力する。

以上のような各複合ゲート型セレクタの選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路がスキャンパス１に形成される。したがって、フリップフロップ３０〜３３にクロックを３回与えると、ＳＩ端子から入力される３ビットのテストデータがシリアルシフト動作によりフリップフロップ３０〜３２にそれぞれ保持される。フリップフロップ３０〜３２に保持された３ビットのテストデータは、それぞれ複合ゲート型セレクタ６１ａ〜６３ａによって選択されてロジック部８１へ出力される。また、ＳＩ端子から入力されるテストデータの次のビット、すなわち４ビット目のテストデータは、複合ゲート型セレクタ６０ａによって選択されてロジック部８１へ出力される。

以上より、ＳＩ端子から入力される４ビットのテストデータがロジック部８１へ出力され、ロジック部８１のスキャンテストが行なわれる。

［ロジック部８０のスキャンテスト時］
ロジック部８０のスキャンテスト時において、各制御信号は、テストモード信号ＴＥＳＴ２Ａ＝１およびテストモード信号ＴＥＳＴ２Ｂ＝０と設定される。また、シフトモード信号ＳＭＡＡ＝０、シフトモード信号ＳＭＡＢ＝０およびシフトモード信号ＳＭＢ＝１と設定される。

ロジック部８０は、図示しない入力端子から入力されたテストデータに演算処理等のデータ処理を行ない、データ処理結果を表わす４ビットのパラレルデータを複合ゲート型セレクタ１０ａ〜１３ａへ出力する。

フリップフロップ３０〜３３にクロックを１回与えると、複合ゲート型セレクタ１０ａ〜１３ａから出力された４ビットのデータがフリップフロップ３０〜３３に保持される。ここで、フリップフロップ３３に保持されたデータは、ＳＯ端子からシフトアウトデータとして出力される。

次に、各制御信号は、シフトモード信号ＳＭＡＡ＝１、シフトモード信号ＳＭＡＢ＝１およびシフトモード信号ＳＭＢ＝０と設定変更される。

そうすると、複合ゲート型セレクタ１０ａ〜１３ａは、インバータ４０〜４３から受けたデータを選択し、選択したデータを機能ブロック９１およびフリップフロップ３０〜３３へ出力する。

また、複合ゲート型セレクタ６１ａ〜６３ａは、フリップフロップ３０〜３２から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４１〜４３へ出力する。

以上のような各複合ゲート型セレクタの選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路がスキャンパス１に形成される。フリップフロップ３０〜３３にクロックを３回与えると、フリップフロップ３０〜３３に保持された３ビットのデータは、シリアルシフト動作によってＳＯ端子から出力される。したがって、ロジック部８０から出力されたデータ処理結果を表わす４ビットのパラレルデータをＳＯ端子から出力して、ロジック部８０のスキャンテストを行なうことができる。

ここで、前述のようにシフトモード信号ＳＭＡＡ＝１、シフトモード信号ＳＭＡＢ＝１およびシフトモード信号ＳＭＢ＝０と設定変更してフリップフロップ３０〜３３にクロックを３回与える際に、ＳＩ端子からロジック部８１のスキャンテスト用のテストデータを入力し、フリップフロップ３０〜３２にロジック部８１のスキャンテスト用のデータを保持させることにより、ロジック部８０のスキャンテスト後にロジック部８１のスキャンテストを連続して行なうことができる。

なお、本実施の形態に係るテスト回路では、ロジック部８０が入力するテストデータまたはＳＩ端子から入力するテストデータを変更することにより、ロジック部８０およびロジック部８１のスキャンテストを複数回繰り返すことも可能である。

［機能ブロック９１のテスト時］
まず、機能ブロック９１へＳＩ端子からテストデータを入力する動作について説明する。

各制御信号は、テストモード信号ＴＥＳＴ２Ａ＝１およびテストモード信号ＴＥＳＴ２Ｂ＝０と設定される。また、シフトモード信号ＳＭＡＡ＝１、シフトモード信号ＳＭＡＢ＝１およびシフトモード信号ＳＭＢ＝０と設定される。

以上のような各複合ゲート型セレクタのデータ選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路がスキャンパス１に形成される。したがって、フリップフロップ３０〜３３にクロックを３回与えると、ＳＩ端子から入力される３ビットのテストデータがシリアルシフト動作によりフリップフロップ３０〜３２にそれぞれ保持される。フリップフロップ３０〜３２に保持された３ビットのテストデータは、それぞれ複合ゲート型セレクタ６１ａ〜６３ａおよび複合ゲート型セレクタ１１ａ〜１３ａによって選択されて機能ブロック９１の入力端子ＤＩ１〜ＤＩ３に入力される。また、ＳＩ端子から入力されるテストデータの次のビット、すなわち４ビット目のテストデータは、複合ゲート型セレクタ６０ａおよび複合ゲート型セレクタ１０ａによって選択されて機能ブロック９１の入力端子ＤＩ０に入力される。

以上より、ＳＩ端子から入力される４ビットのテストデータが機能ブロック９１へ出力され、機能ブロック９１がテストデータに所定のデータ処理を行ない、機能ブロック９１から出力されたデータ処理結果が複合ゲート型セレクタ６０ａ〜６３ａへ出力される。

なお、機能ブロック９１がＲＡＭの場合には、図示しないアドレス信号をＲＡＭへ出力することにより、ＲＡＭの各アドレスにテストデータを書き込むことができる。すなわち、ＲＡＭに対して初期データの書き込みテストを行なうことができる。

次に、機能ブロック９１のデータ処理結果をＳＯ端子から出力させる動作について説明する。

各制御信号は、テストモード信号ＴＥＳＴ２Ａ＝０およびテストモード信号ＴＥＳＴ２Ｂ＝１と設定変更される。

そうすると、複合ゲート型セレクタ６０ａ〜６３ａは、機能ブロック９１から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４０〜４３へ出力する。

次に、各制御信号は、テストモード信号ＴＥＳＴ２Ａ＝１およびテストモード信号ＴＥＳＴ２Ｂ＝０と設定変更される。

そうすると、複合ゲート型セレクタ６１ａ〜６３ａは、フリップフロップ３０〜３２から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４１〜４３へ出力する。

以上のような各複合ゲート型セレクタの選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路が再びスキャンパス１に形成される。フリップフロップ３０〜３３にクロックを３回与えると、フリップフロップ３０〜３３に保持された３ビットのテストデータは、シリアルシフト動作によってＳＯ端子から出力される。したがって、機能ブロック９１から出力された４ビットのデータ処理結果をＳＯ端子から出力して、機能ブロック９１のテストを行なうことができる。

なお、本実施の形態に係るテスト回路では、ＳＩ端子から入力するテストデータを変更することにより、機能ブロック９１のテストを複数回繰り返すことも可能である。また、機能ブロック９１がＲＡＭの場合には、図示しないアドレス信号をＲＡＭへ出力することにより、ＲＡＭの各アドレスから４ビットのパラレルデータを読み出すことができる。すなわち、ＲＡＭに対して読み出しテストを行なうことができる。

［切り替え動作］
次に、本実施の形態に係るテスト回路が、機能ブロック９１へ入力する４ビットのデータの論理レベルを切り替える際の動作について説明する。

各制御信号は、テストモード信号ＴＥＳＴ２Ａ＝０およびテストモード信号ＴＥＳＴ２Ｂ＝０と設定される。また、シフトモード信号ＳＭＢ＝０と設定される。

テストモード信号ＴＥＳＴ２Ａ＝０およびテストモード信号ＴＥＳＴ２Ｂ＝０であることから、複合ゲート型セレクタ６０ａ〜６３ａの出力データの論理レベルは”０”となる。そうすると、インバータ４０〜４３の出力データの論理レベルは”１”となる。

インバータ４０およびインバータ４２の出力データの論理レベルが”１”であり、また、シフトモード信号ＳＭＢ＝０であることから、複合ゲート型セレクタ１０ａおよび複合ゲート型セレクタ１２ａの出力にはシフトモード信号ＳＭＡＡの値が伝わる。すなわち、複合ゲート型セレクタ１０ａおよび複合ゲート型セレクタ１２ａの出力データの論理レベルはシフトモード信号ＳＭＡＡの論理レベルと一致する。

同様に、インバータ４１およびインバータ４３の出力データの論理レベルが”１”であり、また、シフトモード信号ＳＭＢ＝０であることから、複合ゲート型セレクタ１１ａおよび複合ゲート型セレクタ１３ａの出力にはシフトモード信号ＳＭＡＢの値が伝わる。すなわち、複合ゲート型セレクタ１１ａおよび複合ゲート型セレクタ１３ａの出力データの論理レベルはシフトモード信号ＳＭＡＢの論理レベルと一致する。

つまり、機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”には、それぞれ”ＳＭＡＡ、ＳＭＡＢ、ＳＭＡＡ、ＳＭＡＢ”の値が伝わる。より詳細には、シフトモード信号ＳＭＡＡ＝０およびシフトモード信号ＳＭＡＢ＝１と設定した場合には、”０１０１”のパターンのデータを機能ブロック９１へ入力することができる。シフトモード信号ＳＭＡＡ＝１およびシフトモード信号ＳＭＡＢ＝０と設定した場合には、”１０１０”のパターンのデータを機能ブロック９１へ入力することができる。シフトモード信号ＳＭＡＡ＝０およびシフトモード信号ＳＭＡＢ＝０と設定した場合には、”００００”のパターンのデータを機能ブロック９１へ入力することができる。シフトモード信号ＳＭＡＡ＝１およびシフトモード信号ＳＭＡＢ＝１と設定した場合には、”１１１１”のパターンのデータを機能ブロック９１へ入力することができる。

ところで、特許文献１記載のテスト回路では、論理レベルが混在するパターンを１クロックサイクルで切り替えて機能ブロックへ出力することができないために、集積回路を効率的にテストすることができないという問題点があった。しかしながら、本実施の形態に係るテスト回路では、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。したがって、本実施の形態に係るテスト回路では、集積回路を効率的にテストすることができる。

なお、本実施の形態に係るテスト回路では、複合ゲート型セレクタ１０ａおよび複合ゲート型セレクタ１０ｃにシフトモード信号ＳＭＡＡが接続され、また、複合ゲート型セレクタ１０ｂおよび複合ゲート型セレクタ１０ｄにシフトモード信号ＳＭＡＢが接続される構成としたが、これに限定するものではない。複合ゲート型セレクタ１０ａ〜１０ｄのうちの少なくともいずれか１つの複合ゲート型セレクタに他の複合ゲート型セレクタと異なるシフトモード信号ＳＭＡＡまたはシフトモード信号ＳＭＡＢが接続される構成であれば、論理レベルが混在するパターンを１クロックサイクルで切り替えて機能ブロック９１へ出力することができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
［構成および基本動作］
図２は、本発明の第２の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第１の実施の形態に係るテスト回路に対して、さらに、セレクタ１００を備える。

セレクタ１００は、ループイネーブル信号ＬＯＯＰＥＮの論理レベルが”０”の場合はＳＩ端子から入力されるテストデータを選択し、ループイネーブル信号ＬＯＯＰＥＮの論理レベルが”１”の場合はフリップフロップ３３から出力されるデータを選択し、選択したデータを複合ゲート型セレクタ６０ａへ出力する。

［動作］
次に、本実施の形態に係るテスト回路が、機能ブロック９１へ入力する４ビットのデータの論理レベルを切り替える際の動作について説明する。

各制御信号は、ループイネーブル信号ＬＯＯＰＥＮ＝１と設定される。また、テストモード信号ＴＥＳＴ２Ａ＝０およびテストモード信号ＴＥＳＴ２Ｂ＝０と設定される。また、シフトモード信号ＳＭＡＡ＝１、シフトモード信号ＳＭＡＢ＝１およびシフトモード信号ＳＭＢ＝０と設定される。

そうすると、第１の実施の形態に係るテスト回路と同様に、シフトモード信号ＳＭＡＡ＝１およびシフトモード信号ＳＭＡＢ＝１と設定した場合には、”１１１１”のパターンのデータが機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に入力される。すなわち、複合ゲート型セレクタ１０ａ〜１３ａの出力データの論理レベルはオール”１”となる。

ここで、フリップフロップ３０〜３３にクロックを１回与えると、複合ゲート型セレクタ１０ａ〜１３ａから出力された４ビットのデータがフリップフロップ３０〜３３に保持され、フリップフロップ３０〜３３の出力データの論理レベルはオール”１”となる。

次に、制御信号は、テストモード信号ＴＥＳＴ２Ａ＝１と設定変更される。そうすると、複合ゲート型セレクタ６０ａは、セレクタ１００から出力されるデータを選択し、テストデータをロジック部８１およびインバータ４０へ出力する。

以上のような各複合ゲート型セレクタの選択により、セレクタ１００〜フリップフロップ３３の直列シフト経路の終点であるフリップフロップ３３の出力が、この直列シフト経路の始点であるセレクタ１００の入力に接続されて、直列シフトループ経路がスキャンパス１に形成される。

直列シフトループ経路において、フリップフロップ３０の出力データは、インバータ４１によって論理レベルが反転されてフリップフロップ３１にシフトインされる。また、フリップフロップ３１の出力データは、インバータ４２によって論理レベルが反転されてフリップフロップ３１にシフトインされる。また、フリップフロップ３２の出力データは、インバータ４３によって論理レベルが反転されてフリップフロップ３３にシフトインされる。また、フリップフロップ３３の出力データは、インバータ４０によって論理レベルが反転されてフリップフロップ３０にシフトインされる。

したがって、フリップフロップ３０〜３３にクロックを１回与えると、フリップフロップ３０〜３３の出力データがシリアルシフト動作により次段のフリップフロップに論理レベルが反転された状態でそれぞれ保持される。より詳細には、フリップフロップ３０〜３３の出力データの論理レベルが”１”の場合には、フリップフロップ３０〜３３にクロックを１回与えることによってフリップフロップ３０〜３３の出力データの論理レベルが”０”に変化する。また、フリップフロップ３０〜３３の出力データの論理レベルが”０”の場合には、フリップフロップ３０〜３３にクロックを１回与えることによってフリップフロップ３０〜３３の出力データの論理レベルが”１”に変化する。

ここで、フリップフロップ３０〜３３の出力データは、インバータおよび２個の複合ゲート型セレクタを介して機能ブロック９１に入力される。したがって、本実施の形態に係るテスト回路では、フリップフロップ３０〜３３にクロックを１回与えるだけで、機能ブロック９１に入力されるデータのパターンが”００００”の状態および”１１１１”の状態を交互に繰り返すことができる。

［第２の実施の形態の変形例］
次に、本実施の形態に係るテスト回路の変形例について説明する。図３は、本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成を示す回路図である。同図を参照して、このテスト回路は、第２の実施の形態に係るテスト回路に対して、さらに、所定値検出回路１１０ａおよび所定値検出回路１１０ｂを備える。

所定値検出回路１１０ａおよび所定値検出回路１１０ｂは、複合ゲート型セレクタ６０ａ〜６３ａとロジック部８１との間に配置される。

所定値検出回路１１０ａは、複合ゲート型セレクタ６０ａおよび複合ゲート型セレクタ６２ａからのデータが所定の論理レベルであるかどうかを検出する。より詳細には、所定値検出回路１１０ａはＡＮＤ回路であり、複合ゲート型セレクタ６０ａおよび複合ゲート型セレクタ６２ａからのデータのパターンが”１１”であるかどうかを検出する。すなわち、複合ゲート型セレクタ６０ａおよび複合ゲート型セレクタ６２ａからのデータのパターンが”１１”である場合には検出結果信号ＭＯＮＩＡの論理レベルが”１”となり、データのパターンが”１１”以外の場合には検出結果信号ＭＯＮＩＡの論理レベルが”０”となる。

同様に、所定値検出回路１１０ｂは、複合ゲート型セレクタ６１ａおよび複合ゲート型セレクタ６３ａからのデータが所定の論理レベルであるかどうかを検出する。

ここで、所定値検出回路１１０ａが受けるデータは機能ブロック９１の偶数ビットに対応しており、所定値検出回路１１０ｂが受けるデータは機能ブロック９１の奇数ビットに対応している。このような構成により、機能ブロック９１の偶数ビットに対応する回路に故障があるのか、機能ブロック９１の奇数ビットに対応する回路に故障があるのかを判定することができる。

図４は、本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成の他の例を示す回路図である。

所定値検出回路１１０ａおよび所定値検出回路１１０ｂは、インバータ４０〜４３と複合ゲート型セレクタ１０ａ〜１３ａとの間に配置される。

図５は、本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成の他の例を示す回路図である。

所定値検出回路１１０ａおよび所定値検出回路１１０ｂは、複合ゲート型セレクタ１０ａ〜１３ａと機能ブロック９１との間に配置される。

図６は、本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成の他の例を示す回路図である。

所定値検出回路１１０ａおよび所定値検出回路１１０ｂは、フリップフロップ３０〜３３と複合ゲート型セレクタ１０ａ〜１２ａおよびＳＯ端子との間に配置される。

したがって、図４〜図６に示す所定値検出回路１１０ａおよび所定値検出回路１１０ｂは、図３に示す所定値検出回路と同様に、機能ブロック９１の偶数ビットに対応する回路に故障があるのか、機能ブロック９１の奇数ビットに対応する回路に故障があるのかを判定することができる。

なお、本実施の形態に係るテスト回路では、所定値検出回路１１０ａおよび所定値検出回路１１０ｂがＡＮＤ回路である構成としたが、これに限定するものではなく、ＮＡＮＤ回路、ＯＲ回路またはＮＯＲ回路である構成としても、機能ブロック９１の偶数ビットに対応する回路に故障があるのか、機能ブロック９１の奇数ビットに対応する回路に故障があるのかを判定することができる。

図７は、本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の構成の他の例を示す回路図である。ここでは、所定値検出回路の接続位置は図３に示す所定値検出回路と同様であると仮定して説明するが、図４〜図６に示す所定値検出回路の接続位置と同様であってもよい。

同図を参照して、この所定値検出回路は、図３に示す所定値検出回路に対して、さらに、所定値検出回路１１１ａおよび所定値検出回路１１１ｂを備える。

所定値検出回路１１１ａおよび所定値検出回路１１１ｂは、複合ゲート型セレクタ６０ａ〜６３ａとロジック部８１との間に配置される。

所定値検出回路１１１ａは、複合ゲート型セレクタ６０ａおよび複合ゲート型セレクタ６２ａからのデータが所定の論理レベルであるかどうかを検出する。より詳細には、所定値検出回路１１１ａはＯＲ回路であり、複合ゲート型セレクタ６０ａおよび複合ゲート型セレクタ６２ａからのデータのパターンが”００”であるかどうかを検出する。すなわち、複合ゲート型セレクタ６０ａおよび複合ゲート型セレクタ６２ａからのデータのパターンが”００”である場合には検出結果信号ＭＯＮＩＡ２の論理レベルが”０”となり、データのパターンが”００”以外の場合には検出結果信号ＭＯＮＩＢ２の論理レベルが”１”となる。

同様に、所定値検出回路１１１ｂは、複合ゲート型セレクタ６１ａおよび複合ゲート型セレクタ６３ａからのデータのパターンが”１１”であるかどうかを検出する。

このような構成により、オール”１”およびオール”０”のパターンの検出を１クロックサイクルで行なうことができる。

その他の構成および動作は第１の実施の形態に係るテスト回路と同様であるため、ここでは説明を繰り返さない。したがって、本実施の形態に係るテスト回路では、第１の実施の形態に係るテスト回路と同様に、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。

さらに、本実施の形態に係るテスト回路では、フリップフロップ３０〜３３にクロックを１回与えるだけで、機能ブロック９１に入力されるデータのパターンが”００００”の状態および”１１１１”の状態を交互に繰り返すことができる。このような構成により、”００００”および”１１１１”のパターンのデータを機能ブロック９１へ入力するテストを行なう場合には、第１の実施の形態に係るテスト回路のように各制御信号の論理レベルを１クロックサイクルで切り替える必要がなくなり、テスト回路の制御の簡易化を図ることができる。

さらに、本実施の形態に係るテスト回路では、所定値検出回路１１０ａ、所定値検出回路１１０ｂ、所定値検出回路１１１ａおよび所定値検出回路１１１ｂによって、機能ブロック９１の偶数ビットに対応する回路に故障があるのか、機能ブロック９１の奇数ビットに対応する回路に故障があるのかを判定することができる。このような構成により、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

以上より、本実施の形態に係るテスト回路では、集積回路を効率的にテストすることができる。

＜第３の実施の形態＞
［構成および基本動作］
図８は、本発明の第３の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第１の実施の形態に係るテスト回路に対して、スキャンパス１がさらにインバータ７０〜７３を備える。また、スキャンパス１は、複合ゲート型セレクタ６０ａ〜６３ａの代わりにセレクタ６０〜６３を含み、かつ、複合ゲート型セレクタ１０ａ〜１３ａの代わりにセレクタ１０〜１３を含む。

セレクタ６０は、テストモード信号ＴＥＳＴ２に基づいて、ＳＩ端子に入力される外部からのデータか、または機能ブロック９１から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４０へ出力する。

セレクタ６１〜６３は、テストモード信号ＴＥＳＴ２に基づいて、フリップフロップ３０〜３２から受けたデータか、または機能ブロック９１から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４１〜４３へ出力する。

インバータ４０〜４３は、セレクタ６０〜６３から受けたデータの論理レベルを反転させてセレクタ１０〜１３へ出力する。

セレクタ１０〜１３は、シフトモード信号ＳＭに基づいて、インバータ４０〜４３から受けたデータか、またはロジック部８０から受けたデータを選択し、選択したデータを機能ブロック９１およびインバータ７０〜７３へ出力する。

インバータ７０〜７３は、セレクタ１０〜１３から受けたデータの論理レベルを反転させてフリップフロップ３０〜３３へ出力する。

フリップフロップ３０〜３２は、インバータ７０〜７２から受けたデータを図示しないクロックのタイミングでサンプリングして保持し、保持したデータをセレクタ６１〜６３へ出力する。

フリップフロップ３３は、インバータ７３から受けたデータを図示しないクロックのタイミングでサンプリングして保持し、保持したデータをＳＯ端子から直列シフトアウトデータとして出力する。

［動作］
次に、本実施の形態に係るテスト回路の通常動作時および各回路のテスト時における動作について説明する。

［通常動作時］
通常動作時において、各制御信号は、テストモード信号ＴＥＳＴ２＝０およびシフトモード信号ＳＭ＝０と設定される。

各セレクタの行なうデータ選択は第１の実施の形態に係るテスト回路における各複合ゲート型セレクタと同様である。

以上より、ロジック部８０から出力される４ビットのパラレルデータがセレクタ１０〜１３によって選択されて機能ブロック９１の入力端子ＤＩ０〜ＤＩ３に入力される。そして、機能ブロック９１の出力端子ＤＯ０〜ＤＯ３から出力されるデータがセレクタ６０〜６３によって選択されてロジック部８１へ出力される。

［ロジック部８１のスキャンテスト時］
ロジック部８１のスキャンテスト時において、各制御信号は、テストモード信号ＴＥＳＴ２＝１シフトモード信号ＳＭ＝１と設定される。

以上のような各セレクタの選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路がスキャンパス１に形成される。したがって、フリップフロップ３０〜３３にクロックを３回与えると、ＳＩ端子から入力される３ビットのテストデータがシリアルシフト動作によりフリップフロップ３０〜３２にそれぞれ保持される。

ここで、ＳＩ端子から入力されたテストデータはインバータ４０およびインバータ７０を通過することにより論理レベルが非反転の状態でフリップフロップ３０に保持される。また、フリップフロップ３０〜３２から出力されるテストデータはそれぞれインバータ４１〜４３およびインバータ７１〜７３を通過することにより論理レベルが非反転の状態でフリップフロップ３１〜３３に保持されるとともに、ロジック部８１へ出力される。また、ＳＩ端子から入力されるテストデータの次のビット、すなわち４ビット目のテストデータは、セレクタ６０によって選択されてロジック部８１へ出力される。

以上より、ＳＩ端子から入力される４ビットのテストデータを、論理レベルが非反転の状態でロジック部８１へ出力してロジック部８１のスキャンテストを行なうことができる。

［ロジック部８０のスキャンテスト時］
ロジック部８０のスキャンテスト時において、各制御信号は、テストモード信号ＴＥＳＴ２＝１と設定される。また、シフトモード信号ＳＭ＝０と設定される。

ロジック部８０は、図示しない入力端子から入力されたテストデータに演算処理等のデータ処理を行ない、４ビットのデータ処理結果をセレクタ１０〜１３へ出力する。

セレクタ１０〜１３は、ロジック部８０から受けたデータ処理結果を選択し、選択したデータ処理結果を機能ブロック９１およびインバータ７０〜７３へ出力する。

フリップフロップ３０〜３３にクロックを１回与えると、インバータ７０〜７３から出力された論理レベルが反転された状態のデータ処理結果がフリップフロップ３０〜３３に保持される。ここで、フリップフロップ３３に保持されたデータ処理結果は、論理レベルが反転された状態でＳＯ端子からシフトアウトデータとして出力される。

そして、制御信号は、シフトモード信号ＳＭ＝１と設定変更される。
各セレクタの行なうデータ選択は第１の実施の形態に係るテスト回路における各複合ゲート型セレクタと同様である。

以上のような各セレクタの選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路がスキャンパス１に形成される。

ここで、フリップフロップ３０〜３２に保持された論理レベルが反転された状態のデータ処理結果は、それぞれインバータ７０〜７３およびインバータ４１〜４３を通過することにより引き続き論理レベルが反転された状態でフリップフロップ３１〜３３に保持される。したがって、フリップフロップ３１〜３３にクロックを３回与えると、フリップフロップ３０〜３２に保持されたデータ処理結果は、論理レベルが反転された状態でＳＯ端子からシフトアウトデータとして出力される。

以上より、ロジック部８０から出力される４ビットのデータ処理結果を、論理レベルが反転された状態でＳＯ端子から出力して、ロジック部８０のスキャンテストを行なうことができる。

次に、本実施の形態に係るテスト回路の、機能ブロック９１のテスト時における動作について説明する。

各制御信号は、テストモード信号ＴＥＳＴ２＝１およびシフトモード信号ＳＭ＝１と設定される。

セレクタ６０は、ＳＩ端子から入力されるテストデータを選択し、テストデータをロジック部８１およびインバータ４０へ出力する。

セレクタ６１〜６３は、フリップフロップ３０〜３２から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４１〜４３へ出力する。

セレクタ１０〜１３は、インバータ４０〜４３から受けたデータを選択し、選択したデータを機能ブロック９１およびインバータ７０〜７３へ出力する。

以上のような各セレクタのデータ選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路がスキャンパス１に形成される。したがって、フリップフロップ３０〜３３にクロックを３回与えると、ＳＩ端子から入力される３ビットのテストデータがシリアルシフト動作によりフリップフロップ３０〜３２にそれぞれ保持される。フリップフロップ３０〜３２に保持された３ビットのテストデータは、それぞれセレクタ６１〜６３およびセレクタ１１〜１３によって選択されて機能ブロック９１の入力端子ＤＩ１〜ＤＩ３に入力される。また、ＳＩ端子から入力されるテストデータの次のビット、すなわち４ビット目のテストデータは、セレクタ６０およびセレクタ１０によって選択されて機能ブロック９１の入力端子ＤＩ０に入力される。

ここで、本実施の形態に係るテスト回路では、ＳＩ端子から入力されるテストデータはインバータ４０およびインバータ７０を通過することにより論理レベルが非反転の状態でフリップフロップ３０に保持される。また、フリップフロップ３０〜３２から出力されるテストデータはそれぞれインバータ４１〜４３およびインバータ７１〜７３を通過することにより論理レベルが非反転の状態でフリップフロップ３１〜３３に保持される。

したがって、ＳＩ端子から”１１１”のパターンの３ビットのテストデータを入力した場合には、フリップフロップ３０〜３２の出力データの論理レベルは”１”となる。そうすると、フリップフロップ３０〜３２の出力データがインバータ４１〜４３を通過することによって、”０００”のパターンのデータが機能ブロック９１の入力端子”ＤＩ１、ＤＩ２、ＤＩ３”に入力される。そして、ＳＩ端子から論理レベルが”１”であるテストデータをさらに入力すると、インバータ４０を通過することによって、論理レベル”０”のデータが機能ブロック９１の入力端子ＤＩ０に入力される。すなわち、”００００”のパターンのデータを機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に入力することができる。

同様に、ＳＩ端子から”００００”のパターンの４ビットのテストデータを入力した場合には、”１１１１”のパターンのデータを機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に入力することができる。

なお、機能ブロック９１に入力すべきデータがオール”０”またはオール”１”の場合には、ＳＩ端子の論理レベルを”０”または”１”に固定した状態で、フリップフロップ３０〜３４にクロックを与え続けることで、機能ブロック９１に入力されるデータをオール”１”またはオール”０”とすることができ、テスト回路の制御の簡易化を図ることができる。

以上より、本実施の形態にかかるテスト回路では、ＳＩ端子から任意の４ビットのテストデータを入力し、入力したテストデータを論理レベルが反転された状態で機能ブロック９１に入力し、論理レベルが反転された状態のテストデータに対して機能ブロック９１に所定のデータ処理を行なわせ、データ処理結果を機能ブロック９１からセレクタ６０〜６３へ出力させることができる。

なお、機能ブロック９１がＲＡＭの場合には、図示しないアドレス信号をＲＡＭへ出力することにより、ＲＡＭの各アドレスに論理レベルが反転された状態のテストデータを書き込むことができる。すなわち、ＲＡＭに対して初期データの書き込みテストを行なうことができる。

次に、機能ブロック９１のデータ処理結果をＳＯ端子から出力し、かつ、機能ブロック９１に新たなテストデータを入力する動作について説明する。

各制御信号は、テストモード信号ＴＥＳＴ２＝０およびシフトモード信号ＳＭ＝１と設定される。

セレクタ６０〜６３は、機能ブロック９１から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４０〜４３へ出力する。

セレクタ１０〜１３は、インバータ４０〜４３から受けたデータを選択し、選択したデータを機能ブロック９１およびインバータ７０〜７３へ出力する。したがって、機能ブロック９１のデータ処理結果は、インバータ４０〜４３を通過することにより論理レベルが反転されて新たなテストデータとして機能ブロック９１に入力される。ここで、機能ブロック９１がＲＡＭの場合には、特定のアドレスに対して論理レベルの反転したデータを交互に書き込み、かつ読み出すテストを行なうことができる。たとえば、機能ブロック９１から読み出されたデータ処理結果が”００００”のパターンの場合には、次のクロックサイクルでは”１１１１”のパターンのデータを機能ブロック９１に書き込むことができる。

次に、フリップフロップ３０〜３３にクロックを１回与えると、機能ブロック９１から出力されたデータ処理結果はインバータ４０〜４３およびインバータ７０〜７３を通過することにより論理レベルが非反転の状態でフリップフロップ３０〜３３に保持される。ここで、フリップフロップ３３に保持されたデータは、ＳＯ端子からシフトアウトデータとして出力される。

次に、テストモード信号ＴＥＳＴ２＝１と設定変更される。
そうすると、セレクタ６１〜６３は、フリップフロップ３０〜３２から受けたデータを選択し、選択したデータをロジック部８１およびインバータ４１〜４３へ出力する。

以上のような各セレクタの選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路が再びスキャンパス１に形成される。フリップフロップ３０〜３３にクロックを３回与えると、フリップフロップ３０〜３３に保持された３ビットのテストデータは、シリアルシフト動作によってＳＯ端子から出力される。したがって、機能ブロック９１から出力された４ビットのデータ処理結果を論理レベルが非反転の状態でＳＯ端子から出力して、機能ブロック９１のテストを行なうことができる。

なお、機能ブロック９１がＲＡＭの場合には、図示しないアドレス信号をＲＡＭへ出力することにより、ＲＡＭの各アドレスについてデータの書き込みおよび読み出しテストを行なうことができる。

また、本実施の形態に係るテスト回路におけるインバータ７０〜７３は、セレクタ１０〜１３およびフリップフロップ３０〜３３の間に配置される構成としたが、これに限定するものではなく、たとえば、フリップフロップ３０〜３３の出力側に配置することができる。

また、図３〜図７に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。この場合、セレクタ６０〜６３が複合ゲート型セレクタ６０ａ〜６３ａの代わりとなり、セレクタ１０〜１３が複合ゲート型セレクタ１０ａ〜１３ａの代わりとなる。

図９は、本発明の第３の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成を示す回路図である。

所定値検出回路１１０ａおよび所定値検出回路１１０ｂは、インバータ７０〜７３とフリップフロップ３０〜３３との間に配置される。

その他の構成および動作は図３に示す所定値検出回路と同様である。したがって、図９に示す所定値検出回路１１０ａおよび所定値検出回路１１０ｂは、図３に示す所定値検出回路と同様に、機能ブロック９１の偶数ビットに対応する回路に故障があるのか、機能ブロック９１の奇数ビットに対応する回路に故障があるのかを判定することができる。

ところで、特許文献１記載のテスト回路では、機能ブロックの出力データを直列シフト経路から取り出して解析する際に、スキャンパスに配置されたインバータを考慮して出力データの解析を行なう必要があった。しかしながら、本実施の形態に係るテスト回路では、機能ブロック９１から出力されたデータ処理結果はインバータ４０〜４３およびインバータ７０〜７３を通過することにより論理レベルが常に非反転の状態でＳＯ端子から出力される。したがって、本実施の形態に係るテスト回路では、機能ブロックの出力データを直列シフト経路から取り出して解析する際に、スキャンパスに配置されたインバータを考慮して出力データの解析を行なう必要がない。

さらに、本実施の形態に係るテスト回路では、第２の実施の形態に係るテスト回路と同様に、所定値検出回路１１０ａ、所定値検出回路１１０ｂ、所定値検出回路１１１ａおよび所定値検出回路１１１ｂによって、機能ブロック９１の偶数ビットに対応する回路に故障があるのか、機能ブロック９１の奇数ビットに対応する回路に故障があるのかを判定することができる。このような構成により、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第４の実施の形態＞
［構成および基本動作］
図１０は、本発明の第４の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第３の実施の形態に係るテスト回路に対して、フリップフロップ３０〜３３の配置を変更した構成である。

セレクタ１０〜１３は、シフトモード信号ＳＭに基づいて、インバータ４０〜４３から受けたデータか、またはロジック部８０から受けたデータを選択し、選択したデータをフリップフロップ３０〜３３へ出力する。

フリップフロップ３０〜３３は、セレクタ１０〜１３から受けたデータを図示しないクロックのタイミングでサンプリングして保持し、保持したデータを機能ブロック９１およびインバータ７０〜７３へ出力する。

インバータ７０〜７２は、フリップフロップ３０〜３２から受けたデータの論理レベルを反転させてセレクタ１１〜１３へ出力する。

インバータ７３は、フリップフロップ３３から受けたデータの論理レベルを反転させてＳＯ端子から直列シフトアウトデータとして出力する。

各セレクタの行なうデータ選択は第３の実施の形態に係るテスト回路における各セレクタと同様である。

ここで、ＳＩ端子から入力されたテストデータはインバータ４０を通過することにより論理レベルが反転された状態でフリップフロップ３０に保持される。また、フリップフロップ３０〜３２から出力される論理レベルが反転された状態のテストデータはそれぞれインバータ７０〜７２およびインバータ４０〜４３を通過することにより引き続き論理レベルが反転された状態でフリップフロップ３１〜３３に保持される。

フリップフロップ３０〜３２に保持された論理レベルが反転された状態の３ビットのテストデータは、それぞれインバータ７０〜７３を通過することにより論理レベルが非反転の状態となる。そして、インバータ７０〜７３から出力されたデータはセレクタ６１〜６３によって選択されてロジック部８１へ出力される。また、ＳＩ端子から入力されるテストデータの次のビット、すなわち４ビット目のテストデータは、セレクタ６０によって選択されてロジック部８１へ出力される。

セレクタ１０〜１３は、ロジック部８０から受けたデータ処理結果を選択し、選択したデータ処理結果を機能ブロック９１およびフリップフロップ３０〜３３へ出力する。

フリップフロップ３０〜３３にクロックを１回与えると、セレクタ１０〜１３から出力されたデータ処理結果がフリップフロップ３０〜３３に保持される。ここで、フリップフロップ３３に保持されたデータ処理結果は、インバータ７３を通過することにより論理レベルが反転された状態でＳＯ端子からシフトアウトデータとして出力される。

そして、制御信号は、シフトモード信号ＳＭ＝１と設定変更される。
各セレクタの行なうデータ選択は第３の実施の形態に係るテスト回路における各セレクタと同様である。

ここで、フリップフロップ３０〜３２に保持されたデータ処理結果は、それぞれインバータ７０〜７３およびインバータ４１〜４３を通過することにより論理レベルが非反転の状態でフリップフロップ３１〜３３に保持される。したがって、フリップフロップ３１〜３３にクロックを３回与えると、フリップフロップ３０〜３２に保持されたデータ処理結果は、インバータ７３を通過することにより論理レベルが反転された状態でＳＯ端子からシフトアウトデータとして出力される。

また、本実施の形態に係るテスト回路は、インバータ７３を備える構成としたが、これに限定するものではなく、インバータ７３を備えない構成とすることができる。この場合には、ロジック部８０から出力される４ビットのデータ処理結果を、論理レベルが非反転の状態でＳＯ端子から出力して、ロジック部８０のスキャンテストを行なうことができる。

ここで、本実施の形態に係るテスト回路では、ＳＩ端子から入力されるテストデータはインバータ４０を通過することにより論理レベルが反転された状態でフリップフロップ３０に保持される。また、フリップフロップ３０〜３２から出力される論理レベルが反転された状態のテストデータはそれぞれインバータ７０〜７２およびインバータ４１〜４３を通過することにより引き続き論理レベルが反転された状態でフリップフロップ３１〜３３に保持される。

したがって、ＳＩ端子から”１１１１”のパターンの４ビットのテストデータを入力した場合には、フリップフロップ３０〜３３の出力データの論理レベルは”０”となり、”００００”のパターンのデータが機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に入力される。

なお、機能ブロック９１に入力すべきデータがオール”０”またはオール”１”の場合には、ＳＩ端子の論理レベルを”１”または”０”に固定した状態で、フリップフロップ３０〜３３にクロックを与え続けることで、機能ブロック９１に入力されるデータをオール”０”またはオール”１”とすることができ、テスト回路の制御の簡易化を図ることができる。

以上のような各セレクタのデータ選択により、機能ブロック９１のデータ処理結果は、インバータ４０〜４３を通過することにより論理レベルが反転された状態でセレクタ１０〜１３から出力される。そして、フリップフロップ３０〜３３にクロックを１回与えると、セレクタ１０〜１３から出力されたデータがフリップフロップ３０〜３３に保持されるとともに、新たなテストデータとして機能ブロック９１に入力される。ここで、機能ブロック９１がＲＡＭの場合には、特定のアドレスに対して論理レベルの反転したデータを交互に書き込み、かつ読み出すテストを行なうことができる。たとえば、機能ブロック９１から読み出されたデータ処理結果が”００００”のパターンの場合には、次のクロックサイクルでは”１１１１”のパターンのデータを機能ブロック９１に書き込むことができる。

次に、テストモード信号ＴＥＳＴ２＝１と設定変更される。
各セレクタの行なうデータ選択は第３の実施の形態に係るテスト回路における各セレクタと同様である。

以上のような各セレクタの選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路が再びスキャンパス１に形成される。

ここで、フリップフロップ３０〜３３にクロックを１回与えると、フリップフロップ３０〜３２から出力されるデータ処理結果はそれぞれインバータ７０〜７２およびインバータ４１〜４３を通過することにより論理レベルが非反転の状態でフリップフロップ３１〜３３に保持される。そして、フリップフロップ３３に保持されたデータ処理結果は、インバータ７３を通過することにより論理レベルが非反転の状態でＳＯ端子からシフトアウトデータとして出力される。

したがって、機能ブロック９１から出力された４ビットのデータ処理結果を論理レベルが非反転の状態でＳＯ端子から出力して、機能ブロック９１のテストを行なうことができる。

また、第３の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。

以上より、本実施の形態に係るテスト回路では、第３の実施の形態に係るテスト回路と同様に、機能ブロック９１から出力されたデータ処理結果はインバータ４０〜４３およびインバータ７０〜７３を通過することにより論理レベルが常に非反転の状態でＳＯ端子から出力されるため、機能ブロックの出力データを直列シフト経路から取り出して解析する際に、スキャンパスに配置されたインバータを考慮して出力データの解析を行なう必要がない。

さらに、本実施の形態に係るテスト回路では、第３の実施の形態に係るテスト回路と同様に、所定値検出回路１１０ａ、所定値検出回路１１０ｂ、所定値検出回路１１１ａおよび所定値検出回路１１１ｂによって、機能ブロック９１の偶数ビットに対応する回路に故障があるのか、機能ブロック９１の奇数ビットに対応する回路に故障があるのかを判定することができる。このような構成により、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第５の実施の形態＞
［構成および基本動作］
図１１は、本発明の第５の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第３の実施の形態に係るテスト回路に対して、フリップフロップ３０〜３３の配置を変更し、かつ、フリップフロップ３４を追加した構成である。

セレクタ６０は、テストモード信号ＴＥＳＴ２に基づいて、ＳＩ端子に入力される外部からのデータか、または機能ブロック９１から受けたデータを選択し、選択したデータをフリップフロップ３０へ出力する。

セレクタ６１〜６３は、テストモード信号ＴＥＳＴ２に基づいて、インバータ７０〜７２から受けたデータか、または機能ブロック９１から受けたデータを選択し、選択したデータをフリップフロップ３１〜３３へ出力する。

フリップフロップ３０〜３３は、セレクタ６０〜６３から受けたデータを図示しないクロックのタイミングでサンプリングして保持し、保持したデータをロジック部８１およびインバータ４０〜４３へ出力する。

インバータ７０〜７２は、セレクタ１０〜１２から受けたデータの論理レベルを反転させてセレクタ６１〜６３へ出力する。

インバータ７３は、セレクタ１３から受けたデータの論理レベルを反転させてフリップフロップ３４へ出力する。

フリップフロップ３４は、インバータ７３から受けたデータを図示しないクロックのタイミングでサンプリングして保持し、保持したデータをＳＯ端子から直列シフトアウトデータとして出力する。

以上より、ロジック部８０から出力される４ビットのパラレルデータがセレクタ１０〜１３によって選択されて機能ブロック９１の入力端子ＤＩ０〜ＤＩ３に入力される。そして、機能ブロック９１の出力端子ＤＯ０〜ＤＯ３から出力されるデータがセレクタ６０〜６３によって選択されてフリップフロップ３０〜３３へ出力される。

そして、フリップフロップ３０〜３３にクロックを１回与えると、セレクタ６０〜６３から出力された４ビットのデータがフリップフロップ３０〜３３に保持されるとともにロジック部８１へ出力される。すなわち、フリップフロップ３０〜３３は機能ブロック９１の出力レジスタとして動作する。

したがって、通常動作時においては、機能ブロック９１およびフリップフロップ３０〜３３がロジック部８０およびロジック部８１の間に挿入された状態となる。すなわち、ロジック部８０から出力されたパラレルデータが機能ブロック９１に入力され、機能ブロック９１がパラレルデータに所定のデータ処理を行ない、機能ブロック９１から出力されたデータ処理結果がフリップフロップ３０〜３３に保持されるとともにロジック部８１へ出力される。

ここで、フリップフロップ３０〜３２から出力されるテストデータはそれぞれインバータ４０〜４２およびインバータ７０〜７２を通過することにより論理レベルが非反転の状態でフリップフロップ３１〜３３に保持され、ロジック部８１へ出力される。また、ＳＩ端子から入力されるテストデータの次のビット、すなわち４ビット目のテストデータは、セレクタ６０によって選択されてフリップフロップ３０へ出力され、フリップフロップ３０で保持されるとともにロジック部８１へ出力される。

セレクタ６１〜６３は、インバータ７０〜７２から受けたデータを選択し、選択したデータをフリップフロップ３１〜３３へ出力する。

フリップフロップ３１〜３４にクロックを１回与えると、セレクタ６１〜６３およびインバータ７３から出力された論理レベルが反転された状態のデータ処理結果がフリップフロップ３１〜３４に保持される。ここで、フリップフロップ３４に保持されたデータ処理結果は、論理レベルが反転された状態でＳＯ端子からシフトアウトデータとして出力される。

そして、制御信号は、シフトモード信号ＳＭ＝１と設定変更される。
各セレクタの行なうデータ選択は第３の実施の形態に係るテスト回路における各複合ゲート型セレクタと同様である。

ここで、フリップフロップ３１〜３３に保持された論理レベルが反転された状態のデータ処理結果は、それぞれインバータ４１〜４３およびインバータ７１〜７３を通過することにより引き続き論理レベルが反転された状態でフリップフロップ３２〜３４に保持される。したがって、フリップフロップ３１〜３４にクロックを３回与えると、フリップフロップ３１〜３３に保持されたデータ処理結果は、論理レベルが反転された状態でＳＯ端子からシフトアウトデータとして出力される。

以上のような各セレクタのデータ選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路がスキャンパス１に形成される。したがって、フリップフロップ３０〜３３にクロックを４回与えると、ＳＩ端子から入力される４ビットのテストデータがシリアルシフト動作によりフリップフロップ３０〜３３にそれぞれ保持される。フリップフロップ３０〜３３に保持された４ビットのテストデータは、それぞれセレクタ１０〜１３およびセレクタ６１〜６３によって選択されて機能ブロック９１の入力端子ＤＩ０〜ＤＩ３に入力される。

ここで、本実施の形態に係るテスト回路では、ＳＩ端子から入力されるテストデータは論理レベルが非反転の状態でフリップフロップ３０に保持される。また、フリップフロップ３１〜３３から出力されるテストデータはそれぞれインバータ４０〜４２およびインバータ７０〜７２を通過することにより論理レベルが非反転の状態でフリップフロップ３１〜３３に保持される。

したがって、ＳＩ端子から”１１１１”のパターンの４ビットのテストデータを入力した場合には、フリップフロップ３０〜３３の出力データの論理レベルは”１”となる。そうすると、フリップフロップ３０〜３３の出力データがインバータ４０〜４３を通過することによって、”００００”のパターンのデータが機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に入力される。

したがって、機能ブロック９１のデータ処理結果は、インバータ４０〜４３を通過することにより論理レベルが反転された状態で新たなテストデータとして機能ブロック９１に入力される。なお、機能ブロック９１がＲＡＭの場合には、特定のアドレスに対して論理レベルの反転したデータを交互に書き込み、かつ読み出すテストを行なうことができる。たとえば、機能ブロック９１から読み出されたデータ処理結果が”００００”のパターンの場合には、次のクロックサイクルでは”１１１１”のパターンのデータを機能ブロック９１に書き込むことができる。

次に、フリップフロップ３０〜３４にクロックを１回与えると、機能ブロック９１から出力されたデータ処理結果はインバータ４０〜４３およびインバータ７０〜７３を通過することにより論理レベルが非反転の状態でフリップフロップ３１〜３４に保持される。ここで、フリップフロップ３４に保持されたデータは、ＳＯ端子からシフトアウトデータとして出力される。

以上のような各セレクタの選択により、ＳＩ端子〜ＳＯ端子間の直列シフト経路が再びスキャンパス１に形成される。フリップフロップ３０〜３４にクロックを３回与えると、フリップフロップ３０〜３３に保持された３ビットのテストデータは、シリアルシフト動作によってＳＯ端子から出力される。したがって、機能ブロック９１から出力された４ビットのデータ処理結果を論理レベルが非反転の状態でＳＯ端子から出力して、機能ブロック９１のテストを行なうことができる。

さらに、本実施の形態に係るテスト回路では、第３の実施の形態に係るテスト回路と同様に、所定値検出回路１１０ａ、所定値検出回路１１０ｂ、所定値検出回路１１１ａおよび所定値検出回路１１１ｂによって、機能ブロック９１の偶数ビットに対応する回路に故障があるのか、機能ブロック９１の奇数ビットに対応する回路に故障があるのかを判定することができる。このような構成により、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３４にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第６の実施の形態＞
本実施の形態は、図１に示す第１の実施の形態に係るテスト回路および図８に示す第３の実施の形態に係るテスト回路を組み合わせたテスト回路に関する。

図１２は、本発明の第６の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第１の実施の形態に係るテスト回路に対して、スキャンパス１がさらにインバータ７０〜７３を備える。

本実施の形態に係るテスト回路は、第１の実施の形態に係るテスト回路と同様に、各制御信号をテストモード信号ＴＥＳＴ２Ａ＝０、テストモード信号ＴＥＳＴ２Ｂ＝０およびシフトモード信号ＳＭＢ＝０と設定することにより、機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に、それぞれ”ＳＭＡＡ、ＳＭＡＢ、ＳＭＡＡ、ＳＭＡＢ”の値が伝わる。したがって、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。

また、本実施の形態に係るテスト回路では、機能ブロック９１から出力されたデータ処理結果はインバータ４０〜４３およびインバータ７０〜７３を通過することにより論理レベルが常に非反転の状態でＳＯ端子から出力される。したがって、本実施の形態に係るテスト回路では、機能ブロックの出力データを直列シフト経路から取り出して解析する際に、スキャンパスに配置されたインバータを考慮して出力データの解析を行なう必要がない。

さらに、第３の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。したがって、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第７の実施の形態＞
図１３は、本発明の第７の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第６の実施の形態に係るテスト回路に対して、スキャンパス１が、複合ゲート型セレクタ１０ａ〜１３ａの代わりに反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂを備え、また、インバータ７０〜７３の代わりにインバータ７０ａ〜７３ａを備える。

本実施の形態に係るテスト回路は、第６の実施の形態に係るテスト回路と同様に、各制御信号をテストモード信号ＴＥＳＴ２Ａ＝０、テストモード信号ＴＥＳＴ２Ｂ＝０およびシフトモード信号ＳＭＢ＝０と設定することにより、機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に、それぞれ”ＳＭＡＡ、ＳＭＡＢ、ＳＭＡＡ、ＳＭＡＢ”の値が伝わる。したがって、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。

また、本実施の形態に係るテスト回路では、機能ブロック９１から出力されたデータ処理結果はインバータ４０〜４３および反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂを通過することにより論理レベルが常に非反転の状態でＳＯ端子から出力される。したがって、本実施の形態に係るテスト回路では、機能ブロックの出力データを直列シフト経路から取り出して解析する際に、スキャンパスに配置されたインバータを考慮して出力データの解析を行なう必要がない。

さらに、第６の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。この場合、反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂが複合ゲート型セレクタ１０ａ〜１３ａの代わりとなり、また、インバータ７０ａ〜７３ａがインバータ７０〜７３の代わりとなる。したがって、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第８の実施の形態＞
図１４は、本発明の第８の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第７の実施の形態に係るテスト回路に対して、スキャンパス１が、複合ゲート型セレクタ６０ａ〜６３ａの代わりに反転出力型複合ゲート型セレクタ６０ｂ〜６３ｂを備え、また、インバータ４０〜４３の代わりにインバータ４０ａ〜４３ａを備える。

本実施の形態に係るテスト回路は、第７の実施の形態に係るテスト回路と同様に、各制御信号をテストモード信号ＴＥＳＴ２Ａ＝０、テストモード信号ＴＥＳＴ２Ｂ＝０およびシフトモード信号ＳＭＢ＝０と設定することにより、機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に、それぞれ”ＳＭＡＡ、ＳＭＡＢ、ＳＭＡＡ、ＳＭＡＢ”の値が伝わる。したがって、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。

また、本実施の形態に係るテスト回路では、機能ブロック９１から出力されたデータ処理結果は反転出力型複合ゲート型セレクタ６０ｂ〜６３ｂおよび反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂを通過することにより論理レベルが常に非反転の状態でＳＯ端子から出力される。したがって、本実施の形態に係るテスト回路では、機能ブロックの出力データを直列シフト経路から取り出して解析する際に、スキャンパスに配置されたインバータを考慮して出力データの解析を行なう必要がない。

さらに、第７の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。この場合、反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂが複合ゲート型セレクタ１０ａ〜１３ａの代わりとなり、インバータ７０ａ〜７３ａがインバータ７０〜７３の代わりとなり、反転出力型複合ゲート型セレクタ６０ｂ〜６３ｂが複合ゲート型セレクタ６０ａ〜６３ａの代わりとなり、インバータ４０ａ〜４３ａがインバータ４０〜４３の代わりとなる。したがって、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第９の実施の形態＞
本実施の形態は、図１に示す第１の実施の形態に係るテスト回路および図１０に示す第４の実施の形態に係るテスト回路を組み合わせたテスト回路に関する。

図１５は、本発明の第９の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第４の実施の形態に係るテスト回路に対して、スキャンパス１がセレクタ１０〜１３およびセレクタ６０〜６３の代わりに複合ゲート型セレクタ１０ａ〜１３ａおよび複合ゲート型セレクタ６０ａ〜６３ａを含む。

さらに、第４の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。したがって、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第１０の実施の形態＞
図１６は、本発明の第１０の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第９の実施の形態に係るテスト回路に対して、スキャンパス１が、複合ゲート型セレクタ１０ａ〜１３ａの代わりに反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂを備え、また、インバータ７０〜７３の代わりにインバータ７０ａ〜７３ａを備える。

本実施の形態に係るテスト回路は、第９の実施の形態に係るテスト回路と同様に、各制御信号をテストモード信号ＴＥＳＴ２Ａ＝０、テストモード信号ＴＥＳＴ２Ｂ＝０およびシフトモード信号ＳＭＢ＝０と設定することにより、機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に、それぞれ”ＳＭＡＡ、ＳＭＡＢ、ＳＭＡＡ、ＳＭＡＢ”の値が伝わる。したがって、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。

さらに、第９の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。この場合、反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂが複合ゲート型セレクタ１０ａ〜１３ａの代わりとなり、また、インバータ７０ａ〜７３ａがインバータ７０〜７３の代わりとなる。したがって、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第１１の実施の形態＞
図１７は、本発明の第１１の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第１０の実施の形態に係るテスト回路に対して、スキャンパス１が、複合ゲート型セレクタ６０ａ〜６３ａの代わりに反転出力型複合ゲート型セレクタ６０ｂ〜６３ｂを備え、また、インバータ４０〜４３の代わりにインバータ４０ａ〜４３ａを備える。

本実施の形態に係るテスト回路は、第１０の実施の形態に係るテスト回路と同様に、各制御信号をテストモード信号ＴＥＳＴ２Ａ＝０、テストモード信号ＴＥＳＴ２Ｂ＝０およびシフトモード信号ＳＭＢ＝０と設定することにより、機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に、それぞれ”ＳＭＡＡ、ＳＭＡＢ、ＳＭＡＡ、ＳＭＡＢ”の値が伝わる。したがって、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。

さらに、第１０の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。この場合、反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂが複合ゲート型セレクタ１０ａ〜１３ａの代わりとなり、インバータ７０ａ〜７３ａがインバータ７０〜７３の代わりとなり、反転出力型複合ゲート型セレクタ６０ｂ〜６３ｂが複合ゲート型セレクタ６０ａ〜６３ａの代わりとなり、インバータ４０ａ〜４３ａがインバータ４０〜４３の代わりとなる。したがって、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第１２の実施の形態＞
本実施の形態は、図１に示す第１の実施の形態に係るテスト回路および図１１に示す第５の実施の形態に係るテスト回路を組み合わせたテスト回路に関する。

図１８は、本発明の第１２の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第５の実施の形態に係るテスト回路に対して、スキャンパス１がセレクタ１０〜１３およびセレクタ６０〜６３の代わりに複合ゲート型セレクタ１０ａ〜１３ａおよび複合ゲート型セレクタ６０ａ〜６３ａを含む。

さらに、第５の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。したがって、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第１３の実施の形態＞
図１９は、本発明の第１３の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第１２の実施の形態に係るテスト回路に対して、スキャンパス１が、複合ゲート型セレクタ１０ａ〜１３ａの代わりに反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂを備え、また、インバータ７０〜７３の代わりにインバータ７０ａ〜７３ａを備える。

本実施の形態に係るテスト回路は、第１２の実施の形態に係るテスト回路と同様に、各制御信号をテストモード信号ＴＥＳＴ２Ａ＝０、テストモード信号ＴＥＳＴ２Ｂ＝０およびシフトモード信号ＳＭＢ＝０と設定することにより、機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に、それぞれ”ＳＭＡＡ、ＳＭＡＢ、ＳＭＡＡ、ＳＭＡＢ”の値が伝わる。したがって、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。

さらに、第１２の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。この場合、反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂが複合ゲート型セレクタ１０ａ〜１３ａの代わりとなり、また、インバータ７０ａ〜７３ａがインバータ７０〜７３の代わりとなる。したがって、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第１４の実施の形態＞
図２０は、本発明の第１４の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第１３の実施の形態に係るテスト回路に対して、スキャンパス１が、複合ゲート型セレクタ６０ａ〜６３ａの代わりに反転出力型複合ゲート型セレクタ６０ｂ〜６３ｂを備え、また、インバータ４０〜４３の代わりにインバータ４０ａ〜４３ａを備える。

本実施の形態に係るテスト回路は、第１３の実施の形態に係るテスト回路と同様に、各制御信号をテストモード信号ＴＥＳＴ２Ａ＝０、テストモード信号ＴＥＳＴ２Ｂ＝０およびシフトモード信号ＳＭＢ＝０と設定することにより、機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に、それぞれ”ＳＭＡＡ、ＳＭＡＢ、ＳＭＡＡ、ＳＭＡＢ”の値が伝わる。したがって、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。

さらに、第１３の実施の形態に係るテスト回路と同様に、図３〜図７および図９に示す所定値検出回路を本実施の形態に係るテスト回路に追加する構成とすることができる。この場合、反転出力型複合ゲート型セレクタ１０ｂ〜１３ｂが複合ゲート型セレクタ１０ａ〜１３ａの代わりとなり、インバータ７０ａ〜７３ａがインバータ７０〜７３の代わりとなり、反転出力型複合ゲート型セレクタ６０ｂ〜６３ｂが複合ゲート型セレクタ６０ａ〜６３ａの代わりとなり、インバータ４０ａ〜４３ａがインバータ４０〜４３の代わりとなる。したがって、機能ブロック９１から出力される４ビットのデータ処理結果を、フリップフロップ３０〜３３にクロックを与えてＳＯ端子からシフトアウトさせることによってテストを行なう必要がなくなり、テスト回路の制御の簡易化を図ることができる。

＜第１５の実施の形態＞
本実施の形態は、図１に示す第１の実施の形態に係るテスト回路に回路を追加することにより、図８に示す第３の実施の形態に係るテスト回路と同様の効果を奏するテスト回路に関する。

［構成］
図２１は、本発明の第１５の実施の形態に係るテスト回路の構成を示す回路図である。同図を参照して、テスト回路は、第１の実施の形態に係るテスト回路に対して、参照データ生成回路２００と、イクスクルーシブオア回路１５０とを備える。参照データ生成回路２００は、フリップフロップ１６０と、インバータ１７０とを含む。

［動作］
まず、図示しない制御回路は、リセット信号ＲＥＳＥＴをフリップフロップ１６０へ出力する。

フリップフロップ１６０は、リセット信号ＲＥＳＥＴを受けて、出力データＦＬＩＰの論理レベルを”０”とする。

このとき、フリップフロップ１６０は、インバータ１７０を通過することによって論理レベルが反転された状態の出力データＦＬＩＰを受ける。すなわち、論理レベルが”１”のデータをインバータ１７０から受ける。

次に、図示しない制御回路は、フリップフロップ１６０へのリセット制御を解除する、すなわち、フリップフロップ１６０へのリセット信号ＲＥＳＥＴの出力を停止する。また、テスト回路における他のフリップフロップに与えられるクロックと同じクロックがフリップフロップ１６０に与えられる。

フリップフロップ１６０は、図示しない制御回路によるリセット制御が解除されると、インバータ１７０を通過することによって論理レベルが反転された状態の出力データＦＬＩＰをクロックのタイミングでサンプリングして保持し、保持したデータを出力データＦＬＩＰとしてインバータ１７０およびイクスクルーシブオア回路１５０へ出力する。より詳細には、フリップフロップ１６０は、リセット解除後に与えられた１つ目のクロックのタイミングで論理レベル”１”のデータを保持してこれを出力データＦＬＩＰとして出力する。そして、インバータ１７０はフリップフロップ１６０から論理レベル”１”の出力データＦＬＩＰを受けて、論理レベル”０”のデータをフリップフロップ１６０へ出力する。そして、フリップフロップ１６０は、リセット解除後に与えられた２つ目のクロックのタイミングで論理レベル”０”のデータを保持してこれを出力データＦＬＩＰとして出力する。したがって、フリップフロップ１６０に連続してクロックが与えられると、出力データＦＬＩＰは論理レベル”０”および”１”を交互に繰り返す。

イクスクルーシブオア回路１５０は、論理レベル”０”および”１”を交互に繰り返す出力データＦＬＩＰを受けることから、ＳＯ端子から出力されるシフトアウトデータの論理レベルを１つおきに反転した状態のデータをＳＯＦ端子から出力する。

ここで、ＳＯ端子から出力されるシフトアウトデータは、スキャンパス１に配置されたインバータ４０〜４３によって機能ブロック９１の出力データの論理レベルが１つおきに反転された状態のデータである。すなわち、機能ブロック９１の出力端子ＤＯ０から出力されるデータは、インバータ４０〜４３を通過することにより論理レベルが非反転の状態でＳＯ端子から出力される。機能ブロック９１の出力端子ＤＯ１から出力されるデータは、インバータ４１〜４３を通過することにより論理レベルが反転された状態でＳＯ端子から出力される。機能ブロック９１の出力端子ＤＯ２から出力されるデータは、インバータ４２およびインバータ４３を通過することにより論理レベルが非反転の状態でＳＯ端子から出力される。機能ブロック９１の出力端子ＤＯ１から出力されるデータは、インバータ４３を通過することにより論理レベルが反転された状態でＳＯ端子から出力される。

したがって、イクスクルーシブオア回路１５０は、機能ブロック９１の出力データの論理レベルが常に非反転状態または反転状態のデータをＳＯＦ端子から出力することになる。ここで、非反転状態となるかまたは反転状態となるかは、フリップフロップ１６０に対するリセット解除のタイミングおよびＳＯ端子から出力されるシフトアウトデータのタイミングの関係に依存する。

本実施の形態に係るテスト回路では、イクスクルーシブオア回路１５０が、論理レベル”０”および”１”を交互に繰り返す出力データＦＬＩＰを受けることから、機能ブロック９１の出力データの論理レベルが常に非反転状態または反転状態のデータがＳＯＦ端子から出力される。したがって、本実施の形態に係るテスト回路では、機能ブロックの出力データを直列シフト経路から取り出して解析する際に、スキャンパスに配置されたインバータを考慮して出力データの解析を行なう必要がない。

また、本実施の形態に係るテスト回路は、第１の実施の形態に係るテスト回路と同様に、各制御信号をテストモード信号ＴＥＳＴ２Ａ＝０、テストモード信号ＴＥＳＴ２Ｂ＝０およびシフトモード信号ＳＭＢ＝０と設定することにより、機能ブロック９１の入力端子”ＤＩ０、ＤＩ１、ＤＩ２、ＤＩ３”に、それぞれ”ＳＭＡＡ、ＳＭＡＢ、ＳＭＡＡ、ＳＭＡＢ”の値が伝わる。したがって、シフトモード信号ＳＭＡＡおよびシフトモード信号ＳＭＡＢの論理レベルを１クロックサイクルで切り替えることにより、論理レベルがオール”０”のパターンおよびオール”１”のパターンに加えて論理レベルが”０”および”１”の交互パターンを１クロックサイクルで切り替えることができる。

なお、ＳＯ端子から出力されるシフトアウトデータは機能ブロック９１の出力データである場合に限らず、ロジック部８０から出力されるデータ処理結果の場合もあるが、ロジック部８０から出力されるデータ処理結果もスキャンパス１に配置されたインバータ４０〜４３によって論理レベルが１つおきに反転された状態でＳＯ端子から出力される。したがって、本実施の形態に係るテスト回路では、ロジック部８０から出力されるデータ処理結果についても、論理レベルが常に非反転状態または反転状態でＳＯＦ端子から出力させることができる。

さらに、本実施の形態に係るテスト回路では、参照データ生成回路２００が、論理レベル”０”および”１”を交互に繰り返す出力データＦＬＩＰを出力する構成としたが、これに限定するものではない。参照データ生成回路２００が、機能ブロック９１が正常である場合にＳＯ端子から出力されるシフトアウトデータと同一または論理レベルが反転されたデータを生成する構成であれば、イクスクルーシブオア回路１５０は、機能ブロック９１の出力データの論理レベルが常に非反転状態または反転状態のデータをＳＯＦ端子へ出力することができる。

また、本発明の実施の形態に係るテスト回路では、論理レベル”０”および論理レベル”１”に対応する信号レベルは任意である。すなわち、論理レベル”０”を低電位とし、論理レベル”１”を高電位としてもよいし、逆に、論理レベル”０”を高電位とし、論理レベル”１”を低電位としてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第２の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成を示す回路図である。本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成の他の例を示す回路図である。本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成の他の例を示す回路図である。本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成の他の例を示す回路図である。本発明の第２の実施の形態に係るテスト回路に追加される所定値検出回路の構成の他の例を示す回路図である。本発明の第３の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第３の実施の形態に係るテスト回路に追加される所定値検出回路の接続位置および構成を示す回路図である。本発明の第４の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第５の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第６の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第７の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第８の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第９の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第１０の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第１１の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第１２の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第１３の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第１４の実施の形態に係るテスト回路の構成を示す回路図である。本発明の第１５の実施の形態に係るテスト回路の構成を示す回路図である。

符号の説明

１スキャンパス、１０ａ〜１３ａ，６０ａ〜６３ａ複合ゲート型セレクタ、１０〜１３，６０〜６３，１００セレクタ、１０ｂ〜１３ｂ，６０ｂ〜６３ｂ反転出力型複合ゲート型セレクタ、３０〜３３，３４フリップフロップ、４０〜４３，７０〜７３，４０ａ〜４３ａ，７０ａ〜７３ａインバータ、８０，８１ロジック部、９１機能ブロック、１１０ａ，１１１ａ，１１０ｂ，１１１ｂ所定値検出回路、１５０イクスクルーシブオア回路、１６０フリップフロップ、１７０インバータ、２００参照データ生成回路。

Claims

第１のロジック部と、第２のロジック部と、前記第１のロジック部の出力および前記第２のロジック部の入力間に配置される機能ブロックとのうちの少なくともいずれかひとつをテストするテスト回路であって、
テスト対象の回路が出力する並列データの各ビットに対応して配置され、第１のセレクタと、第２のセレクタと、前記第１のセレクタまたは前記第２のセレクタから受けたデータを保持するフリップフロップとを直列に接続した複数の組を備え、
前記各組を直列に接続した直列シフト経路が形成され、
前記第１のセレクタは、前記直列シフト経路における前段の回路から受けたデータ、または前記機能ブロックから出力された前記並列データのうちの対応するビットのデータを選択し、前記選択したデータを前記第２のロジック部および前記直列シフト経路における次段の回路へ出力し、
前記第２のセレクタは、前記直列シフト経路における前段の回路から受けたデータ、または前記第１のロジック部から出力された前記並列データのうちの対応するビットのデータを選択し、前記選択したデータを前記機能ブロックおよび前記直列シフト経路における次段の回路へ出力するか、または、制御信号に基づいて論理レベルが一定のデータを前記機能ブロックへ出力し、
前記複数の組のうちの少なくともいずれか１組に属する前記第２のセレクタは、他の前記組に属する前記第２のセレクタと異なる前記制御信号に基づいて論理レベルが一定のデータを前記機能ブロックへ出力するテスト回路。
第１のロジック部と、第２のロジック部と、前記第１のロジック部の出力および前記第２のロジック部の入力間に配置される機能ブロックとのうちの少なくともいずれかひとつをテストするテスト回路であって、
テスト対象の回路が出力する並列データの各ビットに対応して配置され、第１のセレクタと、第２のセレクタと、前記第１のセレクタまたは前記第２のセレクタから受けたデータを保持するフリップフロップとを直列に接続した複数の組を備え、
前記各組を直列に接続した直列シフト経路が形成され、
前記第１のセレクタは、前記直列シフト経路における前段の回路から受けたデータ、または前記機能ブロックから出力された前記並列データのうちの対応するビットのデータを選択し、前記選択したデータを前記第２のロジック部および前記直列シフト経路における次段の回路へ出力し、
前記第２のセレクタは、前記直列シフト経路における前段の回路から受けたデータ、または前記第１のロジック部から出力された前記並列データのうちの対応するビットのデータを選択し、前記選択したデータを前記機能ブロックおよび前記直列シフト経路における次段の回路へ出力し、
前記テスト回路は、さらに、前記機能ブロックの出力から前記機能ブロックの入力までのループ経路に配置され、入力したデータの論理レベルを反転させて出力する第１のインバータと、
前記第２のセレクタから前記第２のセレクタの次段の前記第１のセレクタまでの経路のうちの前記ループ経路を除く位置に配置され、入力したデータの論理レベルを反転させて出力する第２のインバータとを備えるテスト回路。
第１のロジック部と、第２のロジック部と、前記第１のロジック部の出力および前記第２のロジック部の入力間に配置される機能ブロックとのうちの少なくともいずれかひとつをテストするテスト回路であって、
テスト対象の回路が出力する並列データの各ビットに対応して配置され、第１のセレクタと、第２のセレクタと、前記第１のセレクタまたは前記第２のセレクタから受けたデータを保持するフリップフロップとを直列に接続した複数の組を備え、
前記各組を直列に接続した直列シフト経路が形成され、
前記第１のセレクタは、前記直列シフト経路における前段の回路から受けたデータ、または前記機能ブロックから出力された前記並列データのうちの対応するビットのデータを選択し、前記選択したデータを前記第２のロジック部および前記直列シフト経路における次段の回路へ出力し、
前記第２のセレクタは、前記直列シフト経路における前段の回路から受けたデータ、または前記第１のロジック部から出力された前記並列データのうちの対応するビットのデータを選択し、前記選択したデータを前記機能ブロックおよび前記直列シフト経路における次段の回路へ出力し、
前記テスト回路は、さらに、テスト対象の回路が正常である場合に前記直列シフト経路における最終段の前記組から出力されるデータと同一または前記データの論理レベルが反転された参照データを生成する参照データ生成回路と、
前記参照データおよび前記最終段の組から出力されるデータを入力するイクスクルーシブオア回路とを備えるテスト回路。
前記機能ブロックはＲＡＭである請求項１〜３記載のテスト回路。