FR2712987A1 - Procédé et circuit de test de circuits intégrés. - Google Patents
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Abstract
Un circuit de mise en forme de salve pour un équipement de test automatique comprend un multiplexeur de valeurs de comptage (32), un multiplexeur d'horloge (30), un registre "avance/retard" (34) pour accoupler sélectivement les deux multiplexeurs, un bloc d'adaptation (36) pour transmettre sélectivement le signal de sortie du multiplexeur de valeurs de comptage, un vernier (38) destiné à recevoir le signal de sortie du bloc d'adaptation (36) et un modulateur d'impulsions (44) destiné à transmettre sélectivement le signal de sortie du vernier (38).
Description
PROCEDE ET CIRCUIT DE TEST DE CIRCUITS INTEGRES
Cette invention concerne le test de circuits intégrés (ou "CI"), et elle concerne en particulier le test automatique de circuits intégrés à très haut niveau
d'intégration (ou "VLSI").
On sait fabriquer dans l'art antérieur un équipement de test automatique (ou "ETA") pour évaluer des puces à très haut niveau d'intégration, en appliquant des salves de signaux électriques à certaines bornes et en comparant des signaux de sortie résultants sur des bornes
avec des références sélectionnées.
On connait également l'utilisation de puces à l'arséniure de gallium pour des circuits analogiques utilisés dans des équipements de test automatiques (par
exemple dans des circuits d'attaque et des comparateurs).
On sait réaliser, avec la technologie du silicium, un positionnement de fronts d'attaque, en
faisant varier le retard qui est produit dans des généra-
teurs de synchronisation particuliers, d'une période à une
autre dans une salve.
On connaît en outre, dans la technologie anté-
rieure employant le silicium, la technique consistant à affiner des retards qui sont produits par des générateurs de synchronisation, au moyen de verniers ayant une précision accrue grâce à des circuits intégrés complexes
et coûteux, comprenant quelquefois des circuits de correc-
tion supplémentaires.
On connaît en outre dans le domaine des équipe-
ments de test automatiques utilisant la technologie du
silicium, la réalisation de circuits d'étalonnage perfec-
tionnés internes à un circuit intégré, permettant de faire en sorte qu'un retard de front désiré sur la borne du dispositif sous test réagisse de manière linéaire et
directe à un ordre donné par l'ordinateur, avec une condi-
tion de linéarité semblable pour chaque canal.
Enfin, on connaît dans le domaine des équipe-
ments de test automatiques utilisant la technologie du
silicium, la formation de fronts sur des bornes de dispo-
sitif sous test avec des retards sélectionnés d'une longueur supérieure à une période, par l'utilisation de générateurs de synchronisation supplémentaires (par
exemple du type "pair/impair").
On a découvert que l'on pouvait procurer des
équipements et des procédés de test automatiques perfec-
tionnés en formant et en comparant des salves de configu-
rations de manière numérique, dans des circuits intégrés à
l'arséniure de gallium.
Selon un autre aspect de l'invention, l'obten-
tion d'une forme d'onde de salve désirée sur la borne d'un
dispositif sous test est facilitée en chargeant effecti-
vement dans des générateurs de synchronisation, entre des
salves, un ensemble de formes d'onde de période consti-
tuant une palette à partir de laquelle on peut construire par un choix successif les formes d'onde de circuit d'attaque et de comparateur des bornes du dispositif sous test, chaque forme d'onde d'attaque de période comprenant un nombre prédéterminé (y compris zéro) de fronts montants ou descendants, tout front particulier de ce type dans une forme d'onde d'attaque de période particulière quelconque étant fourni par les générateurs de synchronisation, et chaque forme d'onde de comparateur de période comprenant des niveaux de tension à comparer et des fronts qui sont
transmis par les générateurs de synchronisation, les géné-
rateurs de synchronisation ne pouvant être réglés qu'entre des salves, et la sélection de formes d'onde de palette désirées étant effectuée pour chaque période par une
mémoire de configurations.
Selon un autre aspect, une palette peut compren-
dre plusieurs ensembles, chacun d'eux comprenant un
ordinateur/registre programmable qui coopèrent, un multi-
plexeur et un modulateur d'impulsions, les trois fonction-
nant à la manière d'un ensemble pour commander une
activité de formation d'onde sélectionnée dans le modula-
teur d'impulsions, ou à la manière d'un groupe ou d'une
multiplicité de tels ensembles.
Selon un autre aspect, on a trouvé que par l'utilisation directe d'un logiciel dans le traitement de réglages de retard programmés, on pouvait retarder un
front de forme d'onde sélectionné, d'une durée correspon-
dant sélectivement à la somme d'un nombre prédéterminé de
cycles d'horloge, plus un nombre prédéterminé de demi-
cycles d'horloge, plus une durée donnée de vernier prédé-
terminée, inférieure à un demi-cycle d'horloge, sans l'inclusion de circuits complexes et coûteux dans le circuit intégré; et que le retard peut être augmenté en incluant un nombre prédéterminé de périodes, chacune
d'elles comprenant un nombre prédéterminé de cycles d'hor-
loge, sans l'utilisation de générateurs de synchronisation
supplémentaires.
Selon un autre aspect, on procure sélectivement une multiplicité de générateurs de synchronisation, avec pour chacun d'eux une ou plusieurs connexions avec un registre de validation de synchronisation, pour fournir
des signaux qui permettent le déclenchement d'un généra-
teur de synchronisation particulier par l'intermédiaire du modulateur d'impulsions ou non, ou qui exercent une action prioritaire vis-à-vis du générateur de synchronisation, de façon que le générateur particulier puisse être utilisé dans la partie de comparateur du circuit global. Selon un autre aspect, l'invention compense des effets de retard variables dans l'arséniure de gallium, qui sont dûs à un rapport cyclique (proportion, exprimée en temps, entre la largeur de la partie active de l'onde et la largeur de la période) et une fréquence variables, en maintenant des verniers en fonctionnement permanent, y
compris entre des salves, et avec l'introduction de don-
nées de palette dans un modulateur d'impulsions à la suite d'un vernier (au lieu par exemple d'un bloc d'adaptation en amont d'un vernier); en raccourcissant des retards, dans la mesure o ceci est possible en pratique; et en
utilisant un logiciel pour traiter des retards de pré-&adap-
tation (par l'intermédiaire del'horloge) et de post-adapta-
tion (par l'intermédiaire de verniers), de façon à mini-
miser l'erreur de retard restante.
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la
description qui va suivre d'un mode de réalisation
préféré, donné à titre d'exemple non limitatif. La suite
de la description se réfère aux dessins annexés dans
lesquels: La figure 1 est un schéma synoptique montrant la relation entre les principaux sous-ensembles du mode de
réalisation préféré.
Les figures 2, 3 et 4 sont des schémas synopti-
ques d'une première, d'une seconde et d'une troisième parties d'une puce de circuit intégré à l'arséniure de
gallium qui met en oeuvre l'invention.
La figure 5 est un schéma de circuit d'une
partie du générateur de format d'attaque qui est repré-
senté sur la figure 4.
La figure 6 est un schéma de l'un des circuits
de données dans le circuit de palette de la figure 3.
La figure 7 est un schéma de circuit d'une partie du circuit de retard en cascade représenté sur la
figure 3.
Les figures 8 et 9 sont des schémas de circuit de parties du générateur de format de comparateur et mémoire
de capture de défautaqui est représenté sur la figure 4.
La figure 10 est une illustration abstraite, orientée vers l'utilisateur, d'un circuit de palette
conforme à l'invention et de sa trace d'attaque résul-
tante. Les figures 11(a) à 11(d) sont respectivement des représentations illustrant des déclenchements de guidage de synchronisation, un diagramme de configuration
de circuit de palette, un diagramme de registre de valida-
tion de synchronisation, et une trace d'attaque, et il en est de même pour les figures 13(a) à 13(d), 14(a) à 14(d)
et 15(a) à 15(d).
La figure 12 est un schéma de circuit du vernier
de l'invention.
La figure 16 est un organigramme relatif au
retard de front.
Structure
Dans le mode de réalisation préféré, les cir-
cuits intégrés à tester sont connectés électriquement à des broches et ils sont montés dans des boîtiers, et on
les appelle souvent globalement des dispositifs sous test.
Comme représenté sur la figure 1, un dispositif sous test 10 comportant 512 broches est reçu dans une carte d'interface de dispositif 12, qui comporte 512 réceptacles disposés et dimensionnés de façon à s'adapter aux broches du dispositif sous test. Un fond de panier 16 est connecté électriquement à la carte d'interface de dispositif par l'intermédiaire de 64 cartes de canal (ou "CC") 14, et le fond de panier est également connecté
électriquement à un ordinateur 18.
L'ordinateur 18 comprend évidemment deux types de logiciels: un logiciel générique qui est utilisé avec plus d'un modèle de dispositif sous test, et un logiciel
spécifique qui concerne le modèle particulier du disposi-
tif sous test qui est testé. Dans le mode de réalisation préféré, les deux types de logiciels sont établis pour chaque modèle séparé de dispositif sous test, sous la
forme de deux parties d'un seul disque magnétique.
Le fond de panier porte une horloge 20 du type à boucle d'asservissement de phase, avec un rapport de division permettant de la programmer pour fournir un signal de sortie prédéterminé à une fréquence dont la plage de 200 à 300 mégahertz (une plage qui est établie de façon à permettre un certain réglage supplémentaire du retard de front de forme d'onde, si on le désire); et dans le fonctionnement du mode de réalisation préféré qui est décrit, cette horloge est réglée pour fonctionner à 250 mégahertz. Un circuit intégré de génération de salve, à l'arséniure de gallium, ou puce de génération de salve et
d'évaluation de conséquence (ou en abrégé puce de géné-
ration de salve") 160, sur les figures 1 et 2-4, est affectée en propre à chaque broche dans le dispositif sous test (c'est-à-dire, également, à chacun des canaux ou tranches correspondants de l'appareil de test). La puce de
génération de salve 160 est conçue en utilisant la techni-
que de conception de cellules de type standard, et la logique à transistors à effet de champ à couplage direct (ou DCFL). Cette puce de salve mesure cinq millimètres sur huit millimètres, et elle a une dissipation de puissance de cinq watts seulement. Chaque puce de génération de salve est montée dans un boîtier plat en céramique à quatre rangées de broches et 164 broches, en compagnie de sept autres, chaque puce se trouvant sous un radiateur thermique et sur une carte de circuit de canal à 10 couches, utilisant en combinaison la technologie des trous traversants et la technologie du montage en surface (ceci n'est pas représenté). (Les figures 2, 3 et 4 forment
conjointement un schéma synoptique d'une puce de généra-
tion de salve 160 (ou 160a, 160b, 160c) conforme à l'invention, à l'exception du fait qu'un seul des huits
générateurs de synchronisation (qui sont expliqués ci-
après en détail) dans chaque puce de génération de salve est représenté (sur la figure 3), tandis que d'autres sont désignés par exemple par T3 ou T8. (L'ordinateur 18 est connecté à un bus (non représenté) pour interagir avec divers composants de cette puce de génération de salves, comme on le verra.) Chaque carte de canal porte huit puces de génération de salve 160 (par exemple les puces de
génération de salves 64(a-h)).
L'horloge ou oscillateur 20. qui fonctionne à partir de l'instant auquel on appuie sur le bouton d'alimentation, attaque le circuit de conditionnement d'horloge 22 (figure 2) qui transmet le signal d'horloge au compteur de période 23 qui, à la valeur de comptage qui
est prépositionnée dans le registre de période 24, appli-
que à son tour au circuit de conditionnement d'horloge 22 un signal de "début de période" (signal BOP). (Un tel signal est également appliqué en alternance à tous les canaux simultanément, sur le premier front montant au moment du déclenchement d'un "Test" (comme on l'envisagera ci-après): un détecteur de transitions connecté selon une fonction OU câblée, ordonne à tous les canaux de restaurer
l'horloge à zéro et il émet une impulsion BOP sur l'impul-
sion d'horloge suivante lorsque le registre de période 24 arrive à la fin d'une séquence de comptage ou lorsqu'un "Test" est commence.) Le circuit de conditionnement
d'horloge 22 transmet le signal BOP à la fois à un comp-
teur "avance" 26, qui travaille sur la forme d'onde de l'oscillateur 20, et à un compteur 'retard" 28 qui travaille sur la forme d'onde de l'oscillateur 20 inversée dans le circuit de conditionnement d'horloge 22, pour retarder le front avant de la forme d'onde de 180 dans le temps. Chaque puce de génération de salve contient huit générateurs de synchronisation 160b (l'un d'eux est représenté sur la figure 3), ayant chacun un multiplexeur d'horloge 30 et un multiplexeur de signal de comptage 32 associés par paires (c'est-à-dire une paire par générateur de synchronisation), chaque paire (un multiplexeur de signal de comptage et un multiplexeur d'horloge) étant accouplée à son propre registre parmi huit registres "avance/retard' 34, de façon qu'un réglage 'avance" ou "retard" donné à chaque registre par l'ordinateur fasse passer chaque paire de multiplexeurs accouplés 30, 32 dans la condition "avance' (en comparaison avec le réglage
"retard") ou dans la condition "retard".
Chaque puce de génération de salve 160 comprend également huit éléments d'adaptation 36, huit verniers 38 (comprenant chacun un vernier grossier et un vernier fin auxquels sont respectivement associés un registre grossier
40 et un registre fin 42), et huit modulateurs d'impul-
sions 44, ainsi que huit ciruits de palette 46; et huit premiers circuits de retard en cascade 48 et quatre
seconds circuits de retard en cascade 50 (dans les généra-
teurs de synchronisation 5-8), accouplés avec huit regis-
tres de circuit de retard en cascade 52.
D'autres caractéristiques de structure pourront commodément être envisagées en relation avec l'explication
du fonctionnement du mode de réalisation préféré.
Fonctionnement L'ordinateur charge automatiquement la mémoire de configurations,ce qui est une opération qui demande environ dix minutes. Pendant ce temps, l'ordinateur programme également tous les registres, il remet à zéro la mémoire de capture de défaut (en effaçant ce qui a pu être placé dans cette mémoire par un test précédent quelcon-
que), il place dans la mémoire de configurationsla premiè-
re adresse à utiliser dans la première salve, et il place les niveaux désirés dans le circuit d'attaque, le double comparateur et les charges I; l'ordinateur est connecté à
tous ces éléments par un bus, non représenté.
A partir de l'instant auquel l'opérateur appuie sur le bouton d'alimentation, et dans le fonctionnement décrit ci-après, l'horloge fournit un signal de sortie à
250 mégahertz.
Le signal de sortie d'horloge décrit ci-dessus est distribué et amplifié dans divers étages et il est introduit dans le circuit de conditionnement d'horloge 22, dans lequel il est amplifié (amplification en puissance) pour être appliqué à chacune de trois lignes de sortie 60, 62, 64, et il est également retardé de 180 (pour donner
une "horloge en retard") dans l'une des trois lignes.
L'une des lignes de sortie d'horloge (60) équipée d'un amplificateur simple, est dirigée à partir du circuit de conditionnement d'horloge vers le compteur de période 23, recevant également à partir du registre de période 24 la valeur de comptage de nombre de cycles qui est choisie (et introduite, comme indiqué précédemment, dans le registre de période 24 par l'ordinateur 18) pour
la "période" (nombre entier de cycles de 360 de l'oscil-
lateur 20, portant la désignation "cycle"), à utiliser dans la synchronisation. Lorsque le compteur de période 23 compte jusqu'au nombre de cycles qui est fixé dans le registre de période, ce compteur de période produit une impulsion avec un front avant montant (une impulsion de début de période, ou "BOP"), il remet à zéro le compteur de période, et il renvoie cette impulsion BOP vers le
circuit de conditionnement d'horloge sur la ligne 66.
L'impulsion BOP (qui est en réalité un cycle d'horloge transmis sélectivement par le registre de période) est ensuite transformée dans le circuit de condi-
tionnement d'horloge en deux impulsions de sortie (respec-
tivement sur les lignes 68 et 70), avec l'une d'elles synchronisée sur chacune des horloges (l'une sur l'horloge en avance et l'autre sur l'horloge en retard, de façon que le front avant de celle qui est synchronisée sur l'horloge en retard ("BOPL") retarde d'un demi-cycle par rapport au front avant de l'autre ("BOPE")). L'impulsion BOPL est en synchronisme avec une impulsion de la ligne de sortie d'horloge en retard 64, tandis que l'impulsion BOPE est en
synchronisme avec l'horloge en avance 62.
Le circuit de conditionnement d'horloge émet également les signaux de sortie d'horloge amplifiés, l'un en avance ("OSC E"), comme indiqué, et l'autre en retard
("OSC L"), respectivement sur les lignes 62 et 64.
On peut noter que la ligne de puce de génération de salve à neuf fils, 300, sort du compteur "avance" 26 et entre dans le multiplexeur de comptage 32, la ligne à neuf fils 302 sort du compteur "retard" 28 et entre dans le multiplexeur de comptage 32, la ligne OSC E 62 sort du circuit de conditionnement d'horloge 22 pour entrer dans le multiplexeur d'horloge 30, la ligne OSC L 64 sort du circuit de conditionnement d'horloge 22 pour entrer dans le multiplexeur d'horloge 30, la ligne BOP 304 entre dans le circuit de conditionnement d'horloge 22 et elle sort de celui-ci pour entrer dans le circuit de retard en cascade 48 et atteindre, par l'intermédiaire de la ligne 306,le rlcuit de palette 46, et la ligne à 3 bits 98 sort du
sérialiseur 96 pour entrer dans le cirmotde palette 46.
L'arrivée du signal BOPE au compteur "avance" remet ce compteur à 0 sur le front avant d'horloge suivant, après quoi commence un comptage de cycles de l'horloge en avance, par l'intermédiaire des multiplexeurs de comptage correspondant à la condition "avance". Simultanément, l'horloge en avance traverse les multiplexeurs d'horloge correspondant à la condition "avance". Si le registre avance/retard ("E/L") 34 de l'un des huit (par exemple le générateur de synchronisation portant la désignation "TG 1") est fixé par exemple à "avance", et le registre de
comptage 54 de TG 1 est fixé par exemple à 3, alors lors-
que le compteur "avance" compte jusqu'à 3, ce qui signifie que trois cycles sont passés à travers le multiplexeur d'horloge 30 de TG 1, l'élément d'adaptation de TG 1 36 effectue une transmission avec amplification à travers le multiplexeur d'horloge 30 correspondant (TG 1), vers le vernier de TG 1 38. Cette fonction d'adaptation utilise des portes OU-EXCLUSIF pour effectuer une comparaison entre la valeur de comptage et la valeur qui est contenue dans le registre de comptage. Le signal BOPL arrive au compteur "retard" un demi-cycle plus tard que l'instant auquel le signal BOPE arrive au compteur "avance" et, de façon similaire, toute paire de multiplexeurs accouplés (par exemple dans TG 2) correspondant à la condition "retard" et trois, permet le passage du signal à travers
son élément d'adaptation (TG 2) vers le vernier de TG 2.
Les huit ensembles de registres avance/retard (E/L) 34 portant les désignations 1 à 8 (par exemple E/L 1), les multiplexeurs d'horloge (ou CM) 30 1 à 8 (par exemple "CM 1"), les multiplexeurs de comptage (ou Co. M)
32 1 à 8 (par exemple "Co. M 1"), les registres de comp-
tage (ou Co. R) 54 1 à 8 (par exemple "Co.R 1"), les unités d'adaptation (ou M) 36 1 à 8 (par exemple "Ml"), les verniers (ou V) 38 1 à 8 (par exemple "Vl"), les registres grossiers (ou CR) 40 1 à 8 (par exemple: 'CR 1"), et les registres fins (ou FR) 42 1 à 8 (par exemple "FR 1") constituent avec d'autres éléments répétés huit fois huit générateurs de synchronisation (TG i à TG 8), ayant chacun ses éléments respectifs numérotés de façon correspondante (par exemple: E/L, CM 1, et Co. M 1; M1;
et V1, CR 1, FR 1).
Chaque générateur de synchronisation produit une impulsion pendant chaque période (sauf si son registre de comptage est fixé à un niveau plus haut que le registre de période, ce qui serait habituellement sans objet). Si une horloge et un compteur 'avance' ont été choisis pour un générateur de synchronisation particulier, un front avant d'impulsions synchronisé avec un front avant de cycle à un instant correspondant au retard imposé par le compteur
"avance", entre dans le vernier respectif.
Le registre grossier, avec quatre fils entrant dans le vernier, est réglable dans ses registres, par l'ordinateur, pour établir dans les retards de vernier des réglages dans le registre grossier correspondant à des retards de 0 à 15 pas de retard, chaque pas ayant une durée d'environ 300 picosecondes; et des réglages dans le registre fin de 0 à 31 pas, chacun d'eux ayant une durée
d'environ 25 picosecondes.
La figure 12 montre le vernier.
Une ligne 150 provenant du bloc d'adaptation 36 communique par l'intermédiaire d'un amplificateur 152 avec une ligne 154 connectée avec 32 résistances en parallèle; les résistances ont des valeurs respectivement deux fois,
trois fois et Jusqu'à trente-deux fois celle de la résis-
tance 156 la plus faible. Un condensateur 158 est connecté
entre chaque résistance et la masse; tous les condensa-
teurs ont la même capacité. Les lignes parallèles 159 entrent dans un multiplexeur 162; chaque ligne 159 produit un retard supérieur d'environ 25 picosecondes à celui de la ligne précédente correspondant à un multiple de la valeur de la résistance 156, R, inférieur d'une unité, et le multiplexeur 162 est conditionné pour transmettre le retard choisi, pour fournir le résultat correspondant au
vernier fin.
Ce résultat parcourt ensuite la ligne 164 pour
entrer dans le vernier grossier, dans lequel le multiple-
xeur 166 est conditionné de façon à sélectionner le chemin de retard désiré; c'est-à-dire s'il n'y a pas de retard, la ligne 168; s'il y a 300 picosecondes de retard, la ligne 174, qui comprend deux amplificateurs/inverseurs
172, chacun d'eux produisant un retard de 150 secosecon-
des, ce qui donne un total de 300 picosecondes. Pour obte-
nir un retard de 600 picosecondes, la ligne 176 est appli-
quée au multiplexeur 166, et ainsi de suite sur un total de 15 lignes en plus de la ligne 168, pour obtenir un retard allant jusqu'à 4500 picosecondes dans cette partie
grossière du vernier.
Du fait de notre découverte consistant en ce qu'on peut utiliser un logiciel de façon appropriée avec les parties de vernier pour corriger des variations de fabrication, les nombres de 25 et 300 picosecondes ne sont que des nombres nominaux et on peut accepter un écart de
quelques dizaines de pourcents.
Conjointement à l'horloge 20, tous les éléments-
que l'on a envisagés jusqu'à présent fonctionnent conti-
nuellement à partir de la mise sous tension du fond de panier, bien qu'aucun signal "Test" pour produire une
salve n'ait été produit.
Le fonctionnement avant et entre des salves d'éléments générateurs de synchronisation qui transmettent
des fronts de mise en forme de trace d'attaque (directe-
ment à travers des verniers) exactement de la manière selon laquelle ils fonctionnent avant et entre des salves, procure une très grande constance du retard à travers ces parties de chaque générateur de synchronisation, ce qui
facilite le nouveau mode de correction de retard à l'exté-
rieur de la puce de génération de salve et par logiciel,
qui fait partie de l'invention.
Comme il est bien connu dans la technique, une salve se termine lorsqu'une valeur de comptage de période prédéterminée qui est fixée par l'ordinateur dans un registre est atteinte; le signal de salve provenant du générateur de configurations146 passe ensuite à zéro. A un moment opportun, comme il est connu dans la technique, le programme d'ordinateur émet un signal "Test" ou signal
de salve suivant.
Lorsque l'opérateur donne un ordre "Test", au moyen du clavier de l'ordinateur 18, ce dernier commande au générateur de configurations 146 de faire passer sa sortie à l'état haut, pour émettre un signal vers tous les canaux afin de produire le premier ensemble de salves d'un test (ce premier ensemble, comme tout ensemble suivant, comprend 512 salves simultanées, à raison d'une par canal, les salves dans chaque ensemble ayant le même nombre de
périodes, et chaque période ayant la même valeur de comp-
tage de cycles, synchronisée comme indiqué ci-dessus).
Conformément à un ordre provenant du circuit de palette 46 par l'intermédiaire du circuit de retard 48 du
générateur de synchronisation (figure 3), chaque modula-
teur d'impulsions de générateur de synchronisation (TG) 44
transmet sélectivement à travers lui des impulsions prove-
nant du vernier respectif 38 de ce générateur de synchro-
nisation. Secondement, chaque modulateur d'impulsions remet en forme chaque impulsion transmise à travers lui pour lui donner la forme d'une impulsion très brève, en divisant une impulsion entrante en deux impulsions, en retardant et en inversant l'une de ces deux impulsions, et
en combinant par une fonction ET l'une de ces deux impul-
sions qui n'est pas inversée avec l'impulsion retardée et inversée. Troisièmement, le modulateur d'impulsions de chaque générateur de synchronisation coopère avec un seul registre de validation de générateur de synchronisation ("TER") 200, figure 4, qui lui est connecté par une ligne
à 12 bits 202, comme on le verra.
En se référant aux figures 3 et 4, on note que la ligne à 12 fils 202 connecte le modulateur d'impulsions 44 et le TER 200, les lignes 252 et 250 connectent le modulateur d'impulsions et le générateur de format de circuit d'attaque 208, les lignes 310 connectent le vernier 38 et le générateur de format de comparateur 128, les lignes 312 connectent le modulateur d'impulsions et le générateur de format de comparateur, et les lignes 314 connectent le modulateur d'impulsions et la mémoire de
capture de défauts.
Les impulsions qui sont fournies par les modula-
teurs d'impulsions 44 sont toutes appliquées à un seul générateur de format de circuit d'attaque 208, qui est
illustré partiellement sur la figure 5. Des lignes prove-
nant de générateurs de synchronisation impairs (TG 1, 3, 5 et 7) sont dirigées vers une première porte OU 72 dont le signal de sortie est dirigé vers la borne "instauration' 74 (commandant le passage de la tension de sortie à l'état
haut) d'une bascule S-R (instauration-restauration) 80.
Des lignes provenant de générateurs de synchronisation pairs 2, 4, 6 et 8 sont dirigées vers une seconde porte OU 76, et ensuite vers la borne derestauration 78 de la même bascule 80. Si une ligne quelconque entrant dans une porte OU quelconque achemine une impulsion très brève (et une seule des huit lignes acheminera une impulsion très brève à un instant quelconque en fonctionnement normal), une impulsion très brève apparaît sur la ligne de sortie de cette porte, pour actionner respectivement la borne d'instauration (générateur impair) ou de restauration (générateur pair). Le signal de sortie de la bascule S-R entre par l'entrée de données d'un circuit d'attaque de broches d'équipement de test automatique 82 de type classique, dont il existe huit exemplaires sur chaque
carte de canal 14, à raison d'un pour chaque canal.
Le générateur de format de circuit d'attaque comprend également un circuit d'activation/désactivation (non représenté), qui est identique à la figure 5, à l'exception du fait que deux signaux d'entrée seulement attaquent l'une des deux portes OU, et deux autres signaux d'entrée attaquent l'autre porte. Les signaux de sortie provenant des modulateurs d'impulsions de TG 3 et 5 sont appliqués aux entrées d'une porte OU qui commande la borne d'instauration d'une bascule S-R; les signaux de sortie provenant de ceux de TG 4 et 6 sont appliqués aux entrées d'une porte OU qui commande la borne de restauration de la bascule. Si une impulsion très brève apparait sur une entrée quelconque (ceci ne peut se produire que pour l'une des quatre à un instant donné), une impulsion très brève apparaît en sortie de sa porte OU, ce qui a pour effet d'actionner la borne d'instauration (circuit d'attaque
désactivé) ou de restauration (circuit d'attaque activé).
Lorsque le circuit d'attaque est active, la charge I est
désactivée, et inversement.
Une fonction supplémentaire du circuit de condi-
tionnement d'horloge 22 consiste à appliquer un signal BOP à l'unité de commande de mémoire de configurations 90; ce signal de sortie BOP particulier est conditionné de façon à être émis seulement lorsque le signal provoquant une salve, qui provient du générateur de configurations 146, est et reste à l'état haut. Ce signal BOP (le BOP de salve, ou "BBOP*) est dirigé comme indiqué vers l'unité de commande de mémoire de configurations 90 (ou "PMC"), dans laquelle une adresse initiale a été fixée par l'ordinateur 18. L'unité de commande de mémoire de configurations fournit ensuite cette adresse initiale à la mémoire de configurations 92, qui est constituée par trois mémoires statiques rapides d'une largeur d'un octet (huit bits) connectées en parallèle, qui sont placées à l'extérieur de chaque puce de génération de salve, sur une carte de canal 14. Un compteur d'adresse (non représenté) dans l'unité de commande de mémoire 90 applique à la borne d'adresse de la mémoire de configurations 92 des adresses (contenant chacune 24 bits de données) qui font suite à l'adresse initiale qui est fournie par l'ordinateur. L'unité de commande de mémoire 90 émet également un signal BBOP conditionné supplémentaire vers le circuit de bascules 94
-- signal "BBOPL" -- et ce signal fait l'objet d'un condi-
tionnement supplémentaire de façon à être émis une seule fois pour huit signaux BBOP. Au début d'une salve, le signal BBOPL commande au circuit de bascules de copier 24 bits provenant de la mémoire de configurations pendant le cycle unique du signal BBOPL. Pendant chacune de ses impulsions, le signal BBOP commande au sérialiseur de données 96 de copier successivement des groupes de trois bits provenant du circuit de bascules 94. A chaque signal BBOPL, 24 bits supplémentaires, à des adresses successives supplémentaires, sont copiés par le circuit de bascules 94 à partir de la mémoire 92. Le sérialiseur de données 96 se remplit huit fois chaque fois que le circuit de bascules
94 se remplit une fois.
Sous l'effet de l'apparition d'un signal BBOP,
chacun des huit circuits de palette de la puce de généra-
tion de salve,46,extrait du sérialiseur de données 96 de cette puce de génération de salve le groupe de trois bits
qui vient à la suite, pour la totalité des huit.
Le circuit de palette 46 pour l'un des huit géné-
rateurs de synchronisation de la puce de génération de salve (par exemple "Li", disposée pour travailler avec TG 1, comme le sont L2-L8 pour respectivement TG 2 - TG 8)
est représenté de façon plus détaillée sur la figure 6.
Le signal de sortie à trois bits que l'on vient de men-
tionner est transmis sur les trois lignes 98 vers un multiplexeur de commande de déclenchement de type 8:1,
portant la référence 100. Le signal d'entrée binaire com-
mande au multiplexeur de fermer un circuit entre un 0 ou un 1 choisi, programmé dans le registre de commande de déclenchement 102 et placé dans le circuit de bascules 104, et au moment du signal BOP, le 0 ou le 1 choisi
traverse le circuit de retard en cascade 48 vers le modu-
lateur d'impulsions 44.
La figure 7 représente de façon plus détaillée le circuit de retard en cascade 48 pour l'un des huit générateurs de synchronisation de la puce de génération de salve (par exemple P1"', destiné à travailler avec TG 1,
tandis que P2-P8 travaillent respectivement avec TG 2 -
TG 8). Le signal de sortie de la table de palette 46 est dirigé vers la borne d'entrée 106 à la suite de laquelle 7 bascules de type D 108 a- g sont connectées en série, chacune d'elles comportant une entrée de données D et une sortie Q. Le signal BOP est appliqué en parallèle à chaque
bascule de type D (par l'intermédiaire de bornes ud'hor-
loge" 110, indiquées par des pointes de flèche; comme indiqué, on compte ici non pas sur l'horloge, mais sur le signal BOP). Des lignes d'entrée de multiplexeur 112a-h s'étendent à partir de la ligne formée par la série de bascules de type D, avant chaque bascule de type D 108a- g et après la dernière bascule de type D 108g, en direction des huit entrées 122a-h du multiplexeur de type 8:1, 114, qui est conçu pour recevoir à partir de son registre parmi les huit registres de circuit de retard en cascade 52 dans la puce de génération de salve, sur des lignes 116, un signal à 3 bits qui est programmé dans ce registre par l'ordinateur, pour être utilisé pendant toute la durée d'une salve. Du fait de la configuration pipeline, le signal BOP suivant, après le signal BBOP ayant appliqué les données au oircuit de bascules, introduit ces données dans la première bascule de type D 108. Si le multiplexeur 114 est placé sur 0, les données sont également dirigées directement à travers le multiplexeur vers la borne de sortie 118. Si le multiplexeur 114 est placé sur 1, au
moment du signal BOP suivant, les données qui se trou-
vaient dans la première bascule de type D passent par la seconde ligne de multiplex 122b et atteignent ensuite la borne de sortie 118, ce qui fait que l'on a ainsi obtenu un retard d'une période. De façon similaire, lorsque le multiplexeur est placé sur 2, le fonctionnement fait intervenir la bascule de type D 118b et un second signal BOP, et on obtient un retard de deux périodes. Ceci se
poursuit jusqu'à l'obtention d'un retard de 7 périodes.
* Les données sont transmises de la borne de
sortie 118 du circuit de retard en cascade vers le modula-
teur d'impulsions 44 respectif, dans lequel elles coopè-
rent avec le signal de sortie du générateur de synchroni-
sation respectif, comme décrit ci-dessus, pour commander
un signal de sortie pour le générateur de format de cir-
cuit d'attaque 208 et pour être transmises ensuite au dispositif sous test par l'intermédiaire du circuit
d'attaque 82.
Après que la salve a cheminé à travers le dispo-
sitif sous test, des signaux de sortie sont transmis vers les doubles comparateurs par l'intermédiaire des lignes d'entrée-sortie du dispositif sous test et des lignes de
sortie.
Les circuits d'attaque 82 et les doubles compa-
rateurs 123 sont montés sur les cartes de canal, à raison
de huit sur chaque carte et d'un par canal.
Comme il est bien connu dans la technique, chaque double comparateur comprend un comparateur haut et
un comparateur bas.
Chaque double comparateur 123 fait partie d'un circuit de génération de format de comparateur qui est classique dans uen large mesure. Ce circuit, qui est atteint par les lignes 134, 136 comprend un circuit de
validation de front 126, qui est incorporé dans le généra-
teur de format de comparateur 128, dans la puce de généra-
tion de salve et qui est représenté de façon plus détail-
lée sur la figure 8.
Comme dans l'art antérieur, le double compara- teur reçoit sur chacune de ses lignes de parties haute et basse 134 et 136 un signal de sortie de tension de seuil haut ou un signal de sortie de tension de seuil bas, de valeur constante, avec lequel la tension de retour réelle qui provient du dispositif sous test est continuellement comparée. La figure 8, montre du côté gauche, en ordre descendant, les lignes T5, T, D5 (données utilisées avec T5 pour le circuit d'attaque, mais resynchronisées sur T5 dans le modulateur d'impulsions, qui sont émises ici à partir du circuit de retard en cascade), D6 (liée à T6 comme D5 était liée à T5), B5, B6, B7, B8 (signaux de salve provenant du second circuit de retard en cascade et
conditionnés dans le modulateur d'impulsions pour travail-
ler respectivement avec T5-T8), D7, D8, T7 et T8. B5 et B6 sont dirigées vers une première mémoire de capture de défauts 130 qui comprend un multiplexeur de type 2:1 (non représenté) qui effectue une sélection entre elles de la manière qui est commandée par un registre (non représenté) conditionné par l'ordinateur, pour appliquer un signal de validation de décalage à un registre à décalage dans la première partie de mémoire de capture de défauts 130. La fonction du signal de validation de décalage est de permettre au registre à décalage d'avancer seulement pendant la salve (salve de configuration). B7 et B8 sont dirigées vers une seconde partie de mémoire de capture de défauts 132, avec son propre multiplexeur 2:1 et son propre registre à décalage (non représentés). Chaque registre à décalage comporte 32 bascules de type D. La sortie de la seconde bascule dans chaque mémoire de capture de défauts 130, 132 est connectée à la borne
d'instauration d'une bascule supplémentaire (une trente-
troisième bascule) dont la sortie est connectée par l'intermédiaire de portes ET 258, 260 à l'une respective des deux entrées 138, 140 d'une porte OU 142. L'indicateur
de défaut 144 est amplifié et émis par la puce de généra-
tion de salve vers un arbre ayant la fonction "OU", en compagnie des signaux de sortie correspondants des 511 autres puces de génération de salve, pour signaler au générateur de configurations 146 qu'un défaut est apparu dans au moins un canal, ce qui fait passer le signal de salve au niveau bas et arrête la salve. L'ordinateur remet à zéro les mémoires de défauts avant la salve suivante. A la fin d'une salve, le registre à décalage contient les données de résultat bon/mauvais pour les trente dernières périodes, et l'ordinateur lit ces données. Les lignes de comparateur haut et de comparateur bas 134 et 136 sont
représentées du côté droit du dessin, en ordre descendant.
Chaque double comparateur 123 fait également partie d'un circuit de validation de fenêtre, qui est classique dans une large mesure, dont le reste se trouve dans le générateur de format de comparateur 128, qui est dans la puce de génération de salve, et dont la moitié droite est représentée de façon plus détaillée sur la figure 9; le circuit dans la moitié gauche de ce circuit de validation de fenêtre est commun à la moitié gauche de la figure 8 (un multiplexeur, non représenté, commute
entre les deux), et l'autre moitié est classique.
Le second circuit de retard en cascade 50, mentionné ci-dessus, qui est accouplé au premier circuit de retard en cascade 48 par le registre de retard en cascade, accepte le signal de salve ("Test") et il le retarde du même nombre de périodes que le retard dans le premier circuit de retard en cascade 48 (les deux circuits
de retard en cascade sont construits de façon identique).
Le signal de sortie du second circuit de retard en cascade
est resynchronisé sur ses lignes T5, T6, T7 ou T8 respec-
tives dans le modulateur d'impulsions 44, et il émerge sur les lignes respectives B5 à B8, dans les parties de mémoire de capture de défauts respectives 130, 132.
Lorsque la condition d'arrêt du circuit d'atta-
que est validée et commandée (comme indiqué par le X dans la case de TER 200 sur la figure 14(c) et le X en T3/C2 sur la figure 14(b), respectivement), les lignes T5 à T8
sont prêtes pour une fonction de période de comparateur.
Pour des fonctions de comparateur, T5 forme toujours une paire avec T6, et leur signal de sortie à deux bits conjoint est utilisé pour effectuer une sélection parmi
quatre modes de comparateur de période.
Une action supplémentaire doit être effectuée pour des périodes de fonction de comparateur, et elle consiste en ce que l'un des registres 254, 256 ou les deux doivent être conditionnés par l'ordinateur 18 entre des salves pour transmettre l'information de l'une des portes
ET 258 et 260, ou des deux.
Si la fonction de validation de front est
choisie, T5 et/ou T7 passe à l'état haut pour la valida-
tion, et T6 et/ou T8 passe à l'état bas pour la valida-
tion. Les deux bits provenant du signal de sortie de table de palette de la paire de validation définissent un ordre qui sélectionne l'une des quatre conditions suivantes pour la période: "état indifférent" (00), "état haut attendu" (01), "état bas attendu" (10), et "état de mi-bande
attendu" (11).
Si la validation de fenêtre est choisie, tout est pareil, à l'exception du fait que les membres impairs des générateurs de synchronisation associés par paires ouvrent (c'est-à-dire "font démarrer") des fenêtres, et
les membres pairs les ferment (c'est-à-dire les "arrê-
tent"). Ainsi, sur la figure 15(a), T7 ouvre et T8 ferme
une fenêtre dans chacune des cinquième et septième pério-
des; mais comme représenté sur la figure 15(b), la paire 7-8 produit des signaux de sortie différents, demandant respectivement la condition "état bas attendu" de la cinquième période et la condition "état haut attendu" de
la septième.
La figure 10, à laquelle on va maintenant se référer, montre (de façon abstraite, et d'un point de vue de l'utilisateur) du côté gauche un ensemble de huit cases avec des sorties numérotées de 0 à 7. Dans chaque caseest représentée une onde ayant une forme et une position définies dans une période (les périodes étant indiquées dans chaque case, et sur la trace de sortie représentée sur
la figure 10, par des paires adjacentes de lignes verti-
cales en pointillés), comme spécifié par l'action conjoin-
te du groupe de trois bits particulier qui est fourni par le sérialiseur de données 96 à la table de palette 46 pour n'importe quelle période particulière, et des générateurs
de synchronisation qui sont sélectionnés pour le déclen-
chement par ce groupe de trois bits, les deux générateurs de synchronisation étant sélectionnés, ainsi que des réglages de retard dans les générateurs de synchronisation qui sont sélectionnés. La case supérieure montre les conditions temporelles, la largeur et la polarité de l'impulsion qui est produite par les trois bits qui sont fournis aux huit multiplexeurs de table de palette pour le réglage 0 des huit multiplexeurs 100, pour un canal dans
une période pour une salve particulière. Les cases infé-
rieures, en ordre descendant, montrent de façon similaire les impulsions (éventuelles) qui sont produites dans
d'autres périodes de ce canal et de la salve par, respec-
tivement, les réglages 1, 2, 3, 4 (pas d'impulsion) et
(inutilisés) 5, 6 et 7 du multiplexeur de table de palet-
te. (Chaque circuit de palette comprend un multiplexeur 100; l'un d'eux, avec son registre 102 associé, est représenté sur la figure 6. Chacun des huit circuits de palette fait
partie de l'un respectif des huit générateurs de synchro-
nisation d'une puce de génération de salve.) La trace dans la partie droite de la figure 10 illustre les impulsions qui sont produites dans la forme d'onde du circuit d'attaque par la séquence de données 0123421, en utilisant les choix à trois bits qui sont illustrés dans les cases disposées verticalement sur la
figure 10.
Le multiplexeur 100' représenté sur la figure 10 est une représentation composite abstraite de l'effet de huit multiplexeurs 100, chacun d'eux contribuant au contenu de l'une des huit cases qui sont représentées sur
la figure 10.
La trace de la figure 10 montre plusieurs formes d'onde de période, la première correspondant au choix 0 de l'un des signaux du groupe de huit signaux d'entrée à huit bits qui sont visualisés sous la forme d'un groupe en 98', la seconde correspondant au choix 1, la troisième au choix 2, la quatrième au choix 3, la cinquième au choix 4, et
les sixième et septième correspondant à nouveau respecti-
vement aux choix 2 et 1.
D'autres parties de la forme d'onde de trace sont représentées sur les figures 11(d) (quatre périodes seulement), 13(d) (sept périodes), 14(d) (huit périodes),: et 15(d) (huit périodes), les deux dernières comprenant respectivement des périodes de validation de front et de validation de fenêtre.Le circuit de palette de l'invention permet la création sélective de toutes ces formes d'onde
et d'un nombre effectivement infini d'autres.
La figure 11(d) illustre une trace de circuit d'attaque correspondant à une séquence de quatre périodes,
au lieu de sept périodes, comme sur la figure 10. Cepen-
dant, la première période de la figure 11(d) correspond à la première période de la figure 10, comme c'est le cas pour la figure 11(a), qui illustre le fait que pour créer la forme d'onde de période qui est représentée dans la case zéro de la figure 10, l'instruction 0 commande le déclenchement de TG 1 et TG 2 (comme indiqué ici et ailleurs par des impulsions très brèves) pendant la première période; le moment auquel ils sont déclenchés pendant cette période est régi par les retards qui sont
établis dans chacun d'eux, de la manière décrite ci-
dessus. La figure 11(b) montre que l'ordre d'activation pour l'instruction 0 (CO) a provoqué le déclenchement de TG 1 et TG 2 pendant la première période. Du fait que les générateurs de synchronisation impairs produisent des fronts montants, TG 1 a produit le front montant de l'impulsion de la première période qui est représentée sur
la figure 11(d); du fait que les générateurs de synchroni-
sation pairs produisent des fronts descendants, TG 2 a produit le front descendant de cette impulsion, tandis que conjointement, les générateurs ont commandé la polarité; la largeur (comprenant la position) de l'impulsion a également été affectée par les retards établis dans TG 1
et TG 2.
Les données qui sont placées dans chaque table de palette de générateur de synchronisation pour une période particulière quelconque concernent toutes le même des huit choix; ainsi, dans la première période pour les figures 11(a)-ll(d), le choix est zéro, et pour zéro chacune des huit valeurs fixées pour la palette correspond
à ce qui est indiqué pour C0 sur la figure 11(b).
La figure 6 montre le multiplexeur de TG 1 dans cette salve et, comme indiqué en C0"O (ordre pour le choix
0) de la figure 11(b), le choix à trois bits zéro condi-
tionne TG 1 à 0 pour le déclenchement, comme indiqué par
l'impulsion brève dans la première période qui est repré-
sentée sur la figure 11(a), pour produire le front montant de l'impulsion de circuit d'attaque qui est représentée
sur la figure 11(d).
Pendant les salves des figures 10 et 11(a) à 11(d), les seules valeurs du registre de validation de synchronisation 200 sont celles qui sont représentées sur la figure 11(c). Il y a huit structures de multiplexeur de la figure 6 dans le circuit de palette 46, ayant chacune une commande commune de huit choix à trois bits, ce qui donne en fait une matrice de 64 cases, comme représenté sur la figure 11(b). La figure 11(b) indique les huit choix qui sont introduits dans la matrice par l'ordinateur pour la trace de salve de circuit d'attaque qui est représentée sur la figure 11(d). Comme représenté, le choix CO demande également le déclenchement de TG 2, ce qui est représenté par l'impulsion brève sur la figure 11(a), et à nouveau
sur le front d'impulsion descendant sur la figure 11(d).
De façon similaire, le choix Cl dans la période 2 déclen-
che TG 3 sur un front montant et TG 4 sur un front descen-
dant; et ainsi de suite, comme le montrent clairement les
figures 11(a) à 11(d).
Les chiffres placés en haut de la figure 11(a), ainsi que des figures 13(a), 14(a) et 15(a), désignent les numéros de cycles dans les périodes; le sixième cycle de chaque période coincide avec le cycle 0 de la période suivante et le début de la période suivante, et il est
numéroté "o0".
Les figures 11(a), 13(a), 14(a) et 15(a) sont en réalité des représentations des impulsions dans les huit générateurs de synchronisation T1-T8 qui sont transmises par le modulateur d'impulsions 44; de plus, leur forme d'impulsion brève indiquée est produite seulement dans le modulateur d'impulsions qui transmet les impulsions. Bien que ceci ne soit pas représenté, chaque générateur de synchronisation produit une impulsion à chaque période; par exemple, une impulsion apparait réellement sur T1 à la
valeur de comptage 0 de chaque période, mais cette impul-
sion n'est transmise que pendant des périodes de commande zéro. Les figures 13(a) à 13(d) sont similaires aux figures respectives 11(a) à 11(d), mais elles illustrent une partie de salve de canal de sept périodes, dans laquelle les impulsions ont une polarité opposée à celles
des figures 11(a) à 11(d), et elles ont une largeur varia-
ble. Ici, les seuls choix dans le registre de validation
de synchronisation (ou "TER") 200 sont les six déclenche-
ments de validation de type haut et bas, comme indiqué, correspondant à ce que demande la figure 13(b). Ainsi, pour la première période illustrée, l'impulsion inversée qui est représentée sur la figure 13(d) est produite en déclenchant TG 8 et TG 7 aux instants (valeurs de comptage respectives 2 et 3 à la ligne supérieure de la figure 13(a)) qui sont indiqués sur la figure. (Les X dans les cases des figures 11(c), 13(c), 14(c) et 15(d) indiquent
quels générateurs de synchronisation peuvent être déclen-
chés pendant une période particulière, c'est-à-dire qu'ils sont autorisés (validés) pour un déclenchement éventuel; ceux qui sont effectivement déclenchés pendant la période sont par ailleurs commandés pour chaque période par le ciruit de palette 46 -- C3, figure 13(c) -- et la mémoire de configurations 92.) Dans la seconde période, Cl est programmé de façon à ne produire aucun changement dans la trace qui est reçue à partir de la première période. Aucun générateur de synchronisation n'est déclenché; c'est-à-dire que la figure 13(a) ne présente aucune impulsion brève pendant cette période. Il n'apparaît donc aucune impulsion de
circuit d'attaque dans cette période.
Dans la troisième période, une impulsion inver-
sée large résulte du déclenchement de TG 6 (C2) à la valeur de comptage de 1, pour produire un front descendant, et du déclenchement de TG 5 à la valeur de comptage de 5 pour un front montant. Les quatrième et cinquième périodes
produisent conjointement une impulsion inversée en chevau-
chement de période, qui résulte du déclenchement de TG 2 (C7) à la valeur de comptage de 5 dans la quatrième période, et de TG 1 à la valeur de comptage de 2 dans la cinquième période. (En réalité, le déclenchement de TG 1 a eu lieu effectivement pour une valeur de comptage de 8
(circuit de retard en cascade 1 plus une valeur de comp-
tage de 2) à partir du début de la quatrième période qui
est illustrée, cette possibilité d'établir un retard au-
delà d'une ou de plusieurs périodes constituant une
capacité de programmation importante de modes de réalisa-
tion relativement peu coûteux de l'invention.) Dans la
sixième période (C3), l'impulsion est produite en déclen-
chant TG 8 à la valeur de comptage de 2 et TG 7 à la valeur de comptage de 3. Dans la septième période, TG 6 est déclenché à la valeur de comptage de 1 et ensuite TG 7
est déclenché à la valeur de comptage de 3.
Les figures 14(a) à 14(d) illustrent l'utilisa-
tion d'une palette de l'invention non seulement pour la fonction d'attaque, comme dans les figures par ailleurs analogues qui ont été décrites ci-dessus, mais également
pour une fonction de comparaison.
Chaque carte de canal 14 porte huit unités de
charge I 140.
La figure 14(c) montre les valeurs fixées pour
le registre de validation de synchronisation.
A la première période, on commence avec la trace à une tension de charge I intermédiaire, à la tension de la période précédente (période de charge I, non représentée). Il s'agit cependant ici d'une période d'attaque, ce qui fait qu'à la valeur de comptage 2,
conformément aux figures 14(b) et 14(c), TG 4 est déclen-
ché pour activer le circuit d'attaque (comme représenté sur la figure 14(a)), qui passe à l'état bas du fait que ceci était sa condition lorsqu'il a été activé pour la dernière fois (non représenté). Le déclenchement de TG 1 à
la valeur de comptage de 3 fait passer le circuit d'atta-
que à l'état haut, et le déclenchement du TG 2 à la valeur de comptage de 5 le ramène à l'état bas pour terminer
l'impulsion de la première période qui est représentée.
La trace passe ensuite à la seconde période
illustrée (une période de comparateur). La tension d'atta-
que à l'état bas se prolonge jusqu'à ce que T3 désactive le circuit d'attaque, à la valeur de comptage de 1, en permettant à l'unité de charge I de faire passer la tension au niveau de charge I intermédiaire. T6 est ensuite déclenché à la valeur de comptage 1 (en utilisant le registre 'retard'), pour effectuer ici une validation de front avec une comparaison 'état bas attendu' (figure
14(b), C2).
Les générateurs de synchronisation de rangs impairs T5 et T7 sont utilisés pour la validation au niveau haut; les générateurs de rang pair T6 et T8 sont
utilisés pour la validation au niveau bas.
La tension du mode de comparateur se prolonge pendant la troisième période, qui est une autre période de mode de comparateur, au cours de laquelle T3 déclenche, à la valeur de comptage de 1, un ordre *arrêt du circuit d'attaque" qui est ici redondant (du fait que le circuit d'attaque est déjà arrêté), et ensuite à la valeur de comptage de 1 T5 déclenche un ordre de validation de front de type haut, C3 (figure 14(b)), qui commande la
condition "état haut attendu".
La tension intermédiaire se prolonge pendant la quatrième période pendantlaquelle le circuit d'attaque est mis en marche par T4 à la valeur de comptage de 2, ce qui provoque le retour à la tension antérieure la plus récente pour l'état de marche du circuit d'attaque (dans la période 2), qui est une tension basse. Cette situation
se prolonge pendant la cinquième période, lorsque le cir-
cuit d'attaque est arrêté par T3 à la valeur de comptage de 1. Après que TG 3 a arrêté le circuit d'attaque, TG 8 commande un état bas à la valeur de comptage de 5 de la
période 5, et C4 commande la condition "état bas attendu".
La sixième période est une autre période de circuit d'attaque, et elle est identique à la première période illustrée. La septième période est identique à la seconde, à l'exception du fait que le signal de validation passe à l'état haut sous l'action de TG 7 à la valeur de comptage de 5, et la condition "état haut attendu" est commandée par C5. Dans la huitième période, rien ne se produit: même la représentation des impulsions brèves,
TG--T--3, est redondante.
L'invention permet donc d'effectuer de nombreux-
changements au vol (c'est-à-dire pendant une seule salve).
Ainsi, par exemple, dans la septième période, la valida-
tion a eu lieu à une valeur de comptage de 5, tandis que dans la troisième période elle avait eu lieu à une valeur de comptage de 1. Bien que ceci ne soit pas vrai pour les valeurs fixées pour le registre TER (par exemple comme sur la figure 14(c)), c'est vrai pour des ordres de mémoire
(par exemple comme sur la figure 14(b)).
Comme on l'a noté en relation avec les figures 14(a) à 14(c), des générateurs de synchronisation peuvent être déclenchés aussi bien sur des valeurs de comptage demi-entières (une valeur de comptage correspondant à une durée d'un cycle d'horloge de 360'), que sur des valeurs de comptage entières. Des fronts avants de l'horloge en avance sont évidemment utilisés pour le déclenchement sur une valeur de comptage entière, tandis que des fronts
avant de l'horloge en retard sont utilisés pour le déclen-
chement sur des valeurs de comptage demi-entières. Le déclenchement peut être fixé à n'importe quel autre endroit sur la plage de 360 d'un cycle, à des intervalles de 25 picosecondes ou moins, en utilisant les verniers de
la manière décrite ci-dessus et ci-après.
Les figures 15(a) à 15(d) sont semblables aux figures 14(a) à 14(d), à l'exception du fait que l'on utilise des validations sur des fenêtres au lieu de
validations sur des fronts.
La première période est identique à la première période dans le cas de la validation sur des fronts,
représentée sur les figures 14(a)-(d).
La seconde période (010 en binaire, c'est-à-dire 2) est à nouveau une période de comparateur dans laquelle TG 3 désactive le circuit d'attaque (figure 15(a) et (c)), tandis que TG 5 ouvre la fenêtre et TG 6 ferme la fenêtre. L'absence d'un X sur la figure 15(c) pour TG S
comme pour TG 6 signifie que pour cette salve ces généra-
teurs de synchronisation sont libres pour une fonction de
comparateur, et lorsqu'ils sont ainsi libres, ils signa-
lent respectivement l'ouverture et la fermeture d'une
fenêtre dans chaque période (ce qui n'a pas de significa-
tion pour une période quelconque qui n'est en fait une
période de comparateur avec validation de fenêtre).
L'information "état bas attendu" a été tranmise conformé-
ment à C2 sur la figure 15(b) par la sortie de la table de
palette de TG 5 - TG 6.
Dans la troisième période, T3 est déclenchée de façon redondante pour "désactiver" le circuit d'attaque déjà désactivé à la valeur de comptage de 1, la fenêtre est ouverte et fermée comme dans la seconde période, et T5-T6, conformément à C3 (figure 15(b)), demande que la
fenêtre attende un état haut.
Dans la quatrième période, T4 active le circuit d'attaque, qui passe à son dernier état, c'est-à-dire l'état bas, et cette condition se prolonge jusqu'à ce que dans la période suivante T3 désactive le circuit d'attaque
en laissant la tension retourner à sa position intermé-
diaire, et achève une autre fonction du mode d'attaque avec "retour à zéro". Pendant cette cinquième période, il apparaît également une validation de fenêtre, ouverte et fermée comme dans les seconde et troisième périodes, mais pour laquelle cette fois C4, par l'intermédiaire de T7-T8, demande d'attendre un état bas, et la fenêtre est ouverte et fermée par T7 et T8, dans une partie tardive de la
période cette fois.
La sixième période est une autre période d'atta-
que, exactement comme la sixième des figures 14(a)-(d).
La septième période est exactement comme la cinquième, à l'exception du fait qu'ici la fenêtre attend un état haut, conformément à C5 et T7-T8. La huitième période est comme la troisième, à l'exception du fait qu'il n'y a pas de validation: c'est une période "état
indifférent" (C6).
Le registre de validation de synchronisation , qui est programmé de différentes manières sur les représentations des figures 11(c), 13(c), 14(c) et 15(c), procure une caractéristique intéressante, augmentant
considérablement la souplesse de choix et d'utilisation.
Ainsi, un ou plusieurs des TG 1 à 8 peuvent être conditionnés par l'intermédiaire de l'ordinateur 18 pour permettre le "déclenchement" (transmission et remise en forme dans le modulateur d'impulsions 44) pour la tension d'attaque dans le circuit d'attaque "haut" (TG de rang impair) ou "bas" (TG de rang pair). Les cases T1 HAUT" à "T8 BAS", par exemple sur la figure 14(c), représentent ces huit choix de validation possibles et les X dans
certaines de ces cases représentent les validations parti-
culières qui sont établies pour la partie de salve qui est représentée sur la figure 14(a). Conformément à ces validations, des ordres provenant du circuit de palette 46, en accord par exemple avec le tableau de la figure 14(b), provoquent les déclenchements qui sont illustrés sur la figure 14(c). Ainsi, le registre de validation de synchronisation 200 peut être conditionné par l'ordinateur 18 pour valider des déclenchements quelconques parmi ceux des TG 1 à 8, lorsque l'ordre en est donné par l'entrée à trois bits 98 (figure 6), avec le retard qui est fixé par
des compteurs et des verniers sélectionnés, par l'inter-
médiaire de l'ordinateur 18.
Les TG 3 à 6 peuvent également être conditionnés par l'ordinateur (pour une salve entière, comme pour le conditionnement envisagé au paragraphe précédent), pour
permettre la désactivation (T3 ou T5) d'un circuit d'atta-
que 82 respectif, ou son activation (T4 ou T6). Huit des 12 lignes 202 provenant du registre de validation de synchronisation 200 et dirigées vers le modulateur d'impulsions 44 accomplissent la validation d'impulsions envisagée au paragraphe précédent; les 4 restantes parmi
les 12 permettent l'accomplissement des fonctions d'acti-
vation-désactivation de circuit d'attaque que l'on vient de mentionner. Une partie partiellement secondaire des modulateurs d'impulsions T3-T6 agit par l'intermédiaire de secondes lignes de sortie 250 pour transmettre ainsi
sélectivement par l'intermédiaire du circuit d'activation-
désactivation de circuit d'attaque certaines ou aucune des
impulsions de générateur de synchronisation. (Les premiè-
res lignes de sortie 252 prennent en charge le groupe de huit du paragraphe précédent.) Le tableau suivant présente les fonctions de fronts, avantageusement nombreuses et souples, des huit générateurs de synchronisation (TG (ou T) 1 à 8):
TG ATTAQUE VALIDATION DE FRONT VALIDATION DE FNET2RE
T1 HAUT
T2 BAS
T3 HAUT DESACTIVE
T4 BAS ACTIVE
T5 HAUT DESACTIVE HAUT DEBUT
T6 BAS ACTIVE BAS FIN
T7 HAUT HAUT DEBUT
T8 BAS BAS FIN
Les deux premières colonnes indiquent les douze validations disponibles par l'intermédiaire des 12 bits
202, comme expliqué ci-dessus. La troisième colonne.
traduit le fait que dans le mode de comparateur avec la validation de front sélectionnée par l'ordinateur 18, les validations à l'état haut sont produites par T5 et T7 et les validations à l'état bas sont produites par T6 et T8; l'action à accomplir avec ces validations de front (état
haut ou bas attendu, etc.) est déterminée par l'informa-
tion de sortie de la paire de TG qui intervient dans la
validation, comme indiqué ailleurs dans cette description.
La quatrième colonne correspond à la sélection de la validation de fenêtre et elle montre que dans ce mode T5 et T7 ouvrent des fenêtres et T6 et T8 les ferment. (T5 et T6 forment une paire pour le mode de comparateur, pour fournir par leurs deux sorties de table de palette les deux bits nécessaires pour quatre options d'ordres de palette.) L'homme de l'art reconnaîtra que les formes
d'onde de circuit d'attaque illustrées ci-dessus corres-
pondent collectivement au mode d'attaque avec "retour à zéro". Comme il est bien connu dans la technique, l'étalonnage de circuits de test par l'utilisation d'un réflectomètre fonctionnant dans le domaine des temps (ou
"TDR") est exigé initialement et périodiquement.
Dans le mode de réalisation préféré, un étalon-
nage complet exige certains étalonnages utilisant à la fois des fonctions de circuit d'attaque et de comparateur,
et d'autres étalonnages utilisant l'une ou l'autre seule-
ment de ces fonctions.
Dans la première catégorie, les mesures suivan-
tes sont effectuées en utilisant tour à tour chaque géné-
rateur de synchronisation, et les résultats sont intro-
duits dans une table d'étalonnage dans la mémoire (non représentée) de l'ordinateur 18: 1. Le retard, comparé à celui qui apparaît dans
le comparateur maître du TDR 180 lorsque tous les regis-
tres de synchronisation de la puce de génération de salve, à l'exception du registre de période, sont fixés à zéro et le registre de période est fixé à 128, pour chaque réglage de pas (grossier et fin) du vernier, c'est-à-dire les
"mesures de pas".
2. Les retards de transmission en arrière, avec tous les registres de synchronisation fixés à zéro, à l'exception du vernier grossier en 4 et du vernier fin en 6, comparés à ceux qui apparaissent dans le comparateur maître du TDR 180 (non représenté), avec les valeurs suivantes: 2, 3, 4, 8, 16, 32, 64 et 128 pour le registre de période, c'est-à-dire les "mesures de transmission en
arrière".
3. Avec les registres comme dans le paragraphe
1, les retards dans la puce de génération de salve (occa-
sionnés dans les parties de celle-ci situées avant le bloc d'adaptation) qui résultent d'un changement de fréquence, sont mesurés dans le comparateur maître aux fréquences correspondant aux périodes (en nanosecondes) suivantes: 3,33, 3,75, 4,17, 4,58 et 5,0, à la fois pour les cycles
"avance" et "retard", c'est-à-dire les "mesures de symé-
trie d'horloge".
Pour la fonction de circuit d'attaque seulement: 4. Avec tous les registres de synchronisation fixés à zéro, en utilisant tour à tour chaque générateur de synchronisation, on mesure le retard au niveau du dispositif sous test qui est occasionné par la variation de longueur des fils dans le bloc d'interface numérique et par d'autres variations de retard du système, en employant des mesures multiples comprenant certaines mesures de réflectométrie; c'est-à-dire les "décalages du circuit d'attaque".
Enfin, pour la fonction de comparateur seule-
ment: 5. Avec les registres de synchronisation T5 à T8
fixés à zéro, en utilisant tour à tour chacun des regis-
tres T5 à T8, on mesure le retard au niveau du dispositif sous test qui est occasionné par la variation de longueur des filtres dans le bloc d'interface numérique et par d'autres variations de retard, en utilisant ici encore des mesures multiples qui comprennent certaines mesures de réflectométrie, également d'une manière connue dans la
technique, c'est-à-dire les "décalages de comparateur".
Il y a au total neuf TDR, comme le bloc d'inter-
face numérique 12, qui sont montés d'une manière classique sur une tête de test (non représentée). Huit des TDR sont respectivement connectés aux canaux de huit cartes de canal, pour étalonner les 64 tranches représentées par
* chaque carte de canal, pour garantir la linéarité concor-
dante de ces 64 tranches. Un neuvième TDR sur la tête de test garantit la linéarité concordante entre les huit
groupes de 64 qui sont desservis par les TDR 1 à 8.
Maintenant que le test a commencé, le logiciel
de l'ordinateur utilise les mesures que l'on vient d'indi-
quer, et qui se trouvent maintenant dans les tables de
logiciel d'étalonnage, comme représenté sur la figure 16.
Premièrement, le programme de test de l'ordina-
teur effectue une demande TR 400 (figure 16) pour qu'un
front atteigne le circuit d'attaque à par exemple 30 nano-
secondes. A cette valeur est ensuite ajouté (402), à partir de la table d'étalonnage mentionnée ci-dessus, le décalage de circuit d'attaque ("D0"), soit par exemple 5,1 nanosecondes, ce qui donne 35,1 nanosecondes. A ce dernier nombre est ensuite ajoutée la mesure de fréquence de transmission en arrière ("BG") à la période (six, ici) qui est utilisée, ce qui dans ce mode de réalisation exige une interpolation parmi les courbes de table d'étalonnage, résultant des mesures effectuées ci-dessus, et qui est de 0,2 nanoseconde (200 picosecondes), ce qui donne un total
de 35,3 nanosecondes pour le temps de front ajusté {TA).
Ce nombre est ensuite divisé (404) par le nombre de nanosecondes dans une période, soit 24, pour obtenir deux nombres, l'un étant le nombre entier de fois P que 24 est entièrement contenu dans 35,3, et l'autre étant le nombre (Rp) qui reste lorsque le nombre entier de fois 24 (PDp) est soustrait de 35,3, c'est-à-dire respectivement 1 et 11, 3. Le circuit de retard en cascade ("P") nécessaire
doit donc avoir une longueur de 1.
Du fait que l'horloge procure un retard de 4 nanosecondes pour chaque valeur de comptage ("C"), le logiciel divise ensuite 11,3 de la même manière, pour obtenir un résultat de 2 et un reste (Rc) de 3,3, ce qui
détermine donc une valeur de comptage de 2.
Le reste 3,3 est ensuite divisé (408) par le
retard supplémentaire ("H") qui est disponible en utili-
sant l'horloge en retard, soit environ 2 nanosecondes, mais la valeur exacte est prise par interpolation avec
l'ordinateur sur la base de la mesure de symétrie d'hor-
loge dans la table d'étalonnage (2,09 ns), pour produire les nombres de 1 et 1,21 ns (l'horloge en retard étant
décalée de 0,09) pour H et RH.
A la lumière de ce retard restant ("RH"), c'est-
à-dire 1210 picosecondes, le logiciel sélectionne ensuite (410) le pas de vernier grossier le plus proche qui est au-dessous de cette valeur; dans l'exemple donné ici, ce pas sera de 1100 picosecondes, ce qui fait qu'il reste à traiter 110 picosecondes avec le pas immédiatement infé- rieur du vernier fin (412), et si ce pas est égal à 100, il reste un résidu de décalage par rapport à l'objectif
qui est de 10 picosecondes.
Le registre de circuit de retard en cascade 52,
le registre de comptage 54, le registre E/L 34, le regis-
tre grossier 40 et le registre fin 42 sont donc respecti-
vement placés par l'ordinateur 18 dans les états 1, 2,
avance, pas 4 et pas 4, les deux premiers ayant été calcu-
lés et les trois derniers "consultés" par l'ordinateur
dans une table.
Les résultats pour chaque retard total sont enregistrés dans une antémémoire de l'ordinateur, de façon à pouvoir y accéder pour des exigences futures sans la
nécessité de répéter ces étapes.
Pour un calcul de front de circuit d'attaque, on utilise les paragraphes d'étalonnage numérotés 4, 1, 2 et 3 ci-dessus. Pour un calcul de front de comparateur, on
utilise les paragraphes 5, 1, 2 et 3.
Autres modes de réalisation D'autres modes de réalisation apparaîtront à
l'homme de l'art.
La puce de circuit d'attaque peut ainsi être
formée dans du silicium.
Divers éléments des combinaisons du mode de
réalisation préféré peuvent être omis, ajoutés ou substi-
tués. On peut faire varier la taille de la puce de
génération de salve et le retard dans la puce de généra-
tion de salve à la suite des générateurs de synchronisa-
tion.
On peut inclure un plus grand nombre ou un plus petit nombre de générateurs de synchronisation; on peut diriger un plus grand nombre ou un plus petit nombre de bits vers les tables de palette; et on peut utiliser un plus grand nombre ou un plus petit nombre de valeurs de
comptage par période.
Tout ceci n'est donné qu'à titre d'exemple et
n'est pas exclusif.
Claims (63)
1. Un circuit intégré à l'arséniure de gallium caractérisé en ce qu'il comprend un circuit de canal
d'équipement de test automatique numérique.
2. Le circuit intégré de la revendication 1, caractérisé en ce que ce circuit comprend un générateur de synchronisation.
3. Un circuit intégré comprenant un circuit d'équipement de test automatique numérique comportant une table de palette (46), caractérisé en ce que cette palette comprend un ensemble de moyens de génération d'ordres
progammables de façon sélective, chaque moyen de généra-
tion d'ordre étant conçu pour appliquer des ordres de changement dans une trace de tension, et des moyens de modulation (44) conçus pour appliquer sélectivement et
successivement les ordres précités à la trace de tension.
4. Circuit de mise en forme de salve caractérisé en ce qu'il comprend: un compteur "avance" (26) pour compter des cycles d'horloge non retardés; un compteur "retard" pour compter des cycles d'horloge retardés de ; un multiplexeur de valeurs de comptage (32) pour
transmettre sélectivement des valeurs de comptage d'horlo-
ge en avance ou en retard; un multiplexeur d'horloge (30) pour transmettre sélectivement des cycles d'horloge en avance ou en retard, un registre avance/retard (34) pour accoupler sélectivement le multiplexeur de valeurs de comptage (32) et le multiplexeur d'horloge (30); un bloc d'adaptation (36) pour transmettre à travers lui sur un
front avant d'horloge suivant la valeur de comptage d'hor-
loge en avance ou en retard fixée et atteinte; un vernier
(38) pour recevoir le signal de sortie du bloc d'adapta-
tion (36); et un modulateur d'impulsions (44) pour trans-
mettre sélectivement le signal de sortie du vernier (38).
5. Circuit de mise en forme de salve caractérisé en ce qu'il comprend: un multiplexeur de valeurs de comptage (32) pour transmettre sélectivement des valeurs
de comptage d'horloge en avance ou en retard; un multi-
plexeur d'horloge (30) pour transmettre sélectivement des cycles d'horloge en avance ou en retard, un registre "avance/retard" (34) pour accoupler sélectivement le
multiplexeur de valeurs de comptage (32) et le multi-
plexeur d'horloge (30); un bloc d'adaptation (36) pour transmettre à travers lui sur un front avant d'horloge suivant la valeur de comptage d'horloge en avance ou en retard respective fixée et atteinte; un vernier (38) pour recevoir le signal de sortie du bloc d'adaptation (36); et
un modulateur d'impulsions (44) pour transmettre selecti-
vement le signal de sortie du vernier (38).
6. Circuit selon la revendication 5, caractérisé en ce qu'il comprend un ensemble de générateurs de synchronisation, et chaque générateur de synchronisation comprend une combinaison séparée d'éléments de circuit supplémentaires tels que ceux qui sont spécifiés dans la
revendication 5.
7. Circuit selon la revendication 5, caractérisé en ce que chaque vernier (38) comprend un vernier grossier
et un vernier fin.
8. Circuit selon la revendication 5, caractérisé en ce qu'il comprend un circuit de retard en cascade (48, 50) et un registre de circuit de retard en cascade (52), ce circuit de retard en cascade étant conçu pour retarder
sélectivement un signal d'entrée du modulateur d'impul-
sions (44), d'un nombre de périodes sélectionné qui est fixé dans le registre de circuit de retard en cascade
(52).
9. Circuit de mise en forme de salve, caracté-
risé en ce qu'il comprend:un circuit de palette (46)
comprenant: un ensemble de registres; un ensemble corres-
pondant de multiplexeurs; et un modulateur d'impulsions; chaque registre pouvant être chargé sélectivement; et chaque registre étant conçu de façon à fournir des ordres de données au modulateur d'impulsions, par l'intermédiaire d'un multiplexeur correspondant, par la coopération du
registre avec son multiplexeur respectif.
10. Unoircuit de palette (46), caractérisé en ce qu'il comprend: un registre; un multiplexeur; et un modulateur d'impulsions; ce registre pouvant être chargé par un ordinateur (18) pour appliquer au modulateur d'impulsions, par l'intermédiaire du multiplexeur, un
signal qui affecte une onde.
11. Circuit de mise en forme de salve caracté-
risé en ce qu'il comprend: des moyens de génération d'horloge (22) destinés à fournir des impulsions d'horloge avec un nombre sélectionné de cycles par seconde, des moyens d'inversion pour fournir des impulsions d'horloge inversées avec un retard de 1800; un registre de période
(24) pour effectuer une remise à zéro à la suite du comp-
tage d'une période, pour définir une période correspondant à un nombre prédéterminé des cycles précités; un circuit de retard en cascade (48, 50) pour produire un retard d'un
nombre de périodes prédéterminé; et un ensemble de généra-
teurs de synchronisation; les moyens de génération d'hor-
loge fournissant les impulsions d'horloge à l'un au moins des générateurs de synchronisation, les moyens d'inversion fournissant les impulsions retardées à l'un au moins des générateurs de synchronisation, chacun des générateurs de synchronisation étant conçu pour réagir à la suite de la réception de nombres prédéterminés d'une ou de plusieurs des impulsions d'horloge et des impulsions retardées, et
comprenant un modulateur d'impulsions (44), chaque modula-
teur d'impulsions transmettant des ordres de modification de trace présélectionnés qui contiennent une information
incluse dans les réactions des générateurs de synchronisa-
tion.
12. Circuit selon la revendication 11, caracté-
risé en ce qu'un vernier (38) interposé en amont du modu-
lateur d'impulsions (44) produit une réaction retardée davantage.
13. Circuit intégré selon la revendication 2, caractérisé en ce que le générateur de temporisation
comprend un vernier (38).
14. Circuit intégré selon la revendication 13, caractérisé en ce qu'une impulsion d'horloge est conçue pour le passage continu à travers le vernier (38) pendant
une salve.
15. Circuit intégré selon la revendication 14, caractérisé en ce que l'impulsion précitée est conçue pour le passage continu à travers un vernier (38) de façon
continue sur un ensemble de salves.
16. Circuit intégré selon la revendication 15, caractérisé en ce qu'il consiste en un circuit à très haut
niveau d'intégration.
17. Circuit de formation de salve pour un équipement de test automatique, caractérisé en ce qu'il comprend: des moyens pouvant être réglés entre des salves pour sélectionner un plus petit nombre de formes d'onde périodiques prédéterminées parmi un plus grand nombre de formes d'onde périodiques possibles; les formes d'onde sélectionnées se caractérisant par des fronts montants et
descendants espacés différemment; et un ensemble de géné-
rateurs de synchronisation associés aux moyens précités,
pour être commandés par ces moyens.
18. Circuit selon la revendication 17, caracté-
risé en ce que chacun des générateurs de synchronisation comprend une multiplicité de moyens de retard de fronts
(48, 50).
19. Circuit selon la revendication 18, caracté-
risé en ce qu'il comprend des moyens d'étalonnage pour mesurer des retards réels qui sont occasionnés dans chacun des moyens d'un ensemble de moyens correspondant à la
multiplicité précitée.
20. Circuit intégré selon la revendication 13, caractérisé en ce qu'il comporte une horloge qui est
conçue de façon à faire passer continuellement une multi-
plicité de salves à travers le vernier (38).
21. Circuit intégré selon la revendication 13, caractérisé en ce qu'il comporte une horloge qui est
conçue de façon à produire une multiplicité de périodes.
22. Circuit selon la revendication 18, caracté-
risé en ce que la multiplicité comprend un compteur de
cycles d'horloge et un vernier.
23. Circuit selon la revendication 22, caracté-
risé en ce que la multiplicité comprend également un
compteur d'horloge inversée.
24. Circuit selon la revendication 22, caracté-
risé en ce que la multiplicité comprend également un
vernier grossier et un vernier fin.
25. Circuit selon l'une quelconque des revendi-
cations 5, 18 ou 24, caractérisé en ce qu'il est intégré
dans de l'arséniure de gallium.
26. Circuit d'équipement de test automatique,
caractérisé en ce qu'il comprend: un ensemble de généra-
teurs de synchronisation et un registre de validation de synchronisation pour valider sélectivement l'activation
d'un circuit d'attaque (82).
27. Circuit selon la revendication 26, caracté-
risé en ce que le registre peut valider sélectivement chacun des générateurs de synchronisation pour l'attaque
au niveau haut ou bas.
28. Circuit selon la revendication 26, caracté-
risé en ce qu'on peut utiliser un ensemble des générateurs de synchronisation dans une fonction de comparateur
lorsque le circuit d'attaque est désactivé.
29. Circuit selon la revendication 28, caracté-
risé en ce que les générateurs de synchronisation compren-
nent des moyens que l'on peut conditionner pour demander à
une période de comparateur d'attendre un état haut ou bas.
30. Circuit selon la revendication 29, caracté-
risé en ce que les moyens que l'on peut conditionner sont des registres que l'on peut également conditionner sélec- tivement pour déclencher un générateur pour l'attaque au niveau haut ou bas lorsqu'on est dans un mode dans lequel
le circuit d'attaque est activé.
31. Une puce de génération de salve, caracté-
risée en ce qu'llecomprend: un registre de période (24);
un compteur de période (23) qui fonctionne sous la dépen-
dance du registre de période (24); un circuit de condi-
tionnement d'horloge (22) qui réagit à un signal d'entrée d'horloge en émettant un signal de sortie d'horloge vers
le compteur de période (23), en recevant à partir du comp-
teur de période (23) une impulsion BOP, et en émettant des impulsions BOPE, BOPL et BBOP et des horloges OSC E etOSC L; un compteur "avance" pour recevoir les signaux BOPE et OSC E; un compteur "retard" pour recevoir les signaux BOPL
et OSC L; une unité de commande de mémoire de configura-
tions destinée à recevoir l'impulsion de sortie BBOP et à recevoir une information de mémoire provenant d'une mémoire de configurations, et à émettre une impulsion
BBOPL; un circuit de bascules (94) pour recevoir l'impul-
sion BBOPL, pour recevoir de l'information de mémoire provenant de la mémoire de configurations, et pour émettre de l'information de mémoire vers un sérialiseur de données (96); ce sérialiseur de données étant également conçu pour recevoir l'impulsion de sortie BBOP provenant du circuit de conditionnement d'horloge (22); une multiplicité de multiplexeurs de valeurs de comptage (32) pour transmettre
chacun sélectivement le signal de sortie de l'un des comp-
teurs parmi le compteur "avance" (26) et le compteur
"retard" (28); une multiplicité correspondante de multi-
plexeurs d'horloge (30) pour transmettre chacun sélecti-
vement l'un des signaux de sortie OSC E et OSC L; une multiplicité correspondante de registres E/L (34), chacun
d'eux étant accouplé à l'un correspondant des multiple-
xeurs de valeurs de comptage (32) et des multiplexeurs d'horloge (30), pour donner à chaque paire une condition dans laquelle les deux correspondent à la condition Navance" ou les deux correspondent à la condition "retard"; une multiplicité correspondante d'éléments d'adaptation (36), chacun d'eux étant conçu pour recevoir
des signaux de sortie de multiplexeurs de valeurs de comp-
tage (32) et de multiplexeurs d'horloge (30) correspon-
dants; une multiplicité correspondante de registre de
comptage (54) pour faire en sorte que les éléments d'adap-
tation (36) correspondants transmettent le signal de sortie du multiplexeur d'horloge (30) correspondant à travers l'élément d'adaptation (36) au moment de la valeur de comptage qui est présente dans le registre de comptage (54) correspondant; une multiplicité correspondante de
verniers (38) pour recevoir les signaux de sortie d'élé-
ments d'adaptation (36) correspondants et pour les émettre vers une multiplicité correspondante de modulateurs d'impulsions (44); une multiplicité correspondante de registres grossiers (40) pour fournir de l'information au vernier (38); une multiplicité correspondante de registres fins (42) pour fournir de l'information au vernier (38); une multiplicité correspondante de circuits de palette (46) pour recevoir l'impulsion BBOP et de l'information de mémoire provenant du sérialiseur de données (96); une multiplicité correspondante de premiers circuits de retard en cascade (48), recevant chacun le signal BBOP et des salves d'entrée continues; une multiplicité correspondante
de registres de circuit de retard en cascade (52) connec-
tés à des premiers circuits de retard en cascade et des seconds circuits de retard en cascade correspondants; les premiers et seconds circuits de retard en cascade (48, 50) appliquant leurs signaux de sortie à des modulateurs
d'impulsions (44) correspondants; une multiplicité corres-
pondante de registres de validation de synchronisation
(200) attaquant les modulateurs d'impulsions (44) corres-
pondants; une multiplicité correspondante des modulateurs d'impulsions (44); ces modulateurs d'impulsions (44) appliquant leurs signaux de sortie à un générateur de format de circuit d'attaque (208) et à un générateur de format de comparateur/mémoire de capture de défauts (128,
130, 132); et les verniers (38) appliquant leur informa-
tion de sortie au générateur de format de comparateur
(128).
32. Une puce de génération de salve, caracté-
risée en ce qu'elle comprend: un registre de période (24); un compteur de période (23) qui fonctionne sous la dépendance du registre de période (24); un circuit de conditionnement d'horloge (22) qui réagit à un signal d'entrée d'horloge en émettant un signal de sortie d'horloge vers le compteur de période (23), en recevant une impulsion BOP provenant du compteur de période (23), et en émettant des impulsions BOP et BBOP et une horloge; un compteur (26, 28) destiné à recevoir l'impulsion BOP et
l'horloge; une unité de commande de mémoire de configura-
tions (90) destinée à recevoir l'impulsion BBOP émise et à recevoir de l'information de mémoire provenant d'une mémoire de configurations et à émettre une impulsion BBOPL; un circuit de bascules (94) destiné à recevoir l'impulsions BBOPL, à recevoir l'information de mémoire provenant de la mémoire de configurations, et à émettre l'information de mémoire vers un sérialiseur de données (96); ce sérialiseur de données (96) étant conçu pour recevoir également l'impulsion BBOP émise, provenant du
circuit de conditionnement d'horloge (22); une multipli-
cité de multiplexeurs de valeurs de comptage (32) pour transmettre le signal de sortie du compteur (26, 28); une multiplicité correspondante de multiplexeurs d'horloge (30), chacun d'eux étant destiné à transmettre le signal de sortie d'horloge; une multiplicité correspondante d'éléments d'adaptation (36), conçus pour recevoir des signaux de sortie des multiplexeurs d'horloge (30) corresponds; une multiplicité correspondante de registres de comptage (54) pour faire en sorte que les éléments d'adaptation (36) correspondants transmettent le signal de sortie du multiplexeur d'horloge (30) correspondant à travers l'élément d'adaptation (36), au moment de la valeur de comptage qui est fixée dans le registre de comptage (54) correspondant; une multiplicité correspondante de verniers (38) pour recevoir les signaux de sortie d'éléments d'adaptation (36) correspondants et pour émettre leur signal de sortie vers une multiplicité correspondante de modulateurs d'impulsions (44); une multiplicité correspondante de circuits de palette (46) destinés à recevoir l'impulsion BBOP et l'information de mémoire provenant du sérialiseur de données (96); une multiplicité correspondante de premiers circuits de retard en cascade (48) pour recevoir des signaux de sortie des cirxuits de palette (46) correspondants, et pour émettre leur signal de sortie vers les modulateurs d'impulsions (44) correspondants; une multiplicité correspondante de seconds circuits de retard en cascade (50), recevant chacun l'impulsion BBOP et des salves d'entrée continues; une multiplicité correspondante de registres de circuit de retard en cascade (52), connectés à des premiers circuits de retard en cascade (48) et des seconds circuits de retard en cascade (50) correspondants; les premiers et seconds circuits de retard en cascade (48, 50) émettant leurs signaux de sortie vers des modulateurs d'impulsions (44) correspondants; une multiplicité correspondante de
registres de validation de synchronisation (200), appli-
quant leurs signaux de sortie aux modulateurs d'impulsions (44) correspondants; une multiplicité correspondante des
modulateurs d'impulsions (44), ces modulateurs d'impul-
sions émettant leurs signaux de sortie vers un générateur de format de circuit d'attaque (208) et un générateur de format de comparateur/mémoire de capture de défauts (128, , 132); et le vernier (38) émettant son signal de
sortie vers le générateur de format de comparateur (208).
33. Puce selon la revendication 32, caractérisée en ce que le vernier (38) comprend à la fois une partie de
vernier fin et une partie de vernier grossier.
34. Procédé de test d'un circuit intégré, comprenant les étapes suivantes: on applique une horloge
à un circuit de conditionnement d'horloge (22); on condi-
tionne l'horloge dans le circuit de conditionnement d'hor-
loge (22) et on applique l'horloge conditionnée à un comp-
teur de période (23); on compte des cycles de l'horloge dans le compteur de période (23), jusqu'à atteindre un nombre qui est fixé dans un registre (24) qui commande le compteur de période (23); on émet une impulsion BOP à partir du compteur de période (23) vers le circuit de conditionnement d'horloge (22), lorsque le nombre précité est atteint; on émet des impulsions BOP ayant subi un conditionnement supplémentaire, à partir du circuit de conditionnement d'horloge (22), vers un compteur de cycle
(26, 28), une unité de commande de mémoire de configura-
tions (90) et un sérialiseur de données (96), et on émet une horloge ayant subi un conditionnement supplémentaire vers le compteur de cycle (26, 28); on commande, au moyen de l'unité de commande de mémoire de configurations (90), la circulation d'information de mémoire à partir d'une mémoire de configurations vers un circuit de bascules (94); on transfère de l'information de mémoire à partir du circuit de bascules (94) vers un sérialiseur de données (96); on émet l'information de sortie du compteur de cycle (26, 28) et l'horloge ayant subi un conditionnement supplémentaire, respectivement vers un multiplexeur de valeurs de comptage (32) et un multiplexeur d'horloge (30); on émet l'information de sortie du multiplexeur d'horloge (30), sur un ordre prédéterminé provenant d'un registre de comptage (52) qui commande une entrée d'un
élément d'adaptation (36) qui est connectée au multiple-
xeur d'horloge (30); on applique à l'entrée d'un modula-
teur d'impulsions (44) un signal de sortie de l'élément d'adaptation (36) ayant éventuellement subi un retard
supplémentaire; on transfère périodiquement de l'informa-
tion de mémoire à partir du sérialiseur de données (96) vers un circuit de palette (46); on émet le signal de sortie du circuit de palette (46) et une impulsion BOP conditionnée vers un premier circuit de retard en cascade (48); on applique l'impulsion BOP conditionnée précitée et une impulsion 'Test" à un second circuit de retard en cascade (50) qui est accouplé au premier circuit de retard en cascade (48); on émet les signaux de sortie du premier circuit de retard en cascade (48) et du second circuit de retard en cascade (50) vers le modulateur d'impulsions (44); on transmet sélectivement à travers le modulateur
d'impulsions (44) des signaux d'entrée qui lui sont appli-
qués; et on émet sélectivement le signal de sortie du modulateur d'impulsions (44) vers un générateur de format de circuit d'attaque (208) et un générateur de format de
comparateur (128).
35. Procédé selon la revendication 34, caracté-
risé en ce qu'il comprend la régulation de la transmission vers le circuit d'attaque au moyen d'un registre de
validation de synchronisation (200).
36. Procédé selon la revendication 35, caracté-
risé en ce que le registre de validation de synchronisa-
tion (200) peut en outre être chargé sélectivement pour permettre l'activation et la désactivation du circuit
d'attaque (82).
37. Procédé selon la revendication 34, caracté-
risé en ce que les compteurs de période (23) sont mis simultanément à zéro sous l'effet de l'application d'un
signal "Test".
38. Procédé selon la revendication 37, caracté- risé en ce qu'un détecteur de transition est connecté conformément à une fonction OU pour accomplir la mise à
zéro simultanée.
39. Puce selon la revendication 31, caractérisée
en ce qu'elle consiste en arséniure de gallium.
40. Puce selon la revendication 39, caractérisée
en ce que les circuits sont réalisés en technologie DCFL.
41. Puce selon la revendication 32, caractérisée
en ce qu'elle consiste en arséniure de gallium.
42. Puce selon la revendication 41, caractérisée
en ce que les circuits sont réalisés en technologie DCFL.
43. Puce selon la revendication 42, caractérisée en ce que la multiplicité précitée correspond à un nombre
de huit.
44. Puce selon la revendication 43, caractérisée en ce que les éléments correspondants de la multiplicité
comprennent huit générateurs de synchronisation.
45. Puce selon la revendication 44, caractérisée en ce que chaque générateur de synchronisation comprend
une sortie de générateur de format de circuit d'attaque.
46. Puce selon la revendication 45, caractérisée en ce que quatre des générateurs de synchronisation comportent en outre des secondes sorties de générateurs de format de circuit d'attaque qui sont commandées par les
registres de validation de synchronisation (200).
47. Puce selon la revendication 46, caractérisée en ce que quatre des huit générateurs de synchronisation comprennent des sorties qui sont connectées en dérivation par rapport à des modulateurs d'impulsions (44) respectifs
et qui attaquent un générateur de format de comparateur.
48. Procédé de test d'un circuit intégré qui comprend le procédé de génération d'un front d'onde désiré dans une salve de test d'équipement de test automatique, caractérisé par les étapes suivantes: on retarde le front précité soit dans une horloge (22), soit dans un vernier (38); on mesure avec des moyens de mesure le retard réel
dans le canal qui comprend l'élément précité parmi l'hor-
loge et le vernier; et on charge des registres conformé-
ment à des calculs basés sur les mesures de retard réel,
pour produire le front d'onde désiré.
49. Procédé selon la revendication 48, caracté-
risé en ce que les moyens de mesure et les moyens pour calculer les valeurs à charger dans les registres se trouvent à l'extérieur d'une puce qui contient l'élément
précité parmi l'élément (22) et le vernier (38).
50. Procédé selon la revendication 49, caracté-
risé en ce qu'il comprend les étapes suivantes: on retar-
de sélectivement le front précité dans une horloge, une horloge en retard, un vernier grossier (38) et un vernier
fin (38); on mesure le retard à travers le canal compre-
nant l'horloge, l'horloge en retard, le vernier grossier et le vernier fin, séparément pour chaque pas de chaque vernier (38); et on charge des registres conformément à des calculs effectués à partir des mesures de retard, pour
fixer les contenus des registres correspondant à l'hor-
loge, à l'horloge en retard, au vernier grossier et au
vernier fin, pour produire le front d'onde désiré.
51. Procédé selon la revendication 50, caracté-
risé en ce qu'il comprend l'enregistrement dans une antémémoire des valeurs à charger dans les registres pour
chaque front d'onde.
52. Procédé selon la revendication 49, caracté-
risé en ce que la puce consiste en arséniure de gallium.
53. Circuit de génération de salve d'équipement de test automatique, caractérisé en ce qu'il comprend: une multiplicité de générateurs de synchronisation, chaque générateur de synchronisation comprenant: un registre de comptage (54) qui peut être chargé pour déterminer un nombre correspondant à une valeur de comptage désirée; un élément d'adaptation (36) qui transmet un front lorsque le nombre désiré est atteint; un vernier (38); une table de palette (46) qui est destinée à recevoir des données provenant d'une mémoire, par groupes de bits successifs, et à émettre des ordres correspondants; et un modulateur d'impulsions (44) qui est destiné à recevoir un front provenant du vernier (38) et l'ordre provenant de la table de palette (46); cet ordre restreignant sélectivement le passage du front à travers le modulateur d'impulsions (44).
54. Circuit selon la revendication 53, caracté-
risé en ce qu'il est réalisé sur une seule puce.
55. Circuit selon la revendication 54, caracté-
risé en ce que la puce consiste en arséniure de gallium.
56. Circuit selon la revendication 53, caracté-
risé en ce qu'il comprend également un registre de valida-
tion de synchronisation (200), ce registre de validation de synchronisation (200) pouvant être chargé sélectivement pour permettre la mise en oeuvre d'une fonction d'attaque
haut-bas ou d'activation-désactivation du circuit d'atta-
que dans le modulateur d'impulsions (44).
57. Circuit selon la revendication 53, caracté-
risé en ce que certains des générateurs de synchronisation peuvent être placés sélectivement dans un mode de période
de comparateur.
58. Circuit selon la revendication 57, caracté-
risé en ce qu'une paire des générateurs de synchronisation peut être placée dans une relation de coopération dans le mode de comparateur, cette paire étant conçue de façon à accepter à titre de bits deux signaux de sortie de table de palette (46), et à commander l'un de quatre traitements de validation de comparateur différents, en utilisant les
quatre signaux de sortie de choix ainsi disponibles.
59. Circuit selon la revendication 57, caracté-
risé en ce que l'un au moins des générateurs de synchroni-
sation a une possibilité d'ordre de validation de front de niveau haut, et au moins un autre a une possibilité de
validation de front de niveau bas.
60. Circuit selon la revendication 57, caracté-
risé en ce que l'un au moins des générateurs de synchroni- sation a une possibilité de validation d'ouverture de
fenêtre et au moins un autre des générateurs de synchroni-
sation a une possibilité de validation de fermeture de fenêtre.
61. Circuit de génération de salve d'équipement de test automatique, caractérisé en ce qu'il comprend une multiplicité de générateurs de synchronisation, certains au moins de ces générateurs de synchronisation pouvant se voir attribuer sélectivement une multiplicité de fonctions alternatives.
62. Circuit selon la revendication 61, caracté-
risé en ce que la multiplicité de fonctions alternatives comprend quatre fonctions: niveau haut ou bas du circuit
d'attaque, activation ou désactivation du circuit d'atta-
que, niveau haut ou bas pour la validation de front, et
début ou fin pour la validation de fenêtre.
63. Circuit selon la revendication 58, caracté-
risé en ce que les traitements sont: "état indifférent",
"état bas attendu", "états haut attendu", et "état de mi-
bande attendu".
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| US7888947B2 (en) | 2007-11-21 | 2011-02-15 | Teradyne, Inc. | Calibrating automatic test equipment |
Also Published As
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